IT9019902A1 - Stadio d'uscita dati, del tipo cosiddetto buffer, a ridotto rumore e per circuiti logici di tipo cmos - Google Patents

Description

DESCRIZIONE

La presente invenzione fa riferimento ad uno stadio d'uscita dati, del tipo cosiddeto buffer, a ridotto rumore e per circuiti logici CMOS, del tipo comprendente coppie di transistori connesse tra loro in parallelo tra una coppia di ingressi ed un'uscita dati.

E' ben noto che i dispositivi circuitali di cui sopra sono destinati a prevenire indesiderate interazioni elettriche tra un circuito di pilotaggio, cosiddetto driver, ed un circuito comandato.

Una prima soluzione tecnica nota per realizzare questo genere di buffer è descritta ad esempio nel brevetto Europeo N. EP 0.284357 a nome TOSHIBA.

In tale brevetto è descritta la struttura di un circuito di pilotaggio incorporante un inverter CMOS di grosse dimensioni. L'impiego, di questo inverter in qualità di buffer comporta problemi derivanti da una elevata sensibilità del circuito al rumore di commutazione.

Una seconda soluzione nota è descritta nel brevetto europeo N.EP o 251910 a nome FUJITZU nel quale si prevede di ridurre il rumore di commutazione di un buffer d'uscita dati pilotando con un opportuno circuito RC le porte del driver di pilotaggio.

L'inconveniente principale di questa soluzione è dato dalla ridotta velocità dell'intero circuito.

Sono noti altri tipi di circuiti di pilotaggio che prevedono una fase di pre-scarica dell'uscita che viene portata ad un livello logico alto compatibile con logiche di tipo TTL. Questa fase di pre-scarica viene sincronizzata da un clock interno al circuito che interviene prima della abilitazione dello stadio buffer.

Questa soluzione circuitale consente si di diminuire il rumore in fase di commutazione dell'uscita da un valore logico alto ad un valore logico basso; tuttavia, si è dimostrata inefficace allo scopo durante la commutazione inversa.

Un ulteriore soluzione tecnica nota propone un circuito buffer composto da coppie di transistori CMOS connessi in parallelo e la cui accensione è ritardata da una coppia di invertitori.

L' incoveniente principale di quest'ultima soluzione è l'eccessiva occupazione dì area circuitale a scapito della flessibilità. Questo tipo di circuito richiede infatti diverse regolazioni sul ritardo introdotto dagli invertitori e sulle dimensioni dei transistori .

Il problema tecnico che sta alla base della presente invenzione è quello di escogitare uno stadio d'uscita dati, del tipo cosiddetto buffer, avente caratteristiche strutturali e funzionali tali da diminuire il rumore in fase di commutazione superando gli incovenienti citati con riferimento alla tecnica nota.

L'idea di soluzione che sta alla base della presente invenzione è quella di ridurre il valore della derivata rispetto al tempo della corrente di commutazione o, in altre parole, il valore del rapporto differenziale dl/dt.

Sulla base di tale idea di soluzione il problema tecnico è risolto da uno stadio di uscita del tipo precedentemente indicato il quale è caratterizzato dal fatto che dette coppie di transistori sono pilotate attraverso rispettive linee di comando resistive.

Le caratteristiche ed i vantaggi dello stadio circuitale di uscita secondo l'invenzione risulteranno dalla descrizione, fatta qui di seguito, di un suo esempio di realizzazione dato a titolo indicativo e non limitativo con riferimento ai disegni allegati.

In tali disegni:

- la figura 1 mostra una vista schematica dello stadio di uscita secondo l'invenzione;

- le figure da 2 a 4 mostrano rispettivi diagrammi comparativi dei valori di tensione e corrente presenti nello stadio di figura 1 ed in circuiti realizzati secondo la tecnica nota.

Con riferimento a tali disegni, con 1 è globalmente indicato uno stadio di uscita dati, del tipo cosiddetto buffer, realizzato secondo l'invenzione per circuiti logici di tipo CMOS ad elevata velocità di commutazione.

Lo stadio 1 comprende una coppia di ingressi 2 e 3 di segnale ed una uscita 4.

La struttura dello stadio 1 è particolarmente semplice e comprende essenzialmente tre coppie di transistori collegate in parallelo tra loro.

Nell'esempio di realizzazione qui descritto tali transistori sono tutti del tipo MOS a canale n.

Una prima coppia 5 comprende i transistori MI ed M4 aventi i rispettivi elettrodi di porta Gl e G4 collegati ai corrispondenti ingressi 2 e 3.

La sorgente SI del transistore MI è collegata al pozzo D4 del transistore M4.

Una seconda coppia 6 comprende i transistori M2 ed M5 collegati tra loro tramite la sorgente S2 di M2 ed il pozzo D5 di M5.

Tale seconda coppia 6 è collegata in parallelo alla precedente coppia 5 tramite le connessioni tra i rispettivi elettrodi di pozzo e di sorgente, in particolare DI con D2, SI con S2, D4 con D5 e S4 con S5.

Una terza coppia 7 di transistori MOS M3 ed M6 completa lo stadio 1. Tale terza coppia 7 è a sua volta collega in parallelo alla precedente coppia 6 e prevede che i transistori M3 ed M6 siano collegati tra loro tramite la connessione tra la sorgente S3 ed il pozzo D6.

Vantaggiosamente, secondo l'invenzione, la seconda e terza coppia di transistori è pilotata attraverso linee di comando resistive le quali introducono un predeterminato ritardo nell'accensione dei transistori di ogni coppia.

A tale proposito, sono previste<' >rispettive resistenze Ri collegate tra gli ingressi 2 e 3 e le porte G2 e G5 della seconda coppia 6 di transistori.

Ulteriori e rispettive resistenze R2 collegano inoltre ciascuna porta G2 e G5 con una corrispondente porta G3 e G6 della terza coppia 7 di transistori.

Gli ingressi 2 e 3 sono invece direttamente connessi, e pilotati, ad un'uscita di un amplificatore, non rappresentato in quanto convenzionale.

Vantaggiosamente, le dimensioni delle coppie dei transistori sono crescenti a partire dalla prima coppia.

Inoltre, i valori delle resistenze, RI e R2 sono scelti dell’ordine dei kohm : in modo

tale da ottenere un ritardo di circa 2 nsec nell'accensione dell'ultimo stadio costituito dalla terza coppia M3 ed M6, così da equilibrare sostanzialmente le capacità dei transistori M2 e M3 le quali sono dell'ordine delle centinaia di picof.

Lo stadio di uscita secondo l'invenzione risulta pertanto rallentato di solo 2 nsec rispetto ai circuiti buffer di tipo noto. Tuttavia, prove sperimentali effettuate presso la richiedente hanno dimostrato come il valore del rapporto differenziale dl/dt tra la corrente di uscita ed il tempo<' >scende per il circuito in esame a 5 mA/nsec come mostrato nella figura 2.

In tale figura è possibile apprezzare l'andamento del picco 9 di corrente, in funzione del tempo, presente in fase di commutazione nel circuito secondo l'invenzione, rispetto ad una corrispondente curva 10 mostrante l'andamento della medesima grandezza in un circuito buffer realizzato secondo la tecnica nota.

Nella figura 3 sono invece mostrati gli andamenti delle curve di corrente, in funzione del tempo, presenti in fase di commutazione sui rispettivi transistori M4, M5 e M6.

Il tutto si traduce in una riduzione del rumore sulla massa che passa da circa 640 mv a 400 mv nel caso di dispositivi di comando con lunghezza di parola pari a 16 bit.

La tensione presente sull'uscita 4 ha un andamento nel tèmpo mostrato dalla curva 11 di figura 4 che è posta a raffronto con la curva 12 di un circuito buffer realizzato secondo la tecnica nota.

Da quanto sopra si comprende che lo stadio di uscita secondo l'invenzione si presta alla scelta del miglior compromesso tra il ritardo di propagazione del segnale ed il rumore di massa in fase di commutazione. Ciò può essere ottenuto scegliendo opportunamente i valori delle resistenze .

Claims (5)

1. RIVENDICAZIONI 1. Stadio (1) d'uscita dati, del tipo cosiddetto buffer, a ridotto rumore per circuiti logici CMOS, del tipo comprendete coppie (5,6,7) di transistori (MI,M4,M2 ,M5,M3,M7) connesse tra loro in parallelo tra una coppia di ingressi (2,3) ed un'uscita (4) dati, caratterizzato dal fatto che dette coppie (5,6,7) di transistori sono pilotate attraverso rispettive linee di comando resistive.
2. 2. Stadio di uscita secondo la rivendicazione 1, caratterizzato dal fatto che dette linee di comando comprendono rispettive resistenze (Rl,R2) collegate tra ciascuna coppia (5,6,7) e transistori.
3. 3. Stadio di uscita secondo la rivendicazione 1, caratterizzata dal fatto di comprendere tre coppie di transistori MOS a canale n.
4. 4. Stadio di uscita secondo la rivendicazione 3, caratterizzato dal fatto che dette <■ >coppie di transistori MOS hanno dimensioni crescenti a partire dalla prima di esse collegate a detti ingressi (2,3).
5. 5. Stadio di uscita secondo la rivendicazione 4, caratterizzato dal fatto di comprendere rispettive resistenze (R1,R2) collegate tra i corrispondenti elettrodi di porta (Gl,G2,G4,G5) della prima (5) e della seconda coppia (6), nonché della seconda (6) e terza (7) coppia di transistori.