JPS63292647A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS63292647A JPS63292647A JP62128862A JP12886287A JPS63292647A JP S63292647 A JPS63292647 A JP S63292647A JP 62128862 A JP62128862 A JP 62128862A JP 12886287 A JP12886287 A JP 12886287A JP S63292647 A JPS63292647 A JP S63292647A
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- JP
- Japan
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- series
- aluminum layer
- mosfets
- integrated circuit
- gate
- Prior art date
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- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は大規模集積回路装置（ＬＳＩ）の構成の一部で
ある出力ドライ八回路に係り、特に電源ラインや信号ラ
イン等に発生するノイズを低減するための構造に関する
。
ある出力ドライ八回路に係り、特に電源ラインや信号ラ
イン等に発生するノイズを低減するための構造に関する
。
ＬＳＩにおいては１個の半導体チップ上に多数の回路素
子を形成して回路機能を持たせている。
子を形成して回路機能を持たせている。
ＬＳＩは、その内部に流れる信号の電流駆動能力が小さ
いので、他のチップあるいは外部機器へ信号を出力する
場合にはＬＳＩ内部に比べてチップ間あるいは外部機器
との間の距離が長く、減衰し易い。そこで通常ＬＳＩの
出力端側には出力ドライバを設けて電流駆動能力を大き
くしている。
いので、他のチップあるいは外部機器へ信号を出力する
場合にはＬＳＩ内部に比べてチップ間あるいは外部機器
との間の距離が長く、減衰し易い。そこで通常ＬＳＩの
出力端側には出力ドライバを設けて電流駆動能力を大き
くしている。
通常のゲートアレイ型ＬＳＩにおいては複数個のＭＯ５
型電界効果トランジスタ（ＭＯＳＦＥＴ）の出力を並列
に接続して出力ドライバを構成する。第４図（ａ）はそ
の−例を示す出力ドライバの回路構成のレイアウトパタ
ーンの平面図、第４図＜Ｃ）はその構成等価回路である
。同図において１はｎ型半導体基板中に形成されたｐ型
ウェル領域、２は該ウェル領域１中に形成されたｎ Ｍ
Ｏ８用の拡散領域、３は前記半導体基板中に形成され
たｐＭＯ３用の拡散領域、５４はポリシリコンゲ−１−
１５５は第１Ｎ目アルミニウム層、６は第２層目アルミ
ニウム層、５７は第１層目アルミニウム層５５−４とｐ
型つェル領域ｌとのコンタクト、５８は第１層目アルミ
ニウム層５５−２．５５−３と各拡散領域２．３とのコ
ンタクト、５９は第１層目アルミニウム層５５−４と電
源ライン６−１のコンタクト、６０は入力信号線である
第１Ｊ−目アルミニウム層５５−５とポリシリコンゲ−
）ｉ５４とのコンタクトを示す。
型電界効果トランジスタ（ＭＯＳＦＥＴ）の出力を並列
に接続して出力ドライバを構成する。第４図（ａ）はそ
の−例を示す出力ドライバの回路構成のレイアウトパタ
ーンの平面図、第４図＜Ｃ）はその構成等価回路である
。同図において１はｎ型半導体基板中に形成されたｐ型
ウェル領域、２は該ウェル領域１中に形成されたｎ Ｍ
Ｏ８用の拡散領域、３は前記半導体基板中に形成され
たｐＭＯ３用の拡散領域、５４はポリシリコンゲ−１−
１５５は第１Ｎ目アルミニウム層、６は第２層目アルミ
ニウム層、５７は第１層目アルミニウム層５５−４とｐ
型つェル領域ｌとのコンタクト、５８は第１層目アルミ
ニウム層５５−２．５５−３と各拡散領域２．３とのコ
ンタクト、５９は第１層目アルミニウム層５５−４と電
源ライン６−１のコンタクト、６０は入力信号線である
第１Ｊ−目アルミニウム層５５−５とポリシリコンゲ−
）ｉ５４とのコンタクトを示す。
第４図（ａ）においてｎ型半導体基板にはｐ−ウェル領
域１とその中に形成されたｎ Ｍ ＯＳ用の拡散領域２
とｐＭＯ３用の拡散領域３が形成され、デー１−酸化膜
（図示せず）を介して形成された各ポリソリコンゲート
５４によって第４図（Ｃ）にＮ１−Ｎ３として示すＮ−
ＭＯＳＦＥＴ及びＰ１〜Ｐ８として示すＰ−ＭＯＳＦＥ
Ｔが構成され、該基板上に眉間絶縁膜（図示せず）を用
いて多層配線を施してドライバ回路としている。即ち、
第１Ｍアルミニウム層５５で、ボンディングパソド５５
−１を含む出力信号線５５−２、電源ラインとのコンタ
クト形成層５５−３．５５−４、入力信号線５５−５を
形成し、第２層アルミニウム層６で電源ライン（Ｖｓｓ
ライン６−１、■ＤＤライン６−２）を形成する。
域１とその中に形成されたｎ Ｍ ＯＳ用の拡散領域２
とｐＭＯ３用の拡散領域３が形成され、デー１−酸化膜
（図示せず）を介して形成された各ポリソリコンゲート
５４によって第４図（Ｃ）にＮ１−Ｎ３として示すＮ−
ＭＯＳＦＥＴ及びＰ１〜Ｐ８として示すＰ−ＭＯＳＦＥ
Ｔが構成され、該基板上に眉間絶縁膜（図示せず）を用
いて多層配線を施してドライバ回路としている。即ち、
第１Ｍアルミニウム層５５で、ボンディングパソド５５
−１を含む出力信号線５５−２、電源ラインとのコンタ
クト形成層５５−３．５５−４、入力信号線５５−５を
形成し、第２層アルミニウム層６で電源ライン（Ｖｓｓ
ライン６−１、■ＤＤライン６−２）を形成する。
多層配線においては、第２層目アルミニウム層６を直接
半導体基板と接続出来ないので、例えばｐ−ウェル領域
１とＶｓｓライン６−１を接続する場合には第４図（ｂ
）に示す如く、基板Ｓ中に形成したｐ−ウェル領域１と
第１層目アルミニウム層５５−４にコンタクト５７を形
成して、この第１層目アルミニウム層５５−４とＶｓｓ
ライン６−１の間に眉間絶縁膜中にコンタクト５９を形
成して接続を完成させる。また第Ｉ層目アルミニウム層
５５と各拡散領域との接続も形成して第４図（Ｃ）に示
す構成等価回路が得られるように配線する。即ち、第４
図（ａ）に点線Ｐにより示すＰ−ＭＯＳＦＥＴについて
例示すると、入力信号は第１層アルミニウム線５５−５
とコンタクト６０からポリシリコンゲート５４に入力さ
れ、コンタクト５８により出力側信号線５５−２を通し
てボンディングパソド５５−１へ出力される。また５８
′は拡散領域３と第１層アルミニウム層５５−３とのコ
ンタクトを示し、コンタクト５９′を経て第２層アルミ
ニウム層（この場合ＶＤＤライン６−２）へ接続される
。他のＭＯＳＦＥＴも同様に接続され、結果的に第４図
（Ｃ）の等価回路を示ず如く、Ｐ１〜Ｐ８、Ｎ１〜Ｎ８
から成る相補型ＭＯ５ＦＥＴが並列に接続された構造と
なる。
半導体基板と接続出来ないので、例えばｐ−ウェル領域
１とＶｓｓライン６−１を接続する場合には第４図（ｂ
）に示す如く、基板Ｓ中に形成したｐ−ウェル領域１と
第１層目アルミニウム層５５−４にコンタクト５７を形
成して、この第１層目アルミニウム層５５−４とＶｓｓ
ライン６−１の間に眉間絶縁膜中にコンタクト５９を形
成して接続を完成させる。また第Ｉ層目アルミニウム層
５５と各拡散領域との接続も形成して第４図（Ｃ）に示
す構成等価回路が得られるように配線する。即ち、第４
図（ａ）に点線Ｐにより示すＰ−ＭＯＳＦＥＴについて
例示すると、入力信号は第１層アルミニウム線５５−５
とコンタクト６０からポリシリコンゲート５４に入力さ
れ、コンタクト５８により出力側信号線５５−２を通し
てボンディングパソド５５−１へ出力される。また５８
′は拡散領域３と第１層アルミニウム層５５−３とのコ
ンタクトを示し、コンタクト５９′を経て第２層アルミ
ニウム層（この場合ＶＤＤライン６−２）へ接続される
。他のＭＯＳＦＥＴも同様に接続され、結果的に第４図
（Ｃ）の等価回路を示ず如く、Ｐ１〜Ｐ８、Ｎ１〜Ｎ８
から成る相補型ＭＯ５ＦＥＴが並列に接続された構造と
なる。
ところが、前記第４図に示したドライバ回路構成におい
ては各ＭＯ３ＦＥＴのポリシリコンゲート５４が並列に
、入力信号線である抵抗値の小さなアルミニウム層５５
−５によって接続されているので、第４図（ｃ）より明
らかなように、Ｐ−ＭＯＳＦＥＴ Ｐｉ〜Ｐ８のスイ
ッチングおよびＮ−ＭＯＳＦＥＴ Ｎ１〜Ｎ８のスイッ
チングはそれぞれほぼ同時に行われる。そのため信号が
入力された場合のスイッチングの際の過度電圧波形の立
上り、立下りの傾斜が急峻になり、これが電源ライン及
び信号ラインに大きな誘導ノイズを発生させる原因とな
るという問題点があった。
ては各ＭＯ３ＦＥＴのポリシリコンゲート５４が並列に
、入力信号線である抵抗値の小さなアルミニウム層５５
−５によって接続されているので、第４図（ｃ）より明
らかなように、Ｐ−ＭＯＳＦＥＴ Ｐｉ〜Ｐ８のスイ
ッチングおよびＮ−ＭＯＳＦＥＴ Ｎ１〜Ｎ８のスイッ
チングはそれぞれほぼ同時に行われる。そのため信号が
入力された場合のスイッチングの際の過度電圧波形の立
上り、立下りの傾斜が急峻になり、これが電源ライン及
び信号ラインに大きな誘導ノイズを発生させる原因とな
るという問題点があった。
従って本発明の目的は上記問題点を解決するためＬＳＩ
の出力ドライバの出力信号がゆっくり変化するような回
路構成の出力ドライバを提供するものである。
の出力ドライバの出力信号がゆっくり変化するような回
路構成の出力ドライバを提供するものである。
〔問題点を解決するための手段および作用〕ＬＳＩにお
ける相補型ＭＯＳ Ｆ ＥＴを用いた出力ドライバ回路
において、少なくとも２つ以上のＭＯＳＦＥＴのゲート
部分を直列接続する。
ける相補型ＭＯＳ Ｆ ＥＴを用いた出力ドライバ回路
において、少なくとも２つ以上のＭＯＳＦＥＴのゲート
部分を直列接続する。
このように構成することにより、各ＭＯ３ＦＥＴとＭＯ
ＳＦＥＴの間のポリシリコンゲートとゲート酸化膜にお
ける浮遊容量とポリシリコン抵抗によって主に構成され
る遅延回路を各トランジスタの遅延素子として利用する
。この遅延回路は必ず各ＭＯＳ Ｆ ＥＴの人力段に形
成され、それによって各ＭＯＳ Ｆ ＥＴのスイッチン
グ開始時間が順次ずれて行き、かくして出力信号の立上
りがゆっくり変化するようになる。
ＳＦＥＴの間のポリシリコンゲートとゲート酸化膜にお
ける浮遊容量とポリシリコン抵抗によって主に構成され
る遅延回路を各トランジスタの遅延素子として利用する
。この遅延回路は必ず各ＭＯＳ Ｆ ＥＴの人力段に形
成され、それによって各ＭＯＳ Ｆ ＥＴのスイッチン
グ開始時間が順次ずれて行き、かくして出力信号の立上
りがゆっくり変化するようになる。
（１）第１実施例
本発明の一実施例を第１図及び第２図によって説明する
。
。
第１図（ａ）は本発明の出力ドライバのレイアウトパタ
ーンの一例の平面図、第１図（ｂ）はその等価回路図で
あり、第２図はこの実施例の基本原理説明図である。
ーンの一例の平面図、第１図（ｂ）はその等価回路図で
あり、第２図はこの実施例の基本原理説明図である。
第１図において、１は半導体基板に形成されたｐ−ウェ
ル領域、２はｎ Ｍ ＯＳ用の拡散領域、３はｐＭＯ３
用の拡散領域、４はポリシリコンゲートで４′がその入
力４−ｒあり、５は第１層目アルミニウム層１．６は電
源ラインであり、６−１はＶｓｓライン、６−２はＶＤ
Ｄライン、７は第１層目アルミニウム層５とｐ−ウェル
領域１とのコンタ’／１−１８は第１層アルミニウム屓
５と各拡散領域２．３とのコンタクト、９は第１層目ア
ルミニウム層５と電源ライン６とのコンタクトを示す。
ル領域、２はｎ Ｍ ＯＳ用の拡散領域、３はｐＭＯ３
用の拡散領域、４はポリシリコンゲートで４′がその入
力４−ｒあり、５は第１層目アルミニウム層１．６は電
源ラインであり、６−１はＶｓｓライン、６−２はＶＤ
Ｄライン、７は第１層目アルミニウム層５とｐ−ウェル
領域１とのコンタ’／１−１８は第１層アルミニウム屓
５と各拡散領域２．３とのコンタクト、９は第１層目ア
ルミニウム層５と電源ライン６とのコンタクトを示す。
第１図（ａ）において半導体基板には第４図によって説
明した従来例と同様のｐ−ウェル領域１、ｎ Ｍ ＯＳ
用の拡散領域２、ｐＭＯ３用の拡散領域３が形成され、
ゲート酸化膜（図示せず）を介して形成されたポリシリ
コンゲート４によってＰ−ＭＯＳＦＥＴ Ｐｉ−Ｐ８
、Ｎ−ＭＯ３ＦＥＴＮ１〜Ｎ８が形成されており、この
半導体基板上には眉間絶縁膜（図示せず）を介して第１
層目アルミニウム層５、第２層目アルミニウム層６から
成る多層配線が施されている。即ち第１層目アルミニウ
ム層５はボンディングパソド５−１を含む出力側信号ラ
イン５−２、拡散層とのコンタクト形成層５−３．５−
４から成り、第２層目アルミニウムＮ６はＶｓ ｓライ
ン６−１、ＶＤＤライン６−２を構成している。
明した従来例と同様のｐ−ウェル領域１、ｎ Ｍ ＯＳ
用の拡散領域２、ｐＭＯ３用の拡散領域３が形成され、
ゲート酸化膜（図示せず）を介して形成されたポリシリ
コンゲート４によってＰ−ＭＯＳＦＥＴ Ｐｉ−Ｐ８
、Ｎ−ＭＯ３ＦＥＴＮ１〜Ｎ８が形成されており、この
半導体基板上には眉間絶縁膜（図示せず）を介して第１
層目アルミニウム層５、第２層目アルミニウム層６から
成る多層配線が施されている。即ち第１層目アルミニウ
ム層５はボンディングパソド５−１を含む出力側信号ラ
イン５−２、拡散層とのコンタクト形成層５−３．５−
４から成り、第２層目アルミニウムＮ６はＶｓ ｓライ
ン６−１、ＶＤＤライン６−２を構成している。
本実施例は第１図（ａ）から明らかな如く、各ＭＯ８Ｆ
ＥＴのゲートとなるポリシリコンが直列に連続して形成
されている。各拡散領域２．３とアルミニウム層５との
コンタクト８をポリシリコンゲート４の両側に設けるこ
とにより、第１図（ａ）の点線部分Ｐ、Ｐが１つのＰチ
ャネルＭＯ３ＦＥＴを形成する。１つのＦＥＴとその近
辺のポリシリコンゲート４によって等測的に第２図に示
す如く、ポリシリコンゲートと下層のゲート酸化膜によ
り形成される浮遊容量３４、とポリシリコンゲートの抵
抗３３によって遅延素子Ｂが′その入力側に形成された
ことになる。第１図（ａ）のパターンではこのような単
位がＰ−チ□ャネルＭ−Ｏ３ＦＥＴについて８個直列に
接続奢し、Ｎ−チャネルＭＯ３ＦＥＴについてこれまた
８個直列接゛続された構造となり、その等価回路図は第
１図’（ｔｔ）に示される如くになる。
ＥＴのゲートとなるポリシリコンが直列に連続して形成
されている。各拡散領域２．３とアルミニウム層５との
コンタクト８をポリシリコンゲート４の両側に設けるこ
とにより、第１図（ａ）の点線部分Ｐ、Ｐが１つのＰチ
ャネルＭＯ３ＦＥＴを形成する。１つのＦＥＴとその近
辺のポリシリコンゲート４によって等測的に第２図に示
す如く、ポリシリコンゲートと下層のゲート酸化膜によ
り形成される浮遊容量３４、とポリシリコンゲートの抵
抗３３によって遅延素子Ｂが′その入力側に形成された
ことになる。第１図（ａ）のパターンではこのような単
位がＰ−チ□ャネルＭ−Ｏ３ＦＥＴについて８個直列に
接続奢し、Ｎ−チャネルＭＯ３ＦＥＴについてこれまた
８個直列接゛続された構造となり、その等価回路図は第
１図’（ｔｔ）に示される如くになる。
第１図（ｂ）において信号の入力から１つのＦＥ Ｔ
Ｐ ｎのスイッチングまでの遅延Ｔは、ＦＥＴＰｌの浮
遊容量とポリシリコンの抵抗による遅延時間Ｔ＋、ＦＥ
ＴＰ２の遅延時間Ｔ２−の和となるので（Ｔ＝ＴＩ ＋
Ｔ２ ＋−Ｔｎ）各ＦＥＴのスイッチングはＰｌあるい
はＮ１から一定の遅延間隔をおいて順次行われることに
なる。
Ｐ ｎのスイッチングまでの遅延Ｔは、ＦＥＴＰｌの浮
遊容量とポリシリコンの抵抗による遅延時間Ｔ＋、ＦＥ
ＴＰ２の遅延時間Ｔ２−の和となるので（Ｔ＝ＴＩ ＋
Ｔ２ ＋−Ｔｎ）各ＦＥＴのスイッチングはＰｌあるい
はＮ１から一定の遅延間隔をおいて順次行われることに
なる。
従って、出力端に出力される信号波形の立上り立下りが
なだらかになり信号ライン、電源ラインへのノイズが低
減される。
なだらかになり信号ライン、電源ラインへのノイズが低
減される。
（２） 第２実施例
第３図により本発明の他の実施例を説明する。
実際にポリシリコンゲートを多数直列に接続するや、と
により各Ｆ７Ｅ’Ｔのスイッチング開始時間をずらせて
出力信号を変化させる場合、遅延時間が長すぎると場合
によってスイッチングまでの時間が遅れすぎて信号に悪
影響を及ぼす。
により各Ｆ７Ｅ’Ｔのスイッチング開始時間をずらせて
出力信号を変化させる場合、遅延時間が長すぎると場合
によってスイッチングまでの時間が遅れすぎて信号に悪
影響を及ぼす。
そこで第２実施−ではポリシリコンゲートをＮ−チャネ
ルＦＥＴ部分のポリシリコンゲート４０とＰ−ヂャネル
ＦＥＴ部分のポリシリコンゲート４１に分離し各ポリシ
リコンゲート４０．４１の両端にそれぞれ入力信号線で
ある第１層アルミニウム層５−５とのコンタクトＩＯを
設けた構造とする。
ルＦＥＴ部分のポリシリコンゲート４０とＰ−ヂャネル
ＦＥＴ部分のポリシリコンゲート４１に分離し各ポリシ
リコンゲート４０．４１の両端にそれぞれ入力信号線で
ある第１層アルミニウム層５−５とのコンタクトＩＯを
設けた構造とする。
この構造によってＰ−チャネルＦＥＴおよびＮ−チャネ
ルＦＥＴへの入力信号は二つのコンタクト１０．１０を
通して２個所より入力されるので全体としてのスイッチ
ングの遅延が第１実施例の場合の半分になる。
ルＦＥＴへの入力信号は二つのコンタクト１０．１０を
通して２個所より入力されるので全体としてのスイッチ
ングの遅延が第１実施例の場合の半分になる。
本発明の構成にすることによりＬＳＩの出力ドライバへ
の入力信号に対する各ＦＥＴのスイッチング開始を順次
遅延することが出来、従ってドライバの出力信号をゆっ
くり変化させることによって電源ライン、信号ラインに
発生するノイズレベルを低下することが出来る。
の入力信号に対する各ＦＥＴのスイッチング開始を順次
遅延することが出来、従ってドライバの出力信号をゆっ
くり変化させることによって電源ライン、信号ラインに
発生するノイズレベルを低下することが出来る。
また、直列に連続して配置するポリシリコンゲート層の
長さを短くして複数個所から同時に入力することにより
各トランジスタのスイッチングの遅延を短かくし、信号
波形を可変にすることも出来る。
長さを短くして複数個所から同時に入力することにより
各トランジスタのスイッチングの遅延を短かくし、信号
波形を可変にすることも出来る。
第１図（ａ）は本発明の一実施例のレイアウトパターン
の平面図、 第１図（ｂ）はその等価回路図、 第２図は本発明の詳細な説明図、 第３図は他の実施例のレイアウトパターン、第４図（ａ
）は従来例のレイアウトパターンの平面図、 第４図（ｂ）はその配線状態説明図、 第４図（Ｃ）はその等価回路図である。 １ ＝Ｉｔ−ウェル領域 ２−ｎ Ｍ ＯＳ用の拡散領域 ３−ｐＭ Ｏ５用の拡散領域 ４．４０．４１−ポリシリコンゲート ５−第１層アルミニウム層 ６−第２層アルミニウム層
の平面図、 第１図（ｂ）はその等価回路図、 第２図は本発明の詳細な説明図、 第３図は他の実施例のレイアウトパターン、第４図（ａ
）は従来例のレイアウトパターンの平面図、 第４図（ｂ）はその配線状態説明図、 第４図（Ｃ）はその等価回路図である。 １ ＝Ｉｔ−ウェル領域 ２−ｎ Ｍ ＯＳ用の拡散領域 ３−ｐＭ Ｏ５用の拡散領域 ４．４０．４１−ポリシリコンゲート ５−第１層アルミニウム層 ６−第２層アルミニウム層
Claims (3)
- （１）複数の電界効果トランジスタの出力を並列に接続
した出力ドライバを有するゲートアレイ集積回路におい
て、少なくとも２以上の電界効果トランジスタの入力信
号線に接続されたゲートを直列に接続した出力ドライバ
を具備したことを特徴とする半導体集積回路装置。 - （２）前記ゲートをポリシリコンにより構成したことを
特徴とする特許請求の範囲第１項記載の半導体集積回路
装置。 - （３）前記ゲートをＮチヤネル電界効果トランジスタ部
とＰチヤネル電界効果トランジスタ部とでそれぞれ連続
して直列接続したことを特徴とする特許請求の範囲第１
項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62128862A JPH0810759B2 (ja) | 1987-05-26 | 1987-05-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62128862A JPH0810759B2 (ja) | 1987-05-26 | 1987-05-26 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63292647A true JPS63292647A (ja) | 1988-11-29 |
| JPH0810759B2 JPH0810759B2 (ja) | 1996-01-31 |
Family
ID=14995208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62128862A Expired - Lifetime JPH0810759B2 (ja) | 1987-05-26 | 1987-05-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0810759B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01101650A (ja) * | 1987-10-14 | 1989-04-19 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| JPH01286614A (ja) * | 1988-05-13 | 1989-11-17 | Ricoh Co Ltd | 出力バッファ回路 |
| JPH03135111A (ja) * | 1989-10-20 | 1991-06-10 | Toshiba Micro Electron Kk | 出力バッファ回路 |
| EP0475757B1 (en) * | 1990-09-14 | 1998-01-14 | NCR International, Inc. | Integrated circuit having reduced sensitivity to voltage transients |
| JP2005277378A (ja) * | 2004-02-24 | 2005-10-06 | Seiko Instruments Inc | 高電圧動作電界効果トランジスタとそのバイアス回路およびその高電圧回路 |
| DE19541497B4 (de) * | 1994-11-11 | 2009-02-05 | Fuji Electric Co., Ltd., Kawasaki | Lateraler Feldeffekttransistor |
| JP2012004581A (ja) * | 2004-02-24 | 2012-01-05 | Seiko Instruments Inc | 電界効果トランジスタの高電圧動作方法とそのバイアス回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5811258U (ja) * | 1981-07-15 | 1983-01-25 | 日本電気株式会社 | 集積回路 |
-
1987
- 1987-05-26 JP JP62128862A patent/JPH0810759B2/ja not_active Expired - Lifetime
Patent Citations (1)
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