ITMI20002337A1 - Circuito di lettura di memorie non volatili - Google Patents

Description

DESCRIZIONE

La presente invenzione si riferisce ai circuiti di lettura di celle di memoria, non volatili. In particolare, la presente invenzione si riferisce ai circuiti di lettura del tipo a sensing in tensione.

Come noto, la memorizzazione di un dato in formato digitale in una cella di memoria non volatile quale, ad esempio, una cella flash-EEPROM (Electric Erasable Programmatale Read Only Memory) avviene programmando opportunamente la tensione di soglia della cella.

La necessità di utilizzare dispositivi di memoria con capacità sempre più elevate ha reso di particolare interesse le memorie multilivello. In via teorica, in una memoria multilivello è possibile programmare la tensione di soglia di una sua cella non ad uno tra due soli possibili livelli (come avviene per le celle bilivello) ma ad uno tra 2<n>-1 livelli, consentendo di memorizzare n bit in una singola cella.

Per la lettura del dato memorizzato in una cella di memoria sono note due diverse tecniche. Secondo una di tali tecniche, denominata "sensing" in corrente, la lettura è effettuata mantenendo costanti, e ad un opportuno valore, le tensioni applicate al drain, al source e al gate della cella di memoria da leggere. In simili condizioni di polarizzazione la cella indirizzata assorbirà, quindi, una corrente di drain funzione del suo stato di programmazione.

Al contrario, l'altra tecnica di lettura, denominata sensing in tensione, prevede che la lettura sia effettuata mantenendo costante la corrente di drain assorbita dalla cella indirizzata fissate le condizioni di polarizzazione ai terminali di drain e di source. In particolare, il sensing in tensione avviene agendo sulla tensione di gate per forzare la cella di memoria ad assorbire una corrente predeterminata. Valutando la tensione di gate che in condizioni di regime porta la cella ad assorbire tale corrente si determina la tensione di soglia programmata nella cella, la quale è in corrispondenza biunivoca con la tensione di gate, risalendo, quindi, al dato memorizzato nella cella stessa. Questa tecnica di lettura necessita, in una delle sue possibili realizzazioni, di un circuito di controllo che regola la tensione di gate applicata alla cella affinché essa assorba la corrente predeterminata.

Il brevetto US 6034888 descrive un circuito di lettura di tipo a sensing in tensione in cui è impiegato un circuito di retroazione negativa comprendente un amplificatore operazionale che riceve ad un ingresso noninvertente la tensione di drain della cella di memoria da leggere e ad un ingresso invertente una tensione di polarizzazione. Tale amplificatore operazionale fornisce in uscita la tensione da applicare al terminale di gate della cella. I tempi, indicati nel brevetto stesso, necessari al raggiungimento di una condizione di regime possono essere, a seconda della particolare configurazione circuitale, pari a 1 μs oppure pari a 500 ns. Inoltre, in questo brevetto viene osservato che il nodo (indicato con il numero 16) del circuito di retroazione descritto con riferimento alla figura 1, che collega l'ingresso non-invertente dell'amplificatore operazionale al terminale di drain della cella di memoria, può causare instabilità del circuito di lettura.

L'instabilità del circuito di lettura realizzato secondo questo documento è riconducibile alla presenza di nodi ad alta impedenza ai quali corrispondono dei poli a bassa frequenza della funzione di trasferimento del circuito di retroazione.

Tale instabilità rappresenta un notevole svantaggio perché rende necessario l'utilizzo di circuiti aggiuntivi di compensazione che, oltre a complicare la configurazione circuitale, inducono un aumento dei tempi di lettura, vale a dire, del tempo impiegato per raggiungere la condizione di regime in corrispondenza della quale è valutato il dato programmato nella cella. Inoltre, si noti che il documento sopracitato non affronta problematiche legate al consumo di potenza da parte del circuito stesso.

Nella realizzazione di dispositivi integrati in piastrine a semiconduttore, quali le memorie, vi è una tendenza a ridurre la tensione d'alimentazione abbassandola, ad esempio, sino a valori di 3 V o 1,8 V. Tale tendenza si scontra con la necessità, propria dei circuiti di lettura nel contesto multilivello, di fornire alla cella di memoria da leggere una tensione di gate maggiore di quella d'alimentazione al fine d'interagire correttamente con la cella stessa.

Questa necessità risulta così stringente per le celle multilivello, in quanto un allargamento dell'intervallo di tensioni applicabili al terminale di gate della cella di memoria rende meno critica la discriminazione della tensione di soglia programmata fra un numero di possibili valori, che si desidera il più alto possibile. Per fornire tensioni sufficientemente elevate, i convenzionali circuiti di lettura ricorrono a dispositivi survoltori integrati.

Si osservi che per la lettura di memorie con un numero elevato di celle, l'area nella piastrina a semiconduttore destinata ai survoltori e la potenza da questi assorbita può divenire considerevole. Quindi, è essenziale realizzare circuiti di lettura per i quali le dimensioni e/o il numero dei survoltori impiegati siano limitati .

Scopo della presente invenzione è quello di realizzare un circuito di lettura di celle di memoria che non presenti gli svantaggi sopra indicati con riferimento ai circuiti di lettura convenzionali.

Lo scopo della presente invenzione è raggiunto da un circuito di lettura di una cella di memoria non volatile provvista di un terminale d'uscita per una corrente d’uscita e di un terminale di controllo per ricevere una tensione di controllo di detta corrente d’uscita, detto circuito comprendendo: un circuito di retroazione elettricamente collegabile a detto terminale d'uscita e a detto terminale di controllo per generare detta tensione di controllo a partire da un segnale di riferimento e dalla corrente d'uscita,

caratterizzato dal fatto che detto circuito di retroazione comprende mezzi di amplificazione di corrente provvisti di un primo terminale per ricevere un segnale di errore in corrente ottenuto a partire dal segnale di riferimento e dalla corrente d’uscita, e di un secondo terminale per fornire una corrente amplificata.

Le caratteristiche ed i vantaggi della presente invenzione risulteranno evidenti dalla lettura della presente descrizione dettagliata di una sua forma di realizzazione preferita, fornita a puro titolo di esempio non limitativo e fatta con l'ausilio degli annessi disegni, nei quali:

la figura 1 mostra per blocchi funzionali un particolare circuito di lettura di celle di memoria in accordo con l'invenzione;

la figura 2 mostra un particolare diagramma circuitale del circuito di lettura di figura 1.

In figura 1 è mostrato per blocchi funzionali un particolare circuito di lettura di una matrice di celle di memoria 1. Tale circuito di lettura comprende un decodificatore di colonna 4, un limitatore di tensione di colonna o "bitline limiter" 8, un circuito di retroazione 100, un convertitore analogico/digitale 5 ed un decodificatore di riga 3.

La matrice di memoria 1 comprende una pluralità di celle di memoria non volatile, delle quali in figura 1 è mostrata una sola cella di memoria 2. Ad esempio, la cella 2 è una cella di tipo flash-EEPROM, di tipo bilivello o multilivello. Come noto, una cella di questo tipo impiega un MOSFET (Metal Oxide Semiconductor Field Effect Transistor) a gate flottante per il quale la memorizzazione di un dato avviene programmando opportunamente la tensione di soglia Vth.

In maggior dettaglio, la cella di memoria 2 è provvista di terminale di source S collegato a massa o a terra, un terminale di drain D collegato al decodificatore di colonna 4 e un terminale di gate G collegato al decodificatore di riga 3. Il decodificatore di colonna 4 ed il decodificatore di riga 3 realizzati, ad esempio, in modo convenzionale, sulla base dì un opportuno segnale d'indirizzo ADD consentono di selezionare, rispettivamente, una colonna ed una riga della matrice di memoria 1 in modo da indirizzare una cella di memoria.

Nel caso di figura 1, il decodificatore di colonna 4 consente di collegare, tramite il bitline limiter 8, il terminale di drain D della cella di memoria 2 ad un terminale d'ingresso 9 del circuito di retroazione 100, mentre il decodificatore di riga 3 consente di collegare, tramite un ramo conduttivo 16, il terminale di gate G con un nodo o terminale d'uscita 7 del circuito di retroazione 100.

Il bitline limiter 8 permette di mantenere ad un valore opportuno la tensione del terminale di drain D della cella di memoria 2 selezionata dai decodificatori 3 e 4. Tale bitline limiter 8 può essere realizzato in modo convenzionale.

Il circuito comprendente la cella di memoria 2 ed il circuito di lettura di figura 1 è un circuito del tipo a sensing in tensione a retroazione negativa. Il circuito di retroazione 100 fornisce al terminale di gate G della cella di memoria 2 una tensione di controllo, o di regolazione, tale da forzare la cella stessa ad assorbire una corrente di valore predeterminato. Preferibilmente, il circuito di lettura di figura 1 e la matrice di memoria 1 sono realizzati su un unico circuito integrato (chip) in una piastrina di materiale semiconduttore.

Il circuito di retroazione 100 comprende uno stadio a bassa tensione 101 ed uno stadio ad alta tensione 102. Lo stadio a bassa tensione 101 include uno specchio di corrente 10 formato, ad esempio, da MOSFET di tipo p, avente un ramo d'ingresso collegato al terminale d'ingresso 9 ed un ramo d'uscita collegato ad un nodo 11. Lo specchio di corrente 10 consente di alimentare al nodo 11 una corrente mi multipla di un fattore m della corrente I presente al terminale d'ingresso 9. Il nodo 11 è anche collegato ad un generatore di corrente 12 atto a generare una corrente di riferimento IREF. LO specchio di corrente 10 è alimentato da una tensione Vdd quale, ad esempio, la tensione di alimentazione standard fornita da un alimentatore esterno al chip contenente il circuito di figura 1 e la matrice di memoria 1. Ad esempio, tale tensione di alimentazione può essere pari a 5 V, 3 V o 1,8 V.

Il nodo 11 è provvisto di un ramo conduttore 13 di collegamento dello stadio a bassa tensione 101 con lo stadio ad alta tensione 102.

Lo stadio ad alta tensione 102 include mezzi di amplificazione di corrente comprendenti, ad esempio, un amplificatore di corrente 14 provvisto di un terminale d'ingresso 6, collegato al ramo conduttore 13, e del terminale d'uscita 7. In particolare, tale amplificatore di corrente 14 è di tipo invertente, ossia, fornisce al terminale d'uscita 7 una corrente avente un'ampiezza pari all'ampiezza della corrente presente al terminale d'ingresso 6 moltiplicata per un opportuno fattore di guadagno A ed avente una fase opposta alla fase della corrente presente al terminale d'ingresso 6.

Preferibilmente, l'amplificatore di corrente 14 presenta uno stadio d'ingresso ad impedenza opportunamente bassa in modo che il polo che tale stadio d'ingresso introduce nella funzione di trasferimento del circuito di lettura di figura 1 sia un polo non dominante posto sufficientemente fuori banda in modo da non da non influenzare criticamente la stabilità del circuito retroazionato.

Tipicamente, l'amplificatore di corrente 14 è alimentato da una tensione Vpp maggiore della tensione di alimentazione Vdd. La tensione Vpp può essere ottenuta a partire dalla tensione Vdd con survoltori o circuiti a pompa di carica di tipo convenzionale e realizzati per integrazione.

Il nodo d'uscita 7 dell'amplificatore 14 è collegato al terminale di gate {G) della cella di memoria 2.

Inoltre, a tale nodo d'uscita 7 è collegato un condensatore di compensazione 15 di capacità CL, a sua volta, collegato fra il nodo 7 e la terra. Tipicamente, tale condensatore 15 ha una capacità CL opportunamente superiore alla capacità parassita equivalente dovuta ad altri componenti collegati al nodo d'uscita 7, quali il gate G della cella 2, il decodificatore di riga 3 e il ramo conduttivo 16. In tale modo, nel dimensionamento del circuito di figura 1, è possibile trascurare i contributi capacitivi, non determinabili a priori con esattezza, di questi elementi e fare riferimento alla capacità CL di valore predeterminato. Ad esempio, il condensatore 15 può avere una capacità CL di qualche unità di pF.

Il condensatore 15 è tale da essere caricabile e scaricabile dalla corrente d'uscita dell'amplificatore 14 per generare la tensione di controllo da applicare a tale terminale di gate G.

Si noti inoltre che, preferibilmente, l'amplificatore di corrente 14 è tale da presentare uno stadio d'uscita avente un'impedenza di valore opportunamente elevato in modo che, unitamente ad un opportuno valore della capacità CL del condensatore 15, il polo al nodo d'uscita 7 è un polo dominante della funzione di trasferimento del circuito di lettura di figura 1. In tal caso, il circuito retroazionato mostrato in figura 1 presenta una funzione di trasferimento approssimabile con una funzione a singolo polo e, quindi, il circuito risulta incondizionatamente stabile .

Il terminale di gate G è collegato al convertitore analogico/digitale 5, di tipo convenzionale, il quale consente di convertire la tensione analogica generata al nodo d'uscita 7 in un insieme o parola di n bit corrispondente al dato immagazzinato nella cella di memoria 2.

Verrà ora descritto il funzionamento del circuito di retroazione 100 per fornire al terminale di gate G della cella di memoria 2 la tensione di controllo VG tale da far sì che la corrente presente al terminale di drain D della cella stessa assuma un valore prefissato, I0cell· Si osservi che la tensione di controllo di gate VGR (valutata a regime) per la quale si è ottenuto l'assorbimento della corrente è correlata in modo biunivoco con la tensione di soglia programmata nella cella di memoria 2 secondo la relazione:

(1)

dove la tensione V0v è la tensione di sovrapilotaggio o overdrive necessaria affinché nella cella di memoria 2 fluisca la corrente

In una fase iniziale, la tensione di gate della cella di memoria 2, indirizzata dai.decodificatori 3 e 4, è impostata ad un valore iniziale V0 scelto, vantaggiosamente, all'interno di un intervallo di variazione delle tensioni di soglia. Ad esempio, tale intervallo è esteso tra 2V e 6,5 V.

In corrispondenza di tale tensione iniziale V0 la cella di memoria 2 assorbe una corrente (di valore anche nullo) che viene moltiplicata per il fattore m sopra definito dallo specchio di corrente 10 e, quindi, alimentata al nodo 11. Con riferimento ai versi di circolazione delle correnti indicati in figura 1, sul ramo 13 è presente una corrente Ie pari alla differenza fra la corrente uscente dallo specchio di corrente 10 e la corrente generata dal generatore di corrente 12 : Si noti che, il nodo 11 ha la

funzione di nodo di comparazione fra la corrente derivata dalla cella 2 e moltiplicata dallo specchio di corrente 10 e la corrente di riferimento IREF, mentre la corrente Ie rappresenta un segnale d'errore per il circuito di retroazione 100.

Si consideri il caso in cui la corrente mIcell è inferiore alla corrente IREF. Ciò corrisponde alla situazione in cui la corrente Icell è inferiore alla corrente Iocell sopra definita. In questa condizione, la tensione di over drive Vov della cella di memoria 2 è inferiore al valore indicato dalla relazione (1) e pertanto, per imporre la corrente Iocell nella cella di memoria 2 è necessario innalzare la tensione VG del terminale di gate G. Nella ipotesi suddetta, la corrente Ie in ingresso all'amplificatore di corrente 14 ha un segno negativo e l'amplificatore 14 fornisce al terminale d'uscita 7 una corrente Iu di verso e di ampiezza tali da caricare il condensatore 15 portando il terminale di gate G ad un valore di tensione VG maggiore del valore iniziale V0.

Si supponga che in corrispondenza di tale valore di tensione VG la corrente mIcel diventi superiore alla corrente di riferimento IREF- In tal caso, si verifica un aumento della corrente Ie rispetto al valore assunto in precedenza facendo sì che l'amplificatore di corrente 14 fornisca in uscita una corrente di verso ed ampiezza tali da scaricare, almeno in parte, il condensatore 15 e, conseguentemente, ridurre la tensione del terminale di gate G della cella di memoria 2.

Questo controllo della tensione VG del terminale di gate G della cella di memoria 2 prosegue sino a quando viene raggiunta una condizione di equilibrio per la quale la corrente Ie in ingresso all'amplificatore di corrente 14 risulti nulla.

Nell'esempio descritto l'amplificatore di corrente (14) è, vantaggiosamente, alimentato da una tensione Vpp, maggiore della tensione di alimentazione Vdd, perché la tensione di controllo da applicare al terminale di gate G della cella di memoria 2 è, normalmente, superiore alla tensione Vdd fornita dalla sola alimentazione.

La lettura della cella di memoria 2 viene completata convertendo, tramite il convertitore analogico/digitale 5, la tensione VGR applicata al terminale di gate G di tale cella nella parola di n bit corrispondente al dato programmato nella cella stessa.

Si osservi che lo specchio di corrente 10, introducendo un fattore moltiplicativo della corrente, consente di effettuare nel nodo 11 una comparazione fra correnti di valore relativamente elevato in modo da minimizzare il peso di eventuali imprecisioni nella corrente di riferimento IREF. Ciò consente al circuito di lettura sopra descritto di operare con elevate prestazioni in termini di precisione, rendendo possibile una corretta lettura di celle di memoria multilivello e, in particolare, di celle aventi più di otto possibili livelli programmazione.

Inoltre, l'utilizzo dello specchio di corrente 10 consente di mantenere limitata la corrente assorbita dalla cella (ad esempio, a meno di 15-20 μΑ) e quindi di limitare gli stress a cui è sottoposta, allungando la vita media del dato memorizzato. In più, come detto in precedenza, lo specchio di corrente 10 può essere alimentato dalla tensione di alimentazione Vdd e quindi non richiede l'impiego di dispositivi survoltori.

Si noti che il circuito di retroazione 100 presenta un'ottimizzazione dell'impiego delle alte tensioni mantenendo elevate le prestazioni in termini di precisione. Infatti, nel circuito di lettura 100 sono alimentati dalla tensione Vpp, generata da uno o più survoltori, solo quegli stadi per i quali la tensione di alimentazione Vdd può risultare insufficiente, come può avvenire, ad esempio, per lo stadio 102 comprendente l'amplificatore di corrente 14. Quindi, per il circuito di figura 1 può essere impiegato un numero limitato di survoltori oppure possono essere impiegati survoltori aventi dimensioni contenute, riducendo i consumi di potenza e l'area occupata dal circuito stesso su una piastrina a semiconduttore. In particolare, nel caso di utilizzo di celle di memoria multilivello, il risparmio di area permette di non vanificare il guadagno di area che la tecnologia multilivello ha consentito di raggiungere.

Inoltre, il circuito di retroazione 100 presenta un comportamento nei confronti della stabilità migliorato rispetto a quello dei circuiti di lettura noti. Infatti, come detto in precedenza, lo stadio d'ingresso dell'amplificatore di corrente 14 può essere dimensionato in modo da non originare instabilità. In particolare, lo stadio d'ingresso e lo stadio d'uscita dell'amplificatore di corrente 14 possono essere dimensionati in modo da rendere il circuito retroazionato di figura 1 incondizionatamente stabile.

La maggior stabilità raggiungibile dal circuito di retroazione 100 consente di evitare l'impiego di circuiti di compensazione che causano un allungamento dei tempi di lettura e, quindi, presenta il vantaggio di consentire al circuito di lettura stesso di operare con elevate velocità.

Il tecnico del ramo, sulla base della precedente descrizione, può facilmente progettare particolari configurazioni circuitali che implementano le funzioni dei blocchi mostrati in figura 1.

Per completezza di descrizione nella figura 2 sono mostrate delle possibili configurazioni circuitali che possono essere impiegate per tali blocchi funzionali. In tale figura 2, per semplicità di rappresentazione, non sono mostrati il decodificatore di riga 3, il decodificatore di colonna 4 e la matrice di memoria 1, sostituibili da condensatori e resistori di capacità e resistenza opportune.

La cella di memoria 2 presenta il terminale di drain collegato ad un primo terminale o nodo 51 del bitline limiter 8.

Inoltre, per tenere conto del contributo capacitivo del decodificatore di colonna 4, della capacità del terminale di drain D della cella di memoria 2 e delle capacità dei terminali di drain di altre celle di memoria della colonna della matrice 1 a cui appartiene la cella 2 è stato introdotto un condensatore di capacità CBL disposto tra il nodo 51 e la terra.

Tale bitline limiter 8, il cui funzionamento è noto al tecnico del ramo è, vantaggiosamente, alimentato in bassa tensione, ossia, con la tensione di alimentazione standard Vdd·

Si sottolinea il fatto che il bitline limiter 8 permette di trascurare il peso capacitivo del primo terminale 51 collegato al terminale di drain D della cella di memoria 2. Infatti, il bitline limiter 8 mantiene sostanzialmente costante la tensione del primo terminale 51 facendo sì che tale terminale appaia per un segnale dinamico come una massa e quindi presenti una bassa resistenza. Ciò comporta che il bitline limiter 8 non è significativo per la stabilità del circuito di figura 1.

Un secondo terminale del bitline limiter 8 è collegato al ramo d'ingresso dello specchio di corrente 10 comprendente, nell'esempio, un transistore PMOS, M2, avente un terminale di drain collegato ad un proprio terminale di gate. Lo specchio di corrente 10 comprende anche un transistore PMOS, M3, avente un terminale di gate collegato al terminale di gate del transistore M2. I transitori M2 ed M3, sono alimentati ai rispettivi terminali di source dalla tensione di alimentazione Vdd.

Come evidente al tecnico del ramo, durante il funzionamento dello specchio di corrente 10 in corrispondenza di un terminale di drain del transistore M3 è presente una corrente pari alla corrente presente al terminale di drain del transistore M2 moltiplicata per il sopra citato fattore di moltiplicazione m, dipendente dai rapporti di aspetto dei transistori M2 ed M3.

Il transistore M3 dello specchio di corrente 10 presenta il terminale di drain collegato al nodo 11, che consente la comparazione della corrente uscente dallo specchio di corrente 10 con la corrente di riferimento IREF; fornita dal generatore di corrente 12.

Tale nodo 11 è collegato al terminale d'ingresso 6 dell'amplificatore di corrente 14.comprendente uno stadio d'ingresso 54 ed uno stadio d'uscita includente un primo specchio di corrente 17 ed un secondo specchio di corrente 18.

Lo stadio d'ingresso 54 include un transistore NMOS, M4, ed un transistore PMOS, M5, polarizzati a gate comune ed aventi rispettivi terminali di source collegati al terminale d'ingresso 6 per ricevere la corrente Ie. Il transistore M4 presenta un terminale di drain collegato al primo specchio di corrente 17 includente due transistori PMOS, mentre il transistore M5 presenta un terminale di drain collegato al secondo specchio di corrente 18 includente due transistori NMOS. Inoltre, i transistori M4 ed M5 presentano terminali di gate collegati rispettivamente ad uno stadio di polarizzazione. Tale stadio può essere dimensionato in modo che lo stadio d'ingresso 54 operi in classe AB.

Ad esempio, lo stadio di polarizzazione include un primo transistore di polarizzazione NMOS, M10, avente un terminale di drain collegato, tramite un resistore di resistenza RHv, ad un terminale al quale è alimentata la tensione Vpp, ottenuta amplificando opportunamente la tensione di alimentazione Vdd· Il primo transistore di polarizzazione M10 presenta un terminale di source collegato ad un terminale di source di un secondo transistore di polarizzazione .PMOS, M1, avente un terminale di drain collegato ad un generatore 63 di corrente IHV e quindi alla terra. Il primo ed il secondo transistore di polarizzazione M10, M1 sono collegati a diodo, ossia, presentano i rispettivi terminali di gate collegati ai rispettivi terminali di drain. Inoltre, i terminali di gate dei due transistori di polarizzazione Mio e M1 sono rispettivamente collegati ai terminali di gate dei transistori M4 ed M5 in modo da fornire a questi ultimi un opportuna tensione di polarizzazione. Il dimensionamento dello stadio di polarizzazione consente di fissare la corrente statica che l'amplificatore 14 assorbirà a regime, cioè in presenza di un segnale d'errore nullo, dai survoltori. Il valore di tale corrente è fissato dalla corrente fornita dal generatore di corrente IHV-Si osservi che facendo operare l'amplificatore di corrente 14 in classe AB si ottiene il vantaggio di simmetrizzare il comportamento del circuito di lettura secondo l'invenzione, nel senso che le sue prestazioni in fase di carica del condensatore 15 sono sostanzialmente equivalenti a quelle in fase di scarica dello stesso. Le condizioni iniziali di polarizzazione del condensatore 15 possono essere convenientemente poste a metà del range entro cui verrà regolata la tensione del terminale di gate della cella di memoria letta.

Inoltre, si noti che lo stadio d'ingresso 54 includendo i transistori M4 ed M5 collegati a gate comune presenta una bassa impedenza d'ingresso che consente di ottenere i vantaggi in termini di stabilità e di velocità sopra esposti.

Il primo specchio di corrente 17 include un transistore PMOS, M6, avente un terminale di gate collegato ad un proprio terminale di drain e al terminale di drain del transistore M4 incluso nello stadio d'ingresso 54. Inoltre, il terminale di gate del transistore M6 è collegato ad un terminale di gate di un transistore PMOS, M8, avente un terminale di drain collegato al nodo di uscita 7.

I transistori M6 ed M8 presentano rispettivi terminali di source collegati ad un terminale sul quale è disponibile la tensione Vpp. Durante il funzionamento, questo primo specchio di corrente 17 fornisce in corrispondenza del terminale di drain del transistore M8 una corrente pari alla corrente presente al terminale di drain del transistore M6 moltiplicata per un opportuno fattore di moltiplicazione M.

Il secondo specchio di corrente 18 include un transistore NMOS, M7, avente un terminale di drain collegato al proprio terminale di gate e al terminale di drain del transistore M5 dello, stadio d'ingresso 54. Inoltre, il terminale di gate del transistore M7 è collegato ad un terminale di gate di un transistore NMOS, Mg, avente un terminale di drain collegato al nodo di uscita 7. I transistori M7 ed Mg presentano rispettivi terminali di source collegati alla terra. Durante il funzionamento, questo secondo specchio di corrente 18 fornisce in corrispondenza del terminale di drain del transistore Mg una corrente pari alla corrente presente al terminale di drain del transistore M7 moltiplicata per un opportuno fattore di moltiplicazione, preferibilmente, uguale al fattore di moltiplicazione del primo specchio di corrente ai fini della simmetria del comportamento del circuito di lettura.

Si osservi che l'impedenza d'uscita dell'amplificatore 14, ossia, l'impedenza vista dal nodo d'uscita 7, è data dall'impedenza vista al drain dei transistori M8 e M9, ciascuno dei quali è collegato a source comune e quindi è tale da presentare un'impedenza elevata. Come sopra accennato, scegliendo opportunamente l'impedenza di uscita dei transistori M8 e M9 e della capacità CL de condensatore 15 è possibile ottenere una funzione di trasferimento del circuito di lettura di figura 2 avente sostanzialmente un singolo polo.

Con riferimento al funzionamento dell'amplificatore 14, si osservi che quando la corrente Ie presente sul ramo 13 aumenta rispetto ad un valore di equilibrio si verifica un aumento della corrente che attraversa il transistore PMOS, M5, presente nello stadio d'ingresso 54 e che entra nel transistore M7 del secondo specchio di corrente 18. Il secondo specchio di corrente 18 presenterà una corrente crescente di verso entrante nel terminale di drain del transistore Mg e tale da scaricare opportunamente il condensatore 15 attraverso,il nodo 7.

Quando la corrente Ie presente sul ramo 13 diminuisce rispetto ad un valore di equilibrio si verifica un aumento della corrente che attraversa il transistore NMOS, M4, presente nello stadio d'ingresso 54 e che esce dal terminale di drain del transistore M6 incluso nel primo specchio di corrente 17. Il primo specchio di corrente 17 presenterà una corrente crescente di verso uscente dal terminale di drain del transistore M8 e tale da caricare opportunamente il condensatore 15 attraverso il nodo 7.

L'inserimento di una realizzazione circuitale del circuito di retroazione 100 all'interno di un circuito di lettura ha dimostrato i vantaggi offerti dalla presente invenzione. Si è osservato che con il circuito di lettura sopra descritto è possibile raggiungere tempi di lettura considerevolmente inferiori a quelli raggiunti dai circuiti realizzati secondo la tecnica nota. Infatti, per raggiungere la tensione di controllo di gate con uno scarto inferiore a 5 mV rispetto al valore di regime, il circuito in accordo con l'invenzione ha impiegato un tempo inferiore a 250 ns e, in particolare, inferiore a 120 ns.

Inoltre, si è osservato un assorbimento di corrente dai survoltori inferiore a 20 μΑ, durante il funzionamento statico, ed un assorbimento di corrente in dinamica di circa 200 μΑ per un tempo di circa 50 ns.

Le elevate prestazioni in termini di precisione, stabilità, tempi di lettura, consumi e ingombro raggiungibili con il circuito di lettura in accordo con l'invenzione risultano particolarmente vantaggiose per le memorie multilivello consentendo, a differenza dei circuiti di lettura convenzionali, di utilizzare l'approccio multilivello anche con un numero di livelli superiore a otto. L'utilizzo di memorie multilivello con elevate capacità di memorizzazione è particolarmente conveniente nell'ambito di dispositivi portatili, quali, ad esempio, telefoni mobili, agende elettroniche, Walkman, macchine fotografiche, telecamere digitali.

Claims (1)

1. Rivendicazioni 1.Circuito di lettura di una cella di memoria non volatile (2) provvista di un terminale d'uscita (D) per una corrente d'uscita e di un terminale di controllo (G) per ricevere una tensione di controllo di detta corrente d'uscita, detto circuito comprendendo: un circuito di retroazione (100) elettricamente collegabile a detto terminale d'uscita e a detto terminale di controllo per generare detta tensione di controllo a partire da un segnale di riferimento e dalla corrente d'uscita, caratterizzato dal fatto che detto circuito di retroazione comprende mezzi di amplificazione di corrente (14) provvisti di un primo terminale (6)«per ricevere un segnale di errore in corrente ottenuto a partire dal segnale di riferimento e dalla corrente d'uscita, e di un secondo terminale (7) per fornire una corrente amplificata. 2.Circuito di lettura secondo la rivendicazione 1 inoltre comprendente: mezzi di generazione di corrente (12) per generare detto segnale di riferimento, un nodo di comparazione (11) elettricamente collegabile a detti mezzi di generazione di corrente e al terminale d'uscita (D) di detta cella di memoria (2), il nodo di comparazione essendo tale da fornire al primo terminale (6) di detti mezzi di amplificazione (14) il segnale di errore in corrente ottenuto dalla differenza fra il segnale di riferimento e una prima corrente correlata alla corrente d'uscita. 3.Circuito di lettura secondo la rivendicazione 1 in cui detta corrente amplificata ha fase opposta alla fase del segnale di errore in corrente. 4.Circuito di lettura secondo la rivendicazione 1 in cui detti mezzi di amplificazione di corrente (14) comprendono uno stadio d'ingresso (54) avente impedenza d'ingresso di valore basso in modo che a detto stadio d'ingresso è associato un polo non dominante. 5.Circuito di lettura secondo la rivendicazione 4 in cui detti mezzi di amplificazione di corrente (14) comprendono uno stadio d'uscita (M8;M9;15) avente un impedenza di valore elevato in modo che la funzione di trasferimento di detto circuito di lettura abbia un polo dominante associato a detto stadio d'uscita. 6.Circuito di lettura secondo la rivendicazione 1 in cui il secondo terminale (7) è operativamente collegato al terminale di controllo (G) di detta cella di memoria (2), e a detto secondo terminale è collegato un elemento capacitivo di compensazione (15) caricabile e scaricabile dalla corrente amplificata fornita dai mezzi amplificazione di corrente (14) per generare detta tensione di cpntrollo. 7.Circuito di lettura secondo la rivendicazione 6 in cui detto elemento capacitivo (15) ha una capacità superiore almeno ad una capacità parassita associata a detto secondo terminale (7). 8.Circuito di lettura secondo la rivendicazione 2 in cui fra il nodo di comparazione (11) e il terminale d'uscita (D) è interposto uno specchio di corrente (10) per generare detta prima corrente a partire dalla corrente d’uscita. 9.Circuito di lettura secondo la rivendicazione 8 in cui detti mezzi di generazione di corrente (12) e detto specchio di corrente (10) sono aumentabili con una prima tensione di alimentazione e detti mezzi di amplificazione di corrente (14) sono alimentabili con una seconda tensione maggiore di detta prima tensione di alimentazione . 10.Circuito di lettura secondo la rivendicazione 1 in cui detti mezzi di amplificazione di corrente (14) comprendono un amplificatore di corrente in classe AB. 11.Circuito di lettura secondo la rivendicazione 4 in cui detto stadio d'ingresso (54) comprende un transistore d'ingresso (M4) ed un secondo transistore d'ingresso (M5) aventi rispettivi terminali di source collegati a detto primo terminale (6), ciascuno di detti primo e secondo transistore d'ingresso essendo polarizzati a gate comune. 12.Circuito di lettura secondo la rivendicazione 5 in cui detto stadio d'uscita comprende un primo (17) e un secondo specchio di corrente (18) collegati al secondo terminale (7) per moltiplicare per un fattore moltiplicativo una corrente fornita dallo stadio d'ingresso e alimentare al secondo terminale la corrente amplificata. 13.Circuito di lettura secondo la rivendicazione 12 in cui detti primo (17) e secondo (18) specchio di corrente comprendono rispettivamente un primo (M8) e secondo (Mg) transistore d'uscita collegati al secondo terminale (7), ciascuno di detti primo e secondo transistore di uscita essendo polarizzati a source comune. 14.Circuito di lettura secondo la rivendicazione 1 in cui detti mezzi di amplificazione comprendono MOSFET. 15.Circuito di lettura secondo la rivendicazione 1 in cui al terminale di uscita (D) di detta cella di memoria (2) sono collegati mezzi di limitazione di tensione (8) per mantenere sostanzialmente costante la tensione di tale terminale d'uscita. 16.Circuito di lettura secondo la rivendicazione 1 in cui il terminale di controllo (G) di detta cella di memoria (2) è collegato ad un convertitore analogicodigitale (5) per convertire la tensione di controllo in una parola digitale correlata ad una tensione di soglia programmata nella detta cella di memoria. 17.Circuito integrato comprendente: una matrice di memoria non volatile (1) avente una pluralità di celle di memoria ordinate secondo righe e colonne, detta pluralità includendo una cella di memoria (2) provvista di un terminale d'uscita (D) per una corrente d'uscita e di un terminale di controllo (G) per ricevere una tensione di controllo di detta corrente d’uscita, caratterizzato dal fatto che detto circuito comprende un circuito di lettura di detta cella di memoria realizzato secondo almeno una delle rivendicazioni da 1 a 16. 18.Circuito integrato secondo la rivendicazione 17 in cui detto circuito di lettura comprende un decodificatore di riga (3) ed un decodificatore di colonna (4) operativamente associati a detta matrice di memoria (1) per selezionare una cella di memoria di detta pluralità a partire da un segnale di indirizzo. 19.Circuito integrato secondo la rivendicazione 17 ove il circuito di lettura è realizzato secondo la rivendicazione 9, detta prima tensione di alimentazione essendo una tensione di alimentazione del circuito integrato fornita dall'esterno dello stesso, e la seconda tensione di alimentazione è generata dall'interno del circuito integrato a partire dalla prima tensione di alimentazione. 20.Circuito integrato secondo la rivendicazione 17 in cui le celle di detta pluralità di celle di memoria sono celle multilivello ciascuna programmabile in una pluralità di livelli di programmazione.