ITTO980068A1 - Circuito di lettura per memorie non volatili analogiche, in particola- re flash-eeprom, a lettura diretta della tensione di soglia e a corren - Google Patents

Circuito di lettura per memorie non volatili analogiche, in particola- re flash-eeprom, a lettura diretta della tensione di soglia e a corren

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ITTO980068A1
ITTO980068A1 IT98TO000068A ITTO980068A ITTO980068A1 IT TO980068 A1 ITTO980068 A1 IT TO980068A1 IT 98TO000068 A IT98TO000068 A IT 98TO000068A IT TO980068 A ITTO980068 A IT TO980068A IT TO980068 A1 ITTO980068 A1 IT TO980068A1
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Description

D E S C R I Z I 0 N E
La presente invenzione è relativa ad un circuito di lettura per memorie non volatili analogiche, in particolare flash-EEPROM, come definito nel preambolo della rivendicazione 1.
Attualmente sono noti diversi circuiti di lettura (cosiddetti "sense amplifier") per la lettura della tensione di soglia analogica o multilivello di celle di memorie non volatili. Due esempi di realizzazione sono per esempio illustrati nelle figg. 2 e 5 della domanda di brevetto europeo 96830612.6 del 5. 12.96 a nome della stessa richiedente; secondo tali soluzioni il terminale di pozzo (o di sorgente) è collegato ad un generatore di corrente che impone la corrente fluente nella cella di memoria (corrente di polarizzazione) nonché all'ingresso invertente di un amplificatore operazionale; il terminale di sorgente (rispettivamente di pozzo) è po larizzato ad una tensione costante; e il terminale di porta è collegato all'uscita dell'amplificatore operazionale, il cui ingresso non invertente riceve una tensione di riferimento di valore prefissato (ad esempio è collegato a massa). Il circuito di lettura forma quindi un circuito ad anello chiuso in cui la tensione di uscita dell'amplificatore operazionale è pari alla tensione porta-sorgente della cella (eventualmente, a meno della tensione di riferimento, di valore noto) e in cui l'overdrive della cella (differenza fra la tensione applicata fra i terminali di sorgente e pozzo della cella e la sua tensione di soglia a corrente nulla) è costante ed imposta dal generatore di corrente. Ne consegue che l'uscita dell'amplificatore operazionale è pari alla tensione di soglia della cella, misurata alla corrente di polarizzazione impostata.
In tale soluzione nota, nella forma di realizzazione in cui il terminale di pozzo è collegato all'amplificatore operazionale è vantaggioso il fatto di ottenere una lettura diretta della tensione di soglia a corrente costante della cella e di minimizzare la tensione di porta e quindi le sollecitazioni della regione di porta ("gate stress"). Viceversa, è svantaggioso il fatto che la tensione di porta deve essere negativa, dato che ciò richiede la generazione di apposite tensioni di riferimento e vi sono maggiori difficoltà nella progettazione dell'amplificatore operazionale; inoltre è svantaggioso il fatto che la capacità parassita di pozzo (pari a circa 2 pF) sia pilotata dalla trasconduttanza della cella flash.
Nella seconda soluzione viene evitato il problema causato dalla presenza di una tensione negativa sul terminale di pozzo, tuttavia diventa sensibile l'elevata capacità presente sul terminale di sorgente di celle flash (circa 1 nF) e la lettura nel caso di matrici di memoria con elevato numero di celle diventa lenta.
Una differente soluzione è presentata nella domanda di brevetto europeo N. 97830172.9 del 15.4.97 a nome della stessa richiedente, in cui i terminali di pozzo della cella da leggere e di una cella di riferimento sono collegati ai due nodi di uscita di un circuito a specchio di corrente e a rispettivi ingressi di un amplificatore operazionale, e l'uscita dell'amplificatore operazionale é collegata al terminale di porta della cella di riferimento. In questo modo, si realizza un anello di retroazione comprendente la cella di riferimento e l'uscita dell'amplificatore operazionale risulta linearmente correlata alla tensione di soglia a corrente nulla della cella da leggere, a meno della tensione di soglia a corrente nulla della cella di riferimento e della tensione di porta della cella da leggere. Questa soluzione ha il vantaggio di fornire una lettura molto veloce (0,3 μs) dato che la capacità parassita maggiore (capacità associata al terminale di porta della cella di matrice da leggere) viene esclusa dall'anello di reazione, mentre la capacità di pozzo viene pilotata dalla trasconduttanza di un transistore NMOS di polarizzazione (che è alta) che realizza una struttura cascode. Tale soluzione consente inoltre la lettura in parallelo di differenti celle della matrice. Una variante di tale soluzione utilizza un transistore MOS come elemento di riferimento.
Lo svantaggio di questa soluzione consiste nel fatto che la lettura viene effettuata in modo indiretto, ovvero serve un dispositivo di riferimento le cui caratteristiche siano più possibile costanti,nel tempo e con l'uso. Tale condizione è particolarmente critica nel caso che venga utilizzata una cella di memoria come riferimento. Inoltre, in questa soluzione, la tensione di porta di tutte le celle poste sulla linea della cella da leggere-deve essere sempre posta al valore massimo, quindi lo stress sulla regione di porta di tali celle risulta massimo.
Scopo della presente invenzione è quello di realizzare un circuito di lettura che risolva gli inconvenienti presentati dalle soluzioni note.
Secondo la presente invenzione viene realizzato un circuito di lettura per memorie non volatili analogiche, in particolare flash-EEPROM, come definito nella rivendicazione 1.
L'invenzione verrà ora descritta con riferimento ai disegni annessi, che ne illustrano esempi di realizzazione non limitativi, in cui:
la figura 1 presenta uno schema elettrico di una prima forma di realizzazione della presente invenzione;
la figura 2 mostra una seconda forma di realizzazione dell'invenzione; e
la figura 3 illustra una terza forma di realizzazione dell'invenzione.
In fig. l è mostrata schematicamente una memoria 1, di tipo flash-EEPROM, della quale sono mostrati un circuito di lettura (chiamato generalmente "sense amplifier") 2, una matrice di memoria 3, un decodificatore di riga 4 éd un decodificatore di colonna 5. In particolare, della matrice di memoria 3 sono mostrate solo una cella 10 di cui deve essere letta la tensione di soglia e condensatori parassiti 11 e 12 rappresentanti le capacità di porta e, rispettivamente, di pozzo, associate ai corrispondenti terminali della cella 10.
In dettaglio, la cella 10 presenta terminale di sorgente collegato a massa, terminale di pozzo collegato al decodificatore di colonna 5 e terminale di porta collegato al decodificatore di riga 4. Del decodificatore di colonna è mostrato solo un interruttore 15 che collega il terminale di pozzo della cella 10 ad un nodo 16 del circuito di lettura 2; analogamente, del decodificatore di riga è mostrato solo un interruttore 17 che collega il terminale di porta della cella 10 ad un nodo 18 definente l'uscita del circuito di lettura 2.
Il circuito di lettura 2 comprende un circuito a specchio di corrente 20 formato da un primo transistore 21 e da un secondo transistore 22 di tipo PMOS aventi terminali di sorgente collegati entrambi ad una linea di alimentazione 23 posta alla tensione Vdd; terminali di pozzo collegati insieme e ad un nodo 24; e terminali di pozzo collegati rispettivamente al nodo 24 e al nodo 16. Il primo transistore 21 è quindi collegato a diodo. Il nodo 24 è inoltre collegato ad un generatore di corrente 25 che tira una corrente IR costante. Il circuito di lettura 2 comprende infine un amplificatore operazionale 28 avente ingresso non invertente collegato al nodo 16, ingresso invertente collegato ad un nodo di ingresso 29 e alimentato con una tensione VB1 e uscita collegata al nodo 18. Sul nodo 18 è presente quindi una tensione VO di uscita dell'amplificatore operazionale 28.
Nel circuito di fig. 1, all'equilibrio, la tensione presente sul nodo 16 è pari alla tensione VBi, che quindi determina la tensione del terminale di pozzo della cella 10, a meno della caduta sull'interruttore 15, che è trascurabile. Inoltre, il circuito a specchio di corrente 20 specchia la corrente IR sul nodo 16, di conseguenza la corrente ID entrante nel terminale di pozzo della cella 10 è imposta e pari a IR. La tensione di pozzo della cella 10 è positiva, data la configurazione del circuito e la direzione di flusso delle correnti. In questa situazione, la tensione di overdrive Vov della cella 10 risulta costante, dato che, in prima approssimazione:
lD = lR = K Vov<2 >= κ (Vgs - vth)<2>
in cui K è una costante dipendente dal processo di fabbricazione, Vgs è la caduta porta-sorgente della cella 10 e Vth è la tensione di soglia a corrente teoricamente nulla (quando la cella inizia la conduzione).
Dato che si ha:
Vgs = V0 = Vth + VOV
la caduta porta-sorgente Vgs della cella, all'equilibrio, è data dalla somma fra la tensione di soglia a corrente teoricamente nulla ed un termine costante dipendente dalla corrente impostata (tensione di overdrive Vov). Di conseguenza, chiamando tensione di soglia a corrente prefissata la tensione di porta (misurata rispetto a massa) tale per cui nella cella 10 fluisca una prefissata corrente (corrente impostata IR), la lettura della tensione di uscita V0 del circuito 2 fornisce la tensione di soglia a corrente impostata della cella 10.
Come indicato sopra, nel circuito di fig. 1, la tensione sul terminale di pozzo della cella 10 è positiva, e quindi non esistono i problemi sopra discussi in caso di tensione di pozzo negativa. Inoltre, il transistore NMOS generalmente disposto in serie al decodificatore di colonna 15 e avente la funzione di limitare la tensione di pozzo della cella 10 non è necessario (e non è stato infatti rappresentato); il circuito risulta quindi particolarmente semplice, tuttavia, in alcune situazioni, il nodo 16 può essere fonte di instabilità .
In tal caso, è utilizzabile la configurazione di fig. 2, nella quale gli elementi comuni alla forma di realizzazione di fig. 1 sono stati dotati degli stessi numeri di riferimento e non verranno nuovamente descritti .
Con riferimento alla fig. 2, il circuito di lettura, ora indicato con 2', comprende un amplificatore operazionale 28' in configurazione a inseguitore di tensione. In dettaglio, l'ingresso non invertente dell'amplificatore operazionale 28' è ancora collegato al nodo 16, ma il suo ingresso invertente è collegato all'uscita (nodo 18) dell'amplificatore stesso. Inoltre, in figura è stato rappresentato il transistore di polarizzazione 30 posto fra il nodo 16 e il decodificatore di colonna 5, e avente la funzione di polarizzare il terminale di pozzo ad una tensione opportuna di lettura (generalmente, circa 300 mV). A tal scopo, il transistore di polarizzazione 30 ha terminale di porta collegato ad un nodo 31 su cui viene fornita una tensione di polarizzazione VB2 pari alla tensione di pozzo desiderata più la caduta tra i terminali di porta e sorgente del transistore di polarizzazione 30 stesso.
Il funzionamento del circuito di lettura 2' di fig. 2 è analogo a quello del circuito di lettura 1 di fig. 1 dato che, anche in questo caso, all'equilibrio, la tensione di overdrive è costante e l'amplificatore operazionale 28' genera in uscita la tensione VO pari alla caduta porta-sorgente Vgs della cella 10, come determinata dalla corrente imposta dal generatore di corrente 25.
Il circuito di fig. 2 è pure molto semplice e l'amplificatore operazionale 28' può essere realizzato semplicemente con un inseguitore di sorgente ("source follower") . In questa seconda forma di realizzazione, il guadagno d’anello del circuito viene realizzato sul nodo 16 che introduce un polo che rallenta il circuito, richiedendo un tempo di lettura di circa 1 μs.
Nel circuito di lettura 2" di fig. 3, il circuito a specchio di corrente 20 è sostituito da un circuito a specchio virtuale 35 comprendente transistori 36, 37 di tipo NMOS. In dettaglio, i transistori NMOS 36, 37 presentano terminali di pozzo collegati alla linea di alimentazione 23; terminali di porta collegati insieme e ad un nodo 38 su cui viene fornita una tensione VB3, e terminali di sorgente collegati al nodo 24 e, rispettivamente, al nodo 16. L'amplificatore operazionale, qui indicato 28", presenta ingresso non invertente collegato ancora al nodo 16, e ingresso invertente collegato al nodo 24. Per il resto, il circuito di lettura 2" di fig. 3 è uguale al circuito 2' di fig. 2.
Nel circuito di fig. 3, il transistore 36 ha terminali di porta e di pozzo posti a tensioni prefissate (pari rispettivamente a VB3 e Vdd) ed è percorso dalla corrente IR imposta dall'esterno tramite il generatore di corrente 25. In questa condizione, la sua tensione di sorgente (tensione presente sul nodo 24) risulta fissata. Inoltre, in condizione di equilibrio, la tensione sui nodi 16 e 24 è mantenuta uguale dall'amplificatore operazionale 28", per cui il transistore 37 presenta la stessa tensione di sorgente del transistore 36. In tal situazione, i transistori 36 e 37 si comportano come un circuito a specchio, analogamente ai circuiti a specchio 20 delle figg. 1 e 2, e determinano l'iniezione, verso la cella 10, di una corrente pari a IR. Essi definiscono quindi il circuito a specchio virtuale 35 sopra indicato.
Nel circuito di fig. 3, valgono le stesse considerazioni sopra riportate e la tensione di uscita V0 è pari alla tensione di soglia della cella 10 alla corrente di polarizzazione impostata. Anche il circuito di fig. 3 fornisce quindi una lettura diretta di tale tensione.
Nel circuito di fig. 3, l'amplificatore operazionaie 28" rappresenta lo stadio di guadagno dell'anello di retroazione. Il polo sul nodo 16 è ora a frequenze più elevate rispetto al circuito di fig. 2, dato che esso è pilotato da una trasconduttanza più elevata e il circuito risulta più veloce (tempo di lettura di circa 0,5 μs).
I vantaggi del circuito di lettura descritto risultano chiaramente dalla descrizione precedente, si sottolinea comunque il fatto che tutti i tre i circuiti forniscono una lettura diretta della tensione di soglia a corrente prefissata e non richiedono tensioni di polarizzazione negative. Inoltre, non sono necessari dispositivi di riferimento (celle o transistori) che possono introdurre condizioni di variabilità nel tempo. Il circuito descritto è quindi affidabile nel tempo.
Risulta infine chiaro che al circuito di lettura qui descritto ed illustrato possono essere apportate modifiche e varianti senza per questo uscire dall'ambito protettivo della presente invenzione, come definito nelle rivendicazioni allegate.

Claims (10)

  1. R I V E N D I C A Z I O N I 1. Circuito di lettura (2; 2'; 2") per memorie non volatili analogiche (1), in particolare flash-EEPROM, comprendente un anello di retroazione includente un amplificatore operazionale (28; 28'; 28") collegato fra un primo terminale ed un terminale di porta di una cella (10) da leggere, nonché un generatore di corrente (25) per l'alimentazione di una corrente costante prefissata (IR) in detta cella, caratterizzato dal fatto che detto primo terminale di detta cella (10) è collegato all'ingresso non invertente (16) di detto amplificatore operazionale (28; 28'; 28").
  2. 2. Circuito secondo la rivendicazione 1, caratterizzato dal fatto che detto primo terminale di detta cella (10) è un terminale di pozzo e dal fatto che il terminale di sorgente di detta cella è collegato a massa.
  3. 3. Circuito secondo la rivendicazione 1 o 2, caratterizzato dal fatto di comprendere un circuito a specchio di corrente (20; 35) collegato fra detto primo terminale di detta cella (10) e detto generatore di corrente (25).
  4. 4. Circuito secondo la rivendicazione 3, caratterizzato dal fatto che detto circuito a specchio di corrente (20) comprende un primo ed un secondo transistore PMOS (21, 22); detto primo transistore PMOS (21) essendo collegato a diodo ed avendo terminale di sorgente collegato ad una linea a potenziale di riferimento (23) e terminali di porta e pozzo collegati fra loro e a detto generatore di corrente (25); detto secondo transistore PMOS (22) avendo terminale di sorgente collegato a detta linea a potenziale di riferimento, terminale di porta collegato a detto terminale di porta di detto primo transistore PMOS (21) e terminale di pozzo collegato a detto primo terminale di detta cella (10).
  5. 5. Circuito secondo la rivendicazione 4, caratterizzato dal fatto che detto amplificatore operazionale (28) presenta ingresso invertente (29) polarizzato ad una prima tensione di polarizzazione (VB1) e uscita (18) collegata a detto terminale di porta di detta cella (10).
  6. 6. Circuito secondo la rivendicazione 4, caratterizzato dal fatto che detto amplificatore operazionale (28<1>) presenta ingresso invertente e uscita (18) collegati insieme e a detto terminale di porta di detta cella (10).
  7. 7. Circuito secondo la rivendicazione 6, caratterizzato dal fatto che detto amplificatore operazionale (28') è un source follower.
  8. 8. Circuito secondo la rivendicazione 3, caratterizzato dal fatto che detto circuito a specchio di corrente (35) comprende un primo ed un secondo transistore NMOS (36, 37) aventi terminali di pozzo collegati insieme e ad una linea a potenziale di riferimento (23), terminali di porta collegati insieme e polarizzati ad una seconda tensione di polarizzazione (VB3) e terminali di sorgente (16, 24) collegati a detto generatore di corrente (25) e, rispettivamente, a detto primo terminale di detta cella (10).
  9. 9. Circuito secondo la rivendicazione 8, caratterizzato dal fatto che detto amplificatore operazionale (28”) presenta terminale invertente collegato a detto terminale di pozzo di detto primo transistore NMOS (36) , ingresso non invertente collegato a detto terminale di pozzo di detto secondo transistore NMOS (37) e uscita (18) collegata a detto terminale di porta di detta cella (10).
  10. 10. Circuito di lettura per memorie non volatili analogiche, ih particolare flash-EEPROM,, sostanzialmente come descritto con riferimento alle figure annesse.
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