ITRM930155A1 - Metodo e circuiteria per l'uso di memorie aventi locazioni difettose e relativa apparecchiatura di produzione. - Google Patents

Description

DESCRIZIONE

a corredo di una domanda di brevetto per invenzione dal titolo:

"Metodo e circuiteria per l'uso di memorie aventi locazioni difettose e relativa apparecchiatura di produzione"

La presente invenzione si riferisce in l?nea generale ad un metodo e ad una circuiteria per rendere possibile l?uso di memorie parzialmente funzionanti, cio? aventi delle locazioni difettose, nonch? ad una apparecchiatura per la produzione in massa di moduli di memoria opportunamente mappati e per la utilizzazione su larga scala di tale soluzione circuitale.

Pi? in particolare, un primo aspetto dell 'invenzione concerne la individuazione di una metodologia per la utilizzazione di memorie dinamiche a semiconduttore affette da difetti di fabbricazione, in pratica aventi delle locazioni difettose e quindi non utilizzabili nelle applicazioni convenzionali.

Sotto un secondo aspetto, l'invenzione concerne una soluzione circuitale adatta alla esecuzione di una tale procedura e pertanto in grado di rilevare e correggere errori non rilevabili o non correggibili con le soluzioni della tecnica nota.

Sotto un terzo aspetto, l'invenzione concerne una apparecchiatura per la mappatura ossia per il collaudo pratico di singoli moduli di memoria e per la memorizzazione permanente della mappatura finale in una memoria OTP (One Time Programmable ) ai fini dell'impiego di tali moduli di memoria nella circuiteria e con la metodologia della presente invenzione.

Da semplici considerazioni statistiche che coinvolgono la difettosit? intrinseca del reticolo cristallino del silicio, la difettosit? indotta da particelle estranee sulle strutture geometriche interne dei circuiti integrati e la difettosit? indotta dalla fluttuazione dei parametri del procedimento di produzione su tali strutture interne dei circuiti integrati, si pu? desumere che la resa produttiva dei circuiti di memoria ? una funzione monotona decrescente della superficie di silicio utilizzata e, in ultima analisi, del numero di celle di memoria utilizzate sul singolo chip.

Una approfondita analisi dei guasti che fisicamente si vengono a produrre, comunque, mostra che i dispositivi di memoria da essi affetti hanno solo poche righe o poche colonne, oppure poche decine di locazioni non funzionanti. Inoltre, tali difetti possono essere evidenziati solo in condizioni estreme, seppure reali, di funzionamento, difficilmente simulabili senza particolari attrezzature d? collaudo. Tuttavia, nonostante questa "scarsa" incidenza di difettosit?, tali memorie non possono essere utilizzate in applicazioni quali banchi di memoria per comuni calcolatori .

Partendo dalla osservazione che, poich? le memorie in uso possono essere considerate come orientate su byte, non si pu? ricorrere alla soluzione immediata di mappare tutti i byte difettosi, in quanto tale operazione richiederebbe in pratica il coinvolgimento di pi? informazioni di quante se ne riuscirebbero poi a memorizzare, la presente invenzione parte dal concetto di base di sviluppare un array di memoria che possa funzionare a blocchi e quindi di recuperare blocchi di memoria, piuttosto che byte di memoria, con ci? rinunciando a sviluppare un array di memoria orientato su byte, in tutto e per tutto comparabile agli array di memoria che vengono utilizzati normalmente nei calcolatori attuali.

Sulla base di questo concetto, quindi, il primo passo per rendere utilizzabile tali dispositivi di memoria ? di organizzarli in banchi per formare una "parola" di informazioni elementare, come avviene nelle normali applicazioni, e quindi identificare tutte le locazioni di indirizzo omologo che non sono affette da difetti: ci? viene effettuato in particolari condizioni di temperatura e tensione di alimentazione, come si vedr?, e, poich? i risultati ottenuti generalmente non coincidono, si selezionano solo quelle locazioni che hanno superato la totalit? dei collaudi.

Il risultato di questa operazione, la quale ? definita come "mappatura", viene memorizzato in una memoria non volatile OTP associata al banco di memoria .

L? utilizzatore esterno, che deve recuperare i dati contenuti nei vari blocchi della memoria, acceder? ad essa utilizzando naturalmente degli indirizzi di memoria consecutivi (logici) e sfrutter? per ci? l?azione di detta memoria non volatile la quale provvede alla transcodificazione della mappa in essa memorizzata negli indirizzi (fisici) relativi al banco di memoria. In altre parole, l'accesso ai blocchi di memoria viene effettuato in due tempi successivi. In un primo momento la parte intelligente del sistema, ad esempio una unit? di elaborazione centrale (CPU), chiede di accedere ad un blocco individuato da un indirizzo (logico) sequenziale. Il sistema, a questo punto ha.il compito di associane a questo indirizzo logico l'indirizzo fisico di un blocco di memoria nell'array. Questa associazione o transcodificazione viene effettuata da detta memoria OTP non volatile. In pratica, l?utilizzatore riceve dall'esterno un indirizzo logico, accede alla memoria OTP a tale indirizzo, ne recupera il contenuto e lo utilizza per un accesso diretto e immediato al corrispondente blocco fisico dell'array di memoria.

Quanto sopra esposto realizza, per?, solo una parte del procedimento, in quanto:

- si ha ragione di ritenere che i chip di memoria originariamente difettosi possano degradare nel tempo pi? facilmente di quelli perfettamente funzionanti e quindi possano rendere difettose delle locazioni di memoria in un primo tempo identificate come esenti da errore,

- si potrebbero avere fastidiose fluttuazioni del numero di locazioni buone, il che causerebbe problemi produttivi, in guanto ? necessario che ogni banco di memoria abbia un numero minimo garantito di locazioni esenti da errori.

A rigore, come si ? gi? detto, si dovrebbero estrarre tutte le locazioni difettose, ma ci? imporrebbe un vincolo troppo stringente.

Per ovviare a questi problemi e creare un sistema che sia in grado di rimanere funzionale nonostante la presenza di una certa difettosit? e quindi per ampliare il numero di locazioni in cui sia possibile memorizzare informazioni, utilizzando anche zone caratterizzate da una limitata difettosit?, una seconda fase del metodo della presente invenzione prevede la applicazione di tecniche mirate alla applicazione per la correzione di errori (ECC).

Pi? particolarmente, la tecnica sviluppata ? basata sulla teoria dei codici polinomiali ciclici ed in particolare sul codice REED-SOLOMON con polinomio generatore

Il codice R-S ? stato adottato tra l'altro, perch? non ? orientato su byte, ma ? orientato su una stringa di caratteri e lo si pu? realizzare agendo sui parametri del codice con la ridondanza desiderata. Nel caso della presente invenzione si ? scelta una ridondanza del 12,5%.

Poich? il blocco che si ? ipotizzato ? un blocco da 512 byte (numero derivante dal fatto che corrisponde a quello di una periferica convenzionale) e poich? per realizzare su silicio questa funzione si incontrerebbero delle difficolt?, si propone di suddividere la stringa di 512 byte in tante sottostringhe e di passare a determinare i byte di correzione per ogni sottostringa.

Chiaramente questa soluzione non sfrutta in modo ottimale il codice R-S. Infatti, nel codice di tipo R-S, se si ha una stringa di 512 byte e 64 byte di controllo, si possono correggere fino a 32 byte, comunque essi siano disposti nella stringa. Invece, con la suddivisione proposta, che prevede sottostringhe di 32 byte pi? 4 byte di controllo, si possono rimpiazzare solo 2 byte su una stringa da 32 e solo in quella e non in altre. La potenza del codice risulta un p? ridotta, ma il compromesso si dimostra soddisfacente, se rapportata al numero di porte logiche che dovrebbe essere altrimenti implementato e a tutto l'apparato necessario.

Ulteriori particolarit? e vantaggi della presente invenzione appariranno evidenti dal seguito della descrizione con riferimento ai disegni allegati nei quali ? rappresentata a titolo illustrativo e non limitativo la preferita forma di realizzazione ed in cui :

la Figura 1 mostra uno schema a blocchi di un circuito per implementare il procedimento di uso di memorie parzialmente difettose secondo la presente invenzione ;

le Figure 2A e 2B mostrano rispettivamente in forma di blocco separato, con indicazione incorporata della matematica in esso implementata, e relativo sviluppo circuitale di un Codificatore utilizzabile per la esecuzione pratica della presente invenzione; la Figura 3 mostra uno schema a blocchi, con indicazione incorporata della matematica implementata nelle varie sezioni, di un Decodificatore (1) utilizzabile per la esecuzione pratica della presente invenzione;

le Figure 4A e 4B mostrano rispettivamente in forma di blocco separato, con indicazione incorporata della matematica in esso implementata, e relativo sviluppo circuitale del Decodificatore 2 facente parte del Decodificatore 1 della Figura 3;

la Figura 5 mostra uno schema a blocchi, con indicazione incorporata della matematica in essi implementata, del Decodificatore 3 facente parte del Decodificatore 1 della Figura 3;

le Figure 6A e 6B mostrano rispettivamente in forma di blocco separato, con indicazione incorporata della matematica in esso implementata, e relativo sviluppo circuitale del Decodificatore 4 facente parte del Decodificatore 3 della Figura 5;

le Figure 7A e 7B mostrano rispettivamente in forma di blocco separato, con indicazione incorporata della matematica in esso implementata, e relativo sviluppo circuitale di uno dei Decodificatori 5 facenti parte del Decodificatore 3 della Figura 5;

le Figure 8A e 8B mostrano rispettivamente in forma di blocco separato, con indicazione della matematica in esso implementata, e relativo sviluppo circuitale del Decodificatore 6 facente parte del Decodificatore 3 della Figura 5;

le Figure 9A e 9B mostrano rispettivamente in forma di blocco separato, con indicazione della matematica in esso implementata, e relativo sviluppo circuitale del Decodificatore 7 facente parte del Decodificatore 1 della Figura 3;

la Figura 10 mostra uno schema dell 'apparecchiatura atta alla mappatura di memorie parzialmente difettose, per l'impiego secondo la presente invenzione.

Facendo ora inizialmente riferimento alla Figura 1, si vede che il concetto di base della presente invenzione viene implementato mediante una disposizione di un array di memoria che nella forma di realizzazione rappresentata comprende una matrice di 3 x 4 memorie ARAM da 16 Mb che sono le memorie contenenti difettosit? impiegabili secondo la presente invenzione. A tali memorie ? associata una memoria non volatile OTP nella quale ? memorizzata la "mappatura" delle locazioni del banco di memoria. E' mostrato inoltre un circuito utilizzatore (ASIC) che deve accedere al banco di memoria utilizzando indirizzi di memoria consecutivi (logici) ad esso forniti da una parte intelligente del circuito, ad esempio una unit? centrale di elaborazione (CPU). Per tale accesso esso utilizzer? la memoria non volatile OTP che converte l'indirizzo logico richiesto dall'utilizzatore in un indirizzo fisico dell?array di memoria. In pratica, il circuito utilizzatore riceve dall'esterno un indirizzo logico e con esso accede alla memoria OTP che in cambio gli fornisce un indirizzo fisico che gli permette di accedere direttamente al banco di memoria.

Come ? stato gi? accennato, per utilizzare zone caratterizzate da una limitata difettosit?, facendo uso di tecniche mirate all 'applicazione per la correzione di errori, si ? sviluppata una tecnica basata sulla teoria dei codici polinomiali ciclici, in particolare sul codice Reed-Solomon con polinomio generatore

Si ? scelto per convenienza di dividere le stringhe elementari di informazione in gruppi di 32 caratteri (8 bit per carattere). Ad ogni gruppo il codice R-S aggiunge 4 caratteri per il controllo degli errori. In questo modo ? possibile correggere due caratteri errati nella stringa composta complessivamente di 36 caratteri. Durante la decodifica viene calcolato il blocco di sindrome composto da quattro caratteri e viene effettuato il test per la ricerca di uno o due errori.

In base alla tecnica di decodifica tradizionale ? possibile correggere sempre un errore, due errori solo se sono compresi in quattro caratteri successivi. Ci? permette di considerare come buone anche le stringhe di caratteri contenenti un errore, le quali, altrimenti, verrebbero eliminate in fase di mappatura.

Questa soluzione, comunque, non ? del tutto soddisfacente, in quanto le memorie dinamiche sono soggette al ben noto fenomeno del "soft error" dovuto all'incidenza delle particelle alfa che possono alterare il contenuto informativo di una cella di memoria. Se tale fenomeno interessa un carattere contenuto in un blocco in cui ? gi? presente un carattere errato, a causa di una cella difettosa, in totale dovremmo correggere due errori che potrebbero essere ubicati a distanza maggiore di tre.

Per ovviare a questo problema ? stata sviluppata una modifica da appartare alla tecnica di decodifica convenzionale aggiungendo dei circuiti di test (test pattern) che permettono di rivelare e correggere due errori ubicati in posizioni qualsiasi. La tecnica consiste nel traslare la stringa di 36 caratteri in modo tale da riportare un errore sempre nella prima posizione della stringa e nell 'aggiungere circuiti specializzati atti a rivelare un errore nella prima posizione pi? un errore in una delle posizioni di loro competenza, ed a correggere l'errore in prima posizione:

Alla base del funzionamento vi ? il fatto che il circuito di test individua una particolare struttura polinomiale, indicativa della presenza di un errore in un insieme di byte. Ogni circuito di test evidenzia la presenza di errori in 5 posizioni precise per cui sono necessari 9 circuiti di test per poter esaminare tutte le 36 posizioni.

Come si vede in Figura 3, in fase di decodifica, i 36 byte sono inviati ad un circuito decodificatore 1 il quale calcola la sindrome S(x) e la invia in parallelo ai circuiti di test di grado maggiore di zero (Decodificatore 3; Figure 3 e 5).

Ammettendo la presenza di due soli errori, comunque ubicati, uno solo di tali circuiti di test riuscir? a trovare gli errori ed a correggere quello che si trova in prima posizione.

A questo punto, i 36 byte affetti da un solo errore sono inviati ad un altro blocco, Decodificatore 7, per il calcolo della nuova sindrome. Su tale sindrome agisce ora il circuito di test di ordine zero che ? in grado di correggere errori ubicati a distanza minore od uguale a tre.

Infine, il blocco corretto verr? inviato all?esterno del circuito.

Nel caso in cui gli errori fossero in numero maggiore di due, il circuito si limita a segnalare all'esterno che non ? in grado di correggere gli errori verificatisi.

Per rendere ancora pi? efficiente la tecnica di correzione degli errori si ? pensato anche ad una opportuna disposizione in memoria dei byte relativi ai vari caratteri. In particolare, per poter sfruttare la capacit? che ha il codice di considerare un intero byte errato come un solo errore, si propone di disporre i vari byte in otto locazioni di memoria consecutive sulla stessa riga, facendo uso di un circuito di trasposizione. Tale circuito riceve in ingresso i bit di una singola parola a 16 bit che, per effetto del parallelismo dei chip di memoria, verrebbero disposti in locazioni omologhe ma non adiacenti e li traspone, facendo uso di una memorizzazione locale o bufferizzazione, in modo tale che essi possano essere ubicati in celle adiacenti della memoria, raggruppate sulla stessa riga. In questo modo, le difettosit? dei chip che coinvolgono diverse celle adiacenti sulla stessa riga di memoria possono influenzare un solo byte e dunque essere considerate come un solo errore.

La teoria matematica alla base della presente invenzione ? incentrata su un perfezionato algoritmo Reed-Solomon, di cui verr? data una descrizione.

Parametri R-s

Nota: Il codice R-S normale ? stato accorciato da una lunghezza di 255 byte a 36 byte applicando le "tecniche accorciate"

Tali tecniche implicano la moltiplicazione della stringa di dati n' per il polinomio

Viene usata una tecnica di codificazione sistematica per mantenere separati i coefficienti dei dati (posizioni 36-5) ed i coefficienti dei byte di controllo (posizioni 4-1).

Come gi? accennato, il codice di correzione degli errori ECC implementato ? orientato su byte a causa della natura specifica del problema (i banchi di memoria sono organizzati come parole di 16 bit ed i dati sono allocati nei chip di memoria in modo da ridurre ai minima l'impatto degli errori sui byte di dati) .

Descrizione del polinomio

(1) Il polinomio ? stato generato applicando la seguente formula:

in cui:

(2) La tecnica di codificazione sistematica mantiene inalterati i coefficienti dei byte di dati

DECODIFICAZIONE

Calcolo della sindrome

Non ? possibile usare direttamente la ben nota formula:

poich? essa ? valida soltanto per un codice (255, 251), per? ? possibile trasformare la v(x) originale per essere compatibile con il codice e si avranno b = 255-36 elementi uguali a zero e tutti gli altri (quelli non originali) non uguali a zero. Per far ci? si usa

in cui

La formula applicabile per s(x) ?

Bisogna risolvere un ulteriore problema per il fatto che il codice R-S abbreviato non ? in grado di rivelare e correggere t errori nel polinomio ricevuto, a meno che non sia verificata la seguente relazione:

che, nel nostro caso, ? 1,125. Ad ogni modo, se la distanza dei t errori ? inferiore od uguale a 2t, si verifica ancora la capacit? originaria del codice R-S e si pu? correggere un errore in ubicazione qualsiasi. Per questa ragione, viene usata una tecnica di ECC in due stadi:

- Un primo stadio ? in grado di rivelare e correggere un errore nell'ambito di predeterminate ubicazioni e risolve il problema relativo a due errori al difuori della copertura della sindrome (4 byte), - il secondo stadio ? in grado di correggere 1 o 2 errori all'interno dell'ambito di copertura della sindrome .

Primo stadio

in cui ? il polinomio dell?errore relativo ai byte di dati; il suo grado ? n-k e le posizioni 0, 1, 2, 3 hanno coefficienti uguali a zero, e

in cui ? il polinomio dell'errore relativo ai byte di controllo; il suo grado ? n-k-1.

Poich? si pu? rappresentare

allora:

considerando che nel caso in esame il grado di s(x) e di ec(x) ? inferiore a 3, allora

fornisce informazioni circa la posizione ed il valore dell?errore nella stringa di dati.

Calcolando una sindrome speciale relativa ad un possibile errore nella posizione n-k-1, si potrebbe correggere un errore nelle posizioni da 1+1 a n-k+1. Quindi, il problema pu? essere risolto segmentando V(x) in n/4 sottostringhe e calcolando n/4 sindromi relative ai surriferiti monomi.

Riepilogando e sintetizzando

_ 1 monomio posizioni di V(x)

Determinazione dei valori degli errori

Considerando

applicando l?ipotesi che sia affetto da un errore, con eps = 0 (nessun errore in i valori in diversi da zero sono i valori degli errori e tutti gli altri (3) sono uguali a zero- Qualora

dovesse essere affetto da errori, eps =/ 0.

I risultati di cui sopra possono essere estesi ai byte di dati mediante rotazione del polinomio V(x) di r posizioni e calcolando la relativa sindrome:

Per facilitare il calcolo del valore dell?errore e la determinazione della posizione dell?errore, si usa un polinomio modificato:

per sostituzione si pu? dimostrare che la condizione

= eps per 3 coefficienti e ePs Per l'ultimo viene trasformata in

che ? il coefficiente del polinomio dell?errore.

Questa tecnica ? in grado di correggere un errore in sottostringhe fisse di V{x), ma non ? in grado di rivelare e/o correggere un doppio errore, quindi viene implementato un ulteriore controlla che segnala allo stadio successivo di ruotare V(x) di due volte, se necessario.

Secondo stadio

Dopo aver filtrato gli errori con una distanza superiore a 4 byte, si pu? applicare una tecnica di decodificazione che intrappola l?errore, basata sul V(x) modificato:

e quindi si eseguono cicli di V?(x) per la correzione dell?errore del secondo stadio per una o due volte, a seconda del numero di errori che debbono essere corretti.

Implementazioni circuitali

Per calcolare si applica e si implementa la seguente formula ricorsiva

in cui ? il polinomio allo stadio

? il coefficiente n-r del polinomio.

Per quanto riguarda le soluzioni circuitali che implementano la matematica precedentemente esposta, si faccia ora particolare riferimento alle Figure. Nelle Figure 2A, 2B ? mostrato il codificatore e la matematica in esso implementata.

Circuitalmente esso comprende una rete a scala a cui vengono applicati segnali di ingresso d(x) e SEL. Il segnale d(x) viene applicato ad un circuito XOR.1 su 8 bit, inserito in un primo ramo traverso della scala, e ad un primo ingresso di un multiplatore di uscita MUX. Il segnale SEL viene applicato ad un primo circuito porta AND .1 inserito nel primo lato longitudinale della scala e che ha l'altro suo ingresso collegato a detto circuito XOR.1. Gli ulteriori tre rami traversi della scala contengono dei circuiti che sono dei moltiplicatori a 8 bit modulo g(x). Nei secondi rami longitudinali della scala sono inseriti dei circuiti Flip_Flop master-slave e nei relativi nodi tra i rami longitudinali ed i rami traversi sono inseriti un secondo, un terzo ed un quarto circuito

Il ramo di uscita longitudinale di detta scala ? collegato al secondo ingresso di detto multiplatore di uscita MUX.1.

Con riferimento alla Figura 3 si vede che il circuito decodificatore 1 ? anch?esso realizzato come circuito a scala che riceve il segnale di ingresso V(x) e include nei suoi primi rami longitudinali , in serie, i blocchi dei circuiti Decodificatore 2, Decodificatore 3 e Decodificatore 7. Nel ramo longitudinale parallelo ? inserito un primo blocco FIF0.1, comprendente appunto una memoria FIFO a 8 bit, che conferisce insieme con l'uscita di un primo blocco CORR di correzione proveniente dal blocco Decodificatore 3 su un primo nodo della scala incorporante un circuito XOR.5. L'uscita di quest'ultimo, V (x), viene applicata al blocco Decodificatore 7 e ad un secondo blocco di memoria FIFO. 2 la cui uscita confluisce con l'uscita di un secondo blocco di correzione CORR' , proveniente dall'uscita del blocco Decodificatore 7, su un secondo nodo della scala incorporante anche un circuito X0R.6, e cos? via.

Le Figure 4A e 4B illustrano rispettivamente la matematica e la implementazione circuitale del blocco Decodificatore 2 della Figura 3. Il circuito comprende quattro moltiplicatori a 8 bit:

che ricevono in parallelo il segnale rappresentativo di V(x) e sono collegati a quattro circuiti XOR, precisamente . A valle di ciascun circuito XOR ? inserito un flip-flop master-slave Si (4), S2(4), S3{4), S4(4) le cui uscite sono tutte applicate ad un circuito multiplatore di uscita MUX.2. L?uscita del flip-flop S4 ? collegata al circuito XOR.7 direttamente ed ai circuiti XOR. 8, attraverso i moltiplicatori a 8 bit rispettivamente. Le uscite di tutti i circuiti flip-flop sono combinate in multiplex attraverso un multiplatore MUX.2.

Con riferimento alla Figura 5 si vede che il blocco Decodificatore 3 della Figura 3, a sua volta, consiste di un primo blocco Decodificatore 4, alle cui uscite sono collegati una schiera di blocchi Decodificatori 5, nonch? di un blocco di Selezione e Correzione che riceve le uscite di VERR (valore dell?errore), TANA (segnalazione di esistenza dell?errore) e CORR (posizione dell'errore) dai blocchi Decodificatori 5 e le uscite VERR e TANA del blocco Decodificatore 6. L?uscita del blocco di Selezione e Correzione viene quindi applicata ad un circuito XOR.11 insieme con un segnale V(x) per fornire in uscita un segnale V'(x).

Il blocco Decodificatore 4, unitamente alla matematica in esso implementata, ? rappresentato nelle Figure 6A e 6B. Con riferimento alla Figura 6A, si vede che il blocco Decodificatore 4 comprende una schiera di quattro circuiti Flip-Flop a doppio stato master-slave FF.l, FF.2, FF.3, FF.4, intercalati con tre circuiti XOR.12, XOR.13 e XOR.14. L'uscita dell'ultimo circuito Flip-Flop, FF.4, ? collegata al primo circuito FF.1 direttamente e ai tre circuiti X0R.12, XOR.13 e XOR.14 attraverso rispettivi circuiti moltiplicatori a 8 bit, . Il segnale S(x) di ingresso viene applicato in parallelo a tutti i quattro circuiti Flip-Flop.

Il blocco Decodificatore 5, la cui matematica implementata ? riportata nella Figura 7A, ? illustrato circuitalmente nella Figura 7B, alla quale viene ora fatto riferimento. Al circuito si presentano quattro collegamenti di ingresso che raggiungono direttamente quattro circuiti XOR, del tipo gi? indicato, precisamente XOR.15, XOR.16, XOR.17 e XOR.18, nonch? quattro collegamenti di ingresso

che raggiungono detti circuiti XOK attraverso rispettivi circuiti moltiplicatori a 8 bit,

Le uscite dei quattro circuiti XOR.15, XOR.16, XOR.17 e XOR.18 sono rispettivamente collegate ad un ingresso di quattro circuiti porta NOR, cio? N0R.1, N0R.2, N0R.3, NOR.4 le cui uscite, a loro volta, sono collegate ad un ingresso di quattro circuiti porta AND, AND. 2, AND.3, AND.4 e AND.5 aventi le uscite combinate in OR nel circuito porta 0R.1.

Il blocco Decodificatore 6, che implementa la matematica di cui alla Figura 8A, ? costituito dal circuito rappresentato nella Figura 8B. Come si vede nella Figura 8B, il circuito comprende tre circuiti NOR, precisamente NOR.5, NOR.6 e N0R.7 a cui vengono applicati i seguanli L?uscita del circuito NOR.5 viene applicata ad un primo e ad un terzo circuito porta NAND, a due ingressi, designati NAND.l e NAND.3; l'uscita del circuito NOR.6 viene applicata a detto primo e ad un secondo circuito porta NAND, e cio? NAND.l e NAND.2: l'uscita del circuito NOR.7 viene applicata agli ingressi di detto secondo e di detto terzo circuito NAND, precisamente NAND.2 e NAND. 3. Le uscite di detti circuiti NAND.l, NAND.2 e NAND. 3 sono combinate in un circuito NAND a tre ingressi, NAND. 4. L'uscita del circuito NAND.4 forma il segnale TANA J che insieme con il segnale

sono applicati ai due ingressi del circuito porta AND.6 che fornisce in uscita il segnale VERR d.

Con riferimento alle Figure 9A e 9B si vede la matematica implementata e la esplicitazione circuitale schematica del Decodificatore 7 della Figura 3. Come si vede nella Figura 9B, il segnale V? (x) viene applicato in parallelo a quattro circuiti moltiplicatori a 8 bit collegati a quattro circuiti XOR, precisamente XOR.19, XOR.20, X0R.21 e XOR.22. A valle di ciascun circuito XOR ? inserito un flip-flop master-slave Sl(9), S2(9), S3(9), S4(9) le cui uscite sono applicate ad un blocco

che fornisce il segnale di uscita VERR L'uscita del quarto flip-flop 54(9) ? collegata attraverso il circuito XOR.23 al circuito XOR.19 e, attraverso tre circuiti moltiplicatori a 8 bit in parallelo agli altri tre circuiti XOR.20, XOR.21 e XOR. 22. Un ultimo circuito XOR, precisamente XOR.24 riceve il segnale VERR J ed il segnale S'(x) per fornire il segnale

Per quanto riguarda l'apparecchiatura atta alla produzione in massa di moduli di memoria opportunamente "mappati" e con riferimento alla Figura 10, si vede che tale apparecchiatura comprende un calcolatore ad esempio del tipo Personal Computer, con relativo programma, associato ad una unit? a disco rigido per la memorizzazione delle mappe provvisorie specifiche per ogni dispositivo.

Con uP ? indicata una scheda a microprocessore in grado di

- gestire le memorie (in lettura/scrittura) con tempo di ciclo di 50 nsec,

- programmare dei generatori di tensione esterni per simulare condizioni estreme di alimentazione dei modulini di memoria e dei livelli in tensione dei segnali in ingresso,

supervisionare l'apparecchiatura di riscaldamento della camera climatica, interrompendo momentaneamente la procedura di collaudo se la temperatura misurata nella camera climatica dovesse risultare al difuori dei limiti ammessi,

- registrare gli errori di lettura e comunicare le coordinate geometriche di tali errori all'unit? uP, con riferimento alla matrice di celle di memoria.

I vassoi elettronici sono alloggiati nelle dette camere climatiche e sono dei normali circuiti stampati che assicurano le connessioni elettriche tra la scheda uP e venti modulini di memoria. Tali circuiti stampati sono univocamente identificati attraverso un codice elettronico memorizzato nella memoria PROM.

Il procedimento di mappatura consiste nel collaudo dei singoli modulini montati sul vassoio elettronico, prima in alta temperatura, a 70?C, e poi a temperatura ambiente, intorno a 25?C, e nella generazione delle relative mappe di errore.

La identificazione elettronica del singolo vassoio permette di comporre le mappe in alta e bassa temperatura mantenendo la consistenza delle informazioni tra i diversi vassoi. Una volta generata la mappa finale, essa viene memorizzata, su comando del calcolatore e attraverso l?unit? uP, permanentemente nella memoria OTP presente su ogni singolo modulino di memoria.

In quel che precede ? stata descritta la preferita forma di realizzazione della presente invenzione, ma ? sottinteso che gli esperti nel ramo potranno apportare modifiche e varianti senza con ci? uscire dall.'ambito di protezione della presente privativa industriale.

Claims (23)

1. RIVENDICAZIONI 1. Sistema per l?uso di memorie dinamiche a semiconduttore aventi locazioni difettose, in cui tali memorie vengono inizialmente organizzate in banchi per formare una parola di informazione elementare e quindi vengono identificate tutte le locazioni omologhe di indirizzo che non sono affette da errori cos? da ottenere una mappatura, la quale viene memorizzata in una memoria non volatile (OTP) associata al banco di memoria, per dar luogo ad una tabella di transcodificazione; ed in cui l'utilizzatore esterno che deve recuperare i dati contenuti nei blocchi della memoria acceder? a detta memoria non volatile (OTP) utilizzando degli indirizzi di memoria consecutivi (logici) forniti ad esso da una sezione intelligente del sistema, e recuperer? da essa degli indirizzi transcodificati (fisici) che gli permetteranno di accedere direttamente ed immediatamente a detti blocchi di memoria.
2. 2. Sistema secondo la rivendicazione 1, in cui, per ampliare il numero delle locazioni in cui sia possiabile memorizzare informazioni, utilizzando anche zone affette da limitata difettosit?, si applicano tecniche mirate alla applicazione per la correzione dell?errore (ECC).
3. 3. Sistema secondo la rivendicazione 1, in cui detta mappatura viene effettuata in condizioni estreme di tensione di alimentazione dei moduli di memoria e dei livelli di tensione dei segnali di ingresso, nonch? in condizioni di alta temperatura (70?C) e di temperatura ambiente (25?C).
4. 4. Sistema secondo la rivendicazione 2, in cui la applicazione delle tecniche per la correzione dell'errore ? basata su un miglioramento delle prestazioni dell'algoritmo, Reed-Solomon con polinomio generatore:

   tramite una operazione di trasposizione delle informazioni e la implementazione di circuiti logici atti a rilevare e correggere errori con distanza superiore a quella della sindrome.
5. 5. Sistema secondo una qualsiasi delle rivendicazioni 1-4, in cui ? incluso un circuito codificatore in cui viene implementata la seguente matematica
6. 6. Sistema secondo la rivendicazione 5, in cui detto blocco Codificatore consiste di una rete a scala con quattro rami traversi e quattro rami longitudinali per ogni lato, comprendente un primo circuita XOR su otto bit (X0R.1) a cui viene applicato il segnale di ingresso (d(x)) applicato anche ad un primo ingresso di un circuito multiplatore di uscita (MUX.l?), il primo ramo longitudinale di un lato della scala contiene un circuito porta AND (AND.1) che riceve il segnale di selezione (SEL) e l'uscita di detto primo circuito XOR; i quattro rami traversi della scala contengono il primo detto circuito XOR (XOR.l) e gli altri tre dei circuiti moltiplicatori a 8 bit (a201, i rami longitudinali dell'altro lato della scala contengono circuiti flip-flop master-slave i vertici tra rami traversi e rami longitudinali del secondo lato della scala includono dei circuiti XOR (XOR.2, XOR.3, XOR.4); l'uscita del quarto circuito flip-flop (t4) ? collegata al secondo ingresso di detto circuito multiplatore (MUX.l). Figura 2B.
7. 7. Sistema secondo una qualsiasi delle rivendicazioni 1-4, in cui ? incluso un circuito Decodificatore (1) comprendente un primo blocco Decodificatore (2), un secondo blocco Decodificatore (3) ed un terzo blocco Decodificatore (7) collegati in cascata, un primo blocco di memoria (FIFO.l) in parallelo a detto primo blocco Decodificatore (2), un primo circuito XOR (X0R.5) che riceve l?uscita di detto primo blocco di memoria (FIFO.l), e l'uscita di detto secondo blocco Decodificatore (3) attraverso un primo blocco di Correzione; l'uscita di detto primo circuito XOR.5) essendo collegata a detto terzo blocco Decodificatore (7) e ad un secondo blocco di memoria (FIF0.2), collegato in uscita ad un secondo circuito XOR (XOR.6) che riceve un altro ingresso da detto terzo blocco Decodificatore (7) attraverso un secondo blocca di Correzione.
8. 8. Sistema secondo la rivendicazione 7, in cui detto primo blocco Decodificatore (2) implementa la seguente matematica
9. 9. Sistema secondo le rivendicazioni 7 e 8, in cui detto primo blocco Decodificatore (2) comprende quattro circuiti moltiplicatori a 8 bit
10. che ricevono in parallelo il segnale di ingresso (V(x)) e sono collegati a quattro circuiti XOR (XOR.7, XOR.8, XOR.9, XOR.10), a valle di ciascuno dei quali ? inserito un circuito flip-flop master-slave (Sl(4), S2(4), S3(4), S4(4), l'uscita dell?ultimo (S4(4)) dei quali ? collegata al primo circuito XOR (XOR.7) direttamente e agli aitri (XOR.8, XOR.9, XOR.10) attraverso moltiplicatori a 8 bit e le uscite di tutti i quattro circuiti flip-flop (Si(4), S2(4), S3(4), S4(4)) sono collegate ai quattro ingressi di un multiplatore (MUX.2). Figura 4B. 10. Sistema secondo la rivendicazione 7, in cui detto secondo blocco Decodificatore (3) implementa la seguente matematica:
11. 11. Sistema secondo le rivendicazioni 7 e 10, in cui detto secondo blocco Decodificatore (3) circuitalmente comprende un primo blocco Decodificatore (4) a cui sono collegati in parallelo una schiera di identici blocchi Decodificatori (5) nonch? un blocco Decodificatore (6), tutti confluenti ad un blocco di Selezione e Correzione la cui uscita insieme con un segnale V(x) viene collegata ad un circuito XOR (XOR.11) che fornisce il segnale di uscita V'(x). Figura 5.
12. 12. Sistema secondo la rivendicazione 11, in cui detto blocco Decodificatore (4) implementa la seguente matematica:

    Figura 6A. 13. Sistema secondo le rivendicazioni 11 e 12, in cui detto blocco Decodificatore (4) comprende una schiera di quattro circuiti flip-flop a doppio stato master-slave (FF.l, FF.2, FF.3, FF4) intercalati con tre circuiti XOR (X0R.12, X0R.13, XOR.14), in cui l?uscita dell?ultimo circuito flip-flop (FF.4) ? collegata al primo circuito flip-flop (FF.l) direttamente ed ai tre circuiti XOR (XOR.12, XOR.
13. 13, X0R14) attraverso rispettivi circuiti moltiplicatori a 8 bit il segnale di ingresso (S(x)) essendo applicato in parallelo a detti quattro circuiti flip-flop. Figura 6B.
14. 14. Sistema secondo la rivendicazione 11, in cui detti blocchi Decodificatori {5) implementano la seguente matematica:

    con segnali di ingresso

    e segnali di uscita Figura 7A. 15. Sistema secondo le rivendicazioni 11 e 14, in cui detti blocchi Decodificatori (5) comprendono circuitalmente quattro collegamenti di ingresso (S1, S2, S3, S4) che raggiungono quattro circuiti XOR (XOR.
15. 15, XOR.
16. 16, XOR.
17. 17, XOR.18) nonch? altri quattro collegamenti di ingresso

    che raggiungono detti circuiti XOK attraverso rispettivi circuiti moltiplicatori a 8 bit 2,-.3), in cui le uscite di detti quattro circuiti XOR sono rispettivamente collegate ad un ingresso di quattro circuiti porta NOR (NOR.l, NOR.2, N0R.3, NOR. 4) le cui uscite, a loro volta, sono collegate ad un ingresso di quattro circuiti porta AND (AND. 2, AND. 3, AND. 4, AND. 5) aventi le uscite combinate in un circuito porta OR (OR.l). Figura 7B. 16. Sistema secondo la rivendicazione 11, in cui detto blocco Decodificatore (6) implementa la seguente matematica Figura 8A. 17. Sistema secondo le rivendicazioni 11 e 16, in cui detto blocco Decodificatore (6) circuitalmente comprende un primo, un secondo ed un terzo circuito NOR (NOR.5, NOR.6, NOR.7), l?uscita del primo circuito NOR (NOR.5) ? collegata ad un primo (NAND.l) e ad un terzo (NAND.3) circuito NAND; l?uscita del secondo circuito NOR (N0R.6) ? collegata a detto primo (NAND.l) e ad un secondo (NAND.2) circuito NAND e l'uscita del terzo circuito NOR (NOR.7) ? collegata agli ingressi del secondo e del terzo (NAND.2, NAND.3) circuito NAND; le uscite di detti circuiti NAND essendo combinate in un quarto circuito NAND (NAND.4) a tre ingressi; e l'uscita di detto quarto circuito NAND forma il segnale TANA J che insieme con il segnale vengono applicati ai due ingressi di un circuito porta AND di uscita (AND.6). Figura 8B.
18. 18. Sistema secondo la rivendicazione 7, in cui detto blocco Decodificatore (7) implementa la seguente matematica;

    Figura 9A.
19. 19. Sistema secondo le rivendicazioni 7 e 18, in cui detto blocco Decodificatore (7) circuitalmente comprende, per la applicazione in parallelo del segnale di ingresso V?(x), quattro circuiti moltiplicatori a

    collegati a quattro circuiti XOR (XOR.19, XOR.
20. 20, XOR.
21. 21, XOR.22); a valle di ciascun circuito XOR ? inserito un circuito flip-flop master-slave

    le cui uscite sono collegate ad un blocco che fornisce il segnale di uscita VERR J; l'uscita del quarto flip-flop essendo collegata attraverso un circuito XOR (XOR.23) al circuito XOR (XOR.19) e, attraverso tre rispettivi circuiti moltiplicatori a 8 bit

    agli altri tre circuiti XOR (XOR.20, XOR.21, XOR.22); essendo previsto un ultimo circuito XOR (XOR.24) che riceve il segnale VERR J ed il segnale S'(x) per fornire il segnale c(x) = d(x) t(x). 20. Apparecchiatura per la produzione in massa di moduli di memoria mappati per l?impiego nel sistema secondo le rivendicazioni 1-19, comprendente un calcolatore elettronico con relativo programma e scheda a uP, associato ad una unit? a disco rigido per la memorizzazione delle mappe provvisorie specifiche per ogni dispositivo nonch? uno o pi? vassoi elettronici alloggiati in camere climatiche. 21. Apparecchiatura secondo la rivendicazione 20, in cui detti vassoi elettronici sono circuiti stampati alle connessioni elettriche tra la scheda uP ed i moduli di memoria da collaudare.
22. 22. Apparecchiatura secondo la rivendicazione 20, in cui detta camera climatica ? atta a stabilire un ambiente a temperatura compresa tra la temperatura ambiente (25?C) ed una temperatura elevata (circa 70?C) .
23. 23. Sistema ed apparecchiatura secondo una qualsiasi delle rivendicazioni 1-19 e, rispettivamente, 20-22 e sostanzialmente come rappresentati e descritti.