JPS585681A - 半導体メモリ試験装置 - Google Patents
半導体メモリ試験装置Info
- Publication number
- JPS585681A JPS585681A JP56102807A JP10280781A JPS585681A JP S585681 A JPS585681 A JP S585681A JP 56102807 A JP56102807 A JP 56102807A JP 10280781 A JP10280781 A JP 10280781A JP S585681 A JPS585681 A JP S585681A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- bits
- inferior
- test
- Prior art date
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- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、半導体メモリ試験装置に関するものである
。
。
従来この種の装置としてオ１図に示すものがあった。
図においてｆｉ＋ ＋２１は各々、Ｘ、Ｙアドレスセレ
クタ、１：ＩＩけフェイルメモリで、不良発生アドレス
に対応した部分に不良発生情報を記憶するものである。
クタ、１：ＩＩけフェイルメモリで、不良発生アドレス
に対応した部分に不良発生情報を記憶するものである。
１４１は蒔き込みデータ、読み出し時の比較データを発
生するデータジェネレータ、（５）はマルチアドレスコ
ントローラー、（６）はドライ／（とフンパレータの入
ったピンエレクトロニクス、（７１が被試験半導体メモ
リであり、Ｘ行、Ｙ列のマトリックスに配置された複数
ビットのメモリ素子を有する。
生するデータジェネレータ、（５）はマルチアドレスコ
ントローラー、（６）はドライ／（とフンパレータの入
ったピンエレクトロニクス、（７１が被試験半導体メモ
リであり、Ｘ行、Ｙ列のマトリックスに配置された複数
ビットのメモリ素子を有する。
次に動作について説明する。
被試験半導体メモ１月７）をテストするだめのテスト実
行アドレスＸ、ＹアドレスセレクタＩｌｌ Ｉりにより
決定され、そのアドレス情報がフェイルメモリ（３１、
ピンエレクトロニクス（８）に伝わる。アドレスマルチ
プレクスの素子はマルチアドレスコントロール（５）に
より同−信Ｊ＋線にＸ、Ｙのアドレス情報かのるが、ア
ドレスマルチプレクスでない素子はＸ、Ｙ独立にその情
報がピンエレクトロニクス（６）に伝わる。書き込みデ
ータ、読み出し時の比較データがデータジェネレータ（
４）により発生し、被試験半導体メモリ（７）の決定さ
れたアドレスのメモリ素子に一旦上記書自込みデータが
書込まれ、その後続出されたデータと上記比較データと
がピンエレクトロニクスｆ６にて比較されることにより
メモリ素子の不良の有無が判定される。不良があると、
そのアドレス情報はフェイルメモ１月３）に蓄えられる
。これを全ビットのメモリ素子について繰返す。
行アドレスＸ、ＹアドレスセレクタＩｌｌ Ｉりにより
決定され、そのアドレス情報がフェイルメモリ（３１、
ピンエレクトロニクス（８）に伝わる。アドレスマルチ
プレクスの素子はマルチアドレスコントロール（５）に
より同−信Ｊ＋線にＸ、Ｙのアドレス情報かのるが、ア
ドレスマルチプレクスでない素子はＸ、Ｙ独立にその情
報がピンエレクトロニクス（６）に伝わる。書き込みデ
ータ、読み出し時の比較データがデータジェネレータ（
４）により発生し、被試験半導体メモリ（７）の決定さ
れたアドレスのメモリ素子に一旦上記書自込みデータが
書込まれ、その後続出されたデータと上記比較データと
がピンエレクトロニクスｆ６にて比較されることにより
メモリ素子の不良の有無が判定される。不良があると、
そのアドレス情報はフェイルメモ１月３）に蓄えられる
。これを全ビットのメモリ素子について繰返す。
テトス終了時点にはフェイルメモリ（３）に不良ビット
のアドレス情報が蓄わ見られているので、フェイルメモ
リ（３）の内容を読み出し、各行、各列に存在する不良
ビットのアドレス及び数を認識することができる。
のアドレス情報が蓄わ見られているので、フェイルメモ
リ（３）の内容を読み出し、各行、各列に存在する不良
ビットのアドレス及び数を認識することができる。
従来のメモリ試験装置は以上のように構成されているの
で、テスト終了後各行各列の不良ビット数を認識しよう
とすれば、もし半導体メモリがＮビットなら最低Ｎ回、
フェイルメモリ（３１をアクセスしなければならず、各
行各列の不良ビット数の認識に時間を多く費やす欠点が
あった。
で、テスト終了後各行各列の不良ビット数を認識しよう
とすれば、もし半導体メモリがＮビットなら最低Ｎ回、
フェイルメモリ（３１をアクセスしなければならず、各
行各列の不良ビット数の認識に時間を多く費やす欠点が
あった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、各行各列独立に不良ビット数を記
憶する装置を備えた半導体メモリ試験装置を提供するこ
とを目的としている。
めになされたもので、各行各列独立に不良ビット数を記
憶する装置を備えた半導体メモリ試験装置を提供するこ
とを目的としている。
以下、この発明の一実施例について説明する。
オ８図において（８１は行９列独立に設けられ各行。
各列毎の不良ビット数を記憶する不良ビット数記憶回路
であり、（９１けその内容を＋１する演算器である。
であり、（９１けその内容を＋１する演算器である。
不良ビット数記憶回路（８）は高速メモリで構成され、
テストアドレスに応じて、テストアドレスを含む行もし
くは列毎の不良ビット数が常に出力され１、演算器（９
１により出力データが＋１され、それが入力データとな
づている。不良発生時、エラー信号が不良ビット記憶回
路（８１に対して書き込み信号となり、不良発生毎に不
良発生アドレスに応じた行及び列の不良ピット教記憶値
７３；＋１されていく、不良発生しない場合は、その前
の不良ビット数を保持している。
テストアドレスに応じて、テストアドレスを含む行もし
くは列毎の不良ビット数が常に出力され１、演算器（９
１により出力データが＋１され、それが入力データとな
づている。不良発生時、エラー信号が不良ビット記憶回
路（８１に対して書き込み信号となり、不良発生毎に不
良発生アドレスに応じた行及び列の不良ピット教記憶値
７３；＋１されていく、不良発生しない場合は、その前
の不良ビット数を保持している。
この発明の場合、被試験半導体メモ１月７）のメモリ素
子がＮビットであれば、不良ビット数記憶回路（８１を
行１列あわせてｓＶｆ回アクセスすることにより、各η
、各列の不良ビットのアドレス及び数を認識することが
できる。これはＮ−１０１メガビツトメモリ）の場合、
従来装置の１１５００にアクセス時間を短縮できること
を意味する。
子がＮビットであれば、不良ビット数記憶回路（８１を
行１列あわせてｓＶｆ回アクセスすることにより、各η
、各列の不良ビットのアドレス及び数を認識することが
できる。これはＮ−１０１メガビツトメモリ）の場合、
従来装置の１１５００にアクセス時間を短縮できること
を意味する。
上記実施例では＋１の演算器（９）を用いたが、これは
カクンターで構成しても同様の効果が得られる。
カクンターで構成しても同様の効果が得られる。
以上のようにこの肋によれば模能試験実行中に各行各列
独立に不良ビット数を記憶するように構成したので、テ
スト終了後不良ビット数を認識する時間を大巾に短縮す
ることができる。
独立に不良ビット数を記憶するように構成したので、テ
スト終了後不良ビット数を認識する時間を大巾に短縮す
ることができる。
オ１図は従来の半導体メモリ試験装置を示す構成図、オ
８図はこの発明の一笑施による半導体メモリ試験装置を
示す構成図である。 Ｉｌ＋ −−−メアドレスセレクタ、＋２１−−− Ｙ
アドレスセレクタ、＋３１−−−７エイルメモリ、＋４
１−−−データジェネレータ、（５）−ｍ−マルチアド
レスコントロール、ｒ６＋ −−−ピンエレクトロニク
ス、＋７１−−一半導体メモリ、＋８１−−一不良ビッ
ト数記憶回路、＋９１−−− ＋ １演算器。 なお図中、同一符号は同一部分を示す。 代理人 葛 野 信 − 第１図 第２弧
８図はこの発明の一笑施による半導体メモリ試験装置を
示す構成図である。 Ｉｌ＋ −−−メアドレスセレクタ、＋２１−−− Ｙ
アドレスセレクタ、＋３１−−−７エイルメモリ、＋４
１−−−データジェネレータ、（５）−ｍ−マルチアド
レスコントロール、ｒ６＋ −−−ピンエレクトロニク
ス、＋７１−−一半導体メモリ、＋８１−−一不良ビッ
ト数記憶回路、＋９１−−− ＋ １演算器。 なお図中、同一符号は同一部分を示す。 代理人 葛 野 信 − 第１図 第２弧
Claims (1)
- Ｘ行及びＹ列に配列された複数ビットのメモリ素子を有
する被試験半導体メモリ、上記メモリ素子のメアＦレス
を決定するメアドレスセレクタ、上記メモリ素子のＹア
ドレスを決定するＹアドレスセレクタ、上記メモリ素子
を試験するためのテストデータを発生するデータジェネ
レータ、上記各アドレスセレクタにより決定された所定
アドレスのメモリ素子を上記テストデータに基いて各ア
ドレスにつき順次試験し不良ビットを検知する検知手段
、この検知手段が不良ビットを検知する度に検知された
不良ビットの数を各行、各列毎に各々独立に計数し記憶
する記憶手段を備えた半導体メモリ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56102807A JPS585681A (ja) | 1981-06-30 | 1981-06-30 | 半導体メモリ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56102807A JPS585681A (ja) | 1981-06-30 | 1981-06-30 | 半導体メモリ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS585681A true JPS585681A (ja) | 1983-01-13 |
| JPH0326480B2 JPH0326480B2 (ja) | 1991-04-10 |
Family
ID=14337319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56102807A Granted JPS585681A (ja) | 1981-06-30 | 1981-06-30 | 半導体メモリ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS585681A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62201629A (ja) * | 1986-02-28 | 1987-09-05 | Kao Corp | 噴霧造粒方法 |
| JPS63127499A (ja) * | 1986-11-17 | 1988-05-31 | Yamada Denon Kk | メモリ素子検査装置 |
| JPS63185000A (ja) * | 1987-01-27 | 1988-07-30 | Hitachi Electronics Eng Co Ltd | メモリｉｃ検査装置 |
| JP2007335050A (ja) * | 2006-06-19 | 2007-12-27 | Yokogawa Electric Corp | 半導体メモリ試験装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5673354A (en) * | 1979-11-21 | 1981-06-18 | Advantest Corp | Testing device for ic |
-
1981
- 1981-06-30 JP JP56102807A patent/JPS585681A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5673354A (en) * | 1979-11-21 | 1981-06-18 | Advantest Corp | Testing device for ic |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62201629A (ja) * | 1986-02-28 | 1987-09-05 | Kao Corp | 噴霧造粒方法 |
| JPS63127499A (ja) * | 1986-11-17 | 1988-05-31 | Yamada Denon Kk | メモリ素子検査装置 |
| JPS63185000A (ja) * | 1987-01-27 | 1988-07-30 | Hitachi Electronics Eng Co Ltd | メモリｉｃ検査装置 |
| JP2007335050A (ja) * | 2006-06-19 | 2007-12-27 | Yokogawa Electric Corp | 半導体メモリ試験装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0326480B2 (ja) | 1991-04-10 |
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