ITTO20000936A1 - Memoria non volatile multilivello a ingombro ridotto e a basso consumo. - Google Patents
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Description
D E SC R IZ ION E
del brevetto per invenzione industriale
La presente invenzione si riferisce a una memoria non volatile multilivello a ingombro ridotto e a basso consumo .
Come è noto, la lettura di celle di memoria non volatile multilivello viene normalmente<' >effettuata per mezzo di amplificatori di sense di tipo analogico che forniscono in uscita tensioni analogiche sostanzialmente proporzionali alle tensioni di soglia di rispettive celle selezionate per la lettura. Tali tensioni di uscita vengono poi convertite in corrispondenti segnali di tipo numerico per mezzo di convertitori analogicodigitale.
Al fine di ridurre gli errori in fase di lettura, agli amplificatori di sense e ai convertitori analogico-digitale vengono normalmente fornite tensioni di alimentazione survoltate, maggiori della tensione di alimentazione fornita dall'esterno e generate da appositi circuiti survoltori (ad esempio pompe di carica). In questo modo, infatti, si può evitare di comprimere, mediante traslatori di tensione, la dinamica dei segnali rilevati (tensioni di cella) per adeguarla alla dinamica di ingresso di convertitori alimentati con la tensione di alimentazione esterna; di conseguenza, i livelli di tensione corrispondenti ai dati memorizzati nelle celle della memoria sono ben separati fra loro e la probabilità di un errore è bassa.
In particolare, i convertitori analogico-digitale comprendono almeno un comparatore, ad esempio del tipo descritto in "Design techniques for high speed, high resolution comparators", di B. Razavi, B. Wooley, IEEE Journal Solid State Circuits, Voi. 27, N. 2.
Tale comparatore è illustrato in figura 1 ed è indicato con il numero di riferimento 1. Il comparatore 1 presenta una coppia di terminali di ingresso la, lb collegati a uscite di un amplificatore di sense non mostrato ed un primo e un secondo terminale di uscita le, ld e comprende uno stadio di amplificazione 2 e uno stadio di rigenerazione 3. Lo stadio di amplificazione 2 è formato da un amplificatore operazionale di transconduttanza con topologia completamente differenziale e presenta un ingresso invertente ed un ingresso non invertente collegati, da un lato, ai terminali di ingresso la e lb, rispettivamente, del comparatore 1 attraverso rispettivi interruttori di ingresso 5 comandati in fase fra loro, e, dall'altro, a massa attraverso rispettivi primi interruttori di equalizzazione 6 comandati in fase fra loro ed in controfase rispetto agli interruttori di ingresso 5.
Lo stadio di rigenerazione 3 ("latching stage") comprende un amplificatore di rigenerazione 8 e una coppia di rami di retroazione 10.
L'amplificatore di rigenerazione 8, avente topologia completamente differenziale, presenta un ingresso invertente 8a ed un ingresso non invertente 8b; e un'uscita invertente ed un'uscita non invertente, collegate rispettivamente all'uscita non invertente ed all'uscita invertente dello stadio di amplificazione 2.
I rami di retroazione 10 comprendono, ciascuno, uno stadio di pilotaggio 11 non invertente e un condensatore di campionamento 12, collegati fra loro in serie, e sono rispettivamente disposti fra l'uscita invertente e l'ingresso invertente 8a e fra l'uscita non invertente e l'ingresso non invertente 8b dell'amplificatore di rigenerazione 8, in modo da definire anelli di retroazione positiva. Terminali di uscita degli stadi di pilotaggio 11 definiscono il primo e il secondo terminale di uscita le, ld del comparatore 1.
Lo stadio di rigenerazione 3 comprende inoltre una coppia di secondi interruttori di equalizzazione 14, collegati fra un rispettivo ingresso 8a, 8b dell'amplificatore di rigenerazione 8 e massa; una coppia di interruttori di rigenerazione 13, collegati ciascuno fra un rispettivo ingresso 8a, 8b dell'amplificatore di rigenerazione 8 e un rispettivo condensatore di campionamento 12; e una coppia di interruttori di campionamento 15, collegati ciascuno fra un rispettivo condensatore di campionamento 12 e massa. I secondi interruttori di equalizzazione 14 sono comandati in fase fra loro e in controfase rispetto agli interruttori di rigenerazione 13; gli interruttori di campionamento 15 sono comandati in chiusura contemporaneamente e in apertura in anticipo rispetto ai secondi interruttori di equalizzazione 14 .
Il comparatore 1 comprende inoltre un'unica linea di alimentazione 18 alla quale sono collegati rispettivi terminali di alimentazione dello stadio di amplificazione 2, dell'amplificatore di rigenerazione 8 e degli stadi di pilotaggio 11.
Dato che lo stadio di amplificazione 2 deve disporre di una dinamica di ingresso più ampia di quella permessa dalle tensioni di alimentazione normalmente presenti nelle memorie non volatili, sulla linea di alimentazione 18 deve necessariamente essere presente una tensione survoltata VP maggiore della tensione di alimentazione .
Nei comparatori noti, quindi, anche l'amplificatore di rigenerazione 8 e gli stadi di pilotaggio 11 ricevono la stessa tensione survoltata VP fornita allo stadio di amplificazione 2 e tutte le correnti assorbite dal comparatore 1 durante il funzionamento devono essere fornite attraverso la linea di alimentazione 18.
Ciò rappresenta un notevole inconveniente, in quanto, come accennato in precedenza, la tensione survoltata VP deve essere generata per mezzo di appositi circuiti a pompa di carica (qui non mostrati), che, come è noto, sono in grado di fornire correnti di valore non eccessivamente elevato. Di conseguenza, occorre realizzare<' >più pompe di carica operanti in parallelo, in modo che le rispettive correnti possano essere sommate per rendere disponibile la corrente complessivamente richiesta dai comparatori 1 presenti nei convertitori analogico-digitale della memoria non volatile. La realizzazione delle pompe di carica comporta però un considerevole ingombro di area, particolarmente svantaggioso. Inoltre, l'impiego della tensione survoltata VP per tutti i componenti del comparatore 1 determina una elevato assorbimento di potenza.
Scopo della presente invenzione è realizzare una memoria non volatile multilivello che sia priva degli inconvenienti descritti.
Secondo la presente invenzione viene realizzata una memoria non volatile multilivello di ingombro ridotto e a basso consumo come definita nella rivendicazione 1.
Per una migliore comprensione dell'invenzione, ne viene ora descritta una forma di realizzazione, a puro titolo di esempio non limitativo e con riferimento ai disegni allegati, nei quali:
- la figura 1 mostra uno schema a blocchi di un comparatore di tipo noto;
- la figura 2 è uno schema a blocchi di una memoria non volatile multilivello secondo la presente invenzione ;
- la figura 3 è uno schema circuitale semplificato di un blocco di figura 2; e
- la figura 4 è uno schema circuitale più dettagliato del blocco di figura 3.
Con riferimento alla figura 2, una memoria non volatile multilivello 20 secondo la presente invenzione, ad esempio una memoria flash a otto livelli, comprende una matrice di memoria 21 formata da una pluralità di celle di memoria 22 disposte su righe e colonne; decodificatori di riga 23 e di colonna 24, entrambi di tipo noto; un circuito di lettura 25; e un circuito survoltore, ad esempio una pompa di carica 26.
La memoria 20 comprende inoltre una linea di alimentazione 28, collegata a un piedino di alimentazione 29 della memoria 20 stessa e ricevente, in modo di per sé noto, una tensione di alimentazione VDD, pari, ad esempio a 3 V.
La pompa di carica 26 è collegata in ingresso alla linea di alimentazione 28, da cui riceve la tensione di alimentazione VDD, e in uscita a una linea survoltata 30, sulla quale fornisce una tensione survoltata VP, ad esempio pari a 10 V, ed alla quale sono collegati i decodificatori di riga 23 e di colonna 24 ed il circuito di lettura 25.
Il circuito di lettura 25 comprende almeno un amplificatore di lettura 31 e un convertitore analogicodigitale 33.
L’amplificatore di lettura 31, di tipo analogico, presenta un ingresso selettivamente collegabile, mediante il decodificatore di colonna 24 e in modo di per sé noto, ad una cella di memoria 22 da leggere, ed un'uscita collegata al convertitore analogico-digitale 33 e sulla quale fornisce una tensione di cella Vc sostanzialmente proporzionale alla tensione di soglia della cella di memoria 22 da leggere.
Il convertitore analogico-digitale 33, preferibilmente di tipo flash, comprende N-l comparatori 35, dove N è il numero di livelli della memoria 20 (otto, nella forma di realizzazione illustrata). I comparatori 35 presentano rispettivi primi ingressi 35a collegati con l'uscita dell’amplificatore di lettura 31, in modo da ricevere la tensione di cella Vc; rispettivi secondi ingressi 35b collegati a rispettivi generatori di tensione di riferimento 38 fornenti ciascuno una tensione di riferimento VR1, VR2, VRN-1 rappresentativa di un rispettivo valore logico; e rispettive uscite collegate a rispettivi ingressi 36a di una rete logica 36, di tipo noto e non mostrata in dettaglio.
Inoltre, la rete logica 36 presenta n di terminali di uscita 36b, con n=log2 N, fornenti un segnale logico D a n bit rappresentativo di un dato memorizzato nella cella di memoria 22 da leggere.
Secondo l'invenzione, ciascuno dei comparatori 35 è inoltre collegato sia con la linea di alimentazione 28, sia con la linea survoltata 30, in modo da ricevere la tensione di alimentazione VDD e la tensione survoltata VP.
Con riferimento alla figura 3, è mostrato più in dettaglio uno dei comparatori 35, in particolare quello ricevente al proprio secondo ingresso 35b la tensione di riferimento VR1.
Il comparatore 35 comprende uno stadio di amplificazione 40 e uno stadio di rigenerazione 41. Lo stadio di amplificazione 40 comprende un amplificatore operazionale 100 di transconduttanza, con topologia completamente differenziale, e presenta un primo e un secondo ingresso 40a, 40b alternativamente collegabili al primo e, rispettivamente, al secondo ingresso 35a, 35b del comparatore 35, mediante rispettivi interruttori di ingresso 42, e alla linea di alimentazione 28, mediante rispettivi primi interruttori di equalizzazione 43. Una prima e una seconda uscita dello stadio di amplificazione 40 sono collegate rispettivamente a un primo e a un secondo nodo 44a, 44b. Inoltre, lo stadio di amplificazione 40 presenta un primo terminale di alimentazione, collegato alla linea survoltata 30, in modo da ricevere la tensione survoltata VP, e un secondo terminale di alimentazione, collegato a massa.
Lo stadio di rigenerazione 41 ("latching stage") comprende un amplificatore di rigenerazione 45, avente topologia completamente differenziale, e una coppia di rami di retroazione 47.
L'amplificatore di rigenerazione 45 presenta un primo e un secondo ingresso 45a, 45b, fra i quali è presente una tensione di rigenerazione VL; e una prima e una seconda uscita dell'amplificatore di rigenerazione 45 collegate al primo e, rispettivamente, al secondo nodo 44a, 44b.
Inoltre, l'amplificatore di rigenerazione 45 comprende un primo terminale di alimentazione, collegato alla linea di alimentazione, per ricevere la tensione di alimentazione VDD, e un secondo terminale di alimentazione, collegato a massa.
I rami di retroazione 47 sono disposti fra il primo nodo 44a e il primo ingresso 45a dell'amplificatore di rigenerazione 45 e, rispettivamente, fra il secondo nodo 44b e il secondo ingresso 45b dell'amplificatore di rigenerazione 45; in questo modo, i rami di retroazione formano, con l'amplificatore di rigenerazione 45, rispettivi anelli di retroazione positiva. Inoltre, ogni ramo di retroazione 47 comprende uno stadio di pilotaggio 48 non invertente e un condensatore di campionamento 50, disposti fra loro in serie. In particolare, gli stadi di pilotaggio 48 presentano ingressi collegati al primo e, rispettivamente, al secondo nodo 44a, 44b, e uscite definenti una prima e, rispettivamente, una seconda uscita 35c, 35d del comparatore 35, fra le quali è presente una tensione di uscita V0; i condensatori di campionamento 50 presentano primi terminali collegati a rispettive uscite degli stadi di pilotaggio 48 e secondi terminali collegati al primo e, rispettivamente al secondo ingresso 45a, 45b dell'amplificatore di rigenerazione 45.
Gli stadi di pilotaggio 48 comprendono rispettivi primi terminali di alimentazione, collegati alla linea di alimentazione 28, per ricevere la tensione di alimentazione VDD, e rispettivi secondi terminali di alimentazione collegati a massa.
Lo stadio di rigenerazione 41 comprende, inoltre, un secondo interruttore di equalizzazione 51, collegato fra gli ingressi 45a, 45b dell'amplificatore di rigenerazione 45; e una coppia di interruttori di campionamento 52, aventi primi terminali collegati al primo e, rispettivamente, al secondo ingresso 45a, 45b dell'amplificatore di rigenerazione 45 e secondi terminali collegati a uh generatore di tensione-di equalizzazione 53, fornente una tensione di equalizzazione Va.
Il comparatore 35 comprende, infine, una coppia di elementi resistivi di carico 54, 55, collegati fra il primo nodo 44a e massa e, rispettivamente, fra il secondo nodo 44b e massa.
Il funzionamento del comparatore 35 è il seguente. In una prima fase, o fase di campionamento, gli interruttori di ingresso 42, il secondo interruttore di equalizzazione 51 e gli interruttori di campionamento 52 vengono comandati in chiusura, mentre i primi interruttori di equalizzazione 43 sono aperti. In questo modo, fra il primo e il secondo ingresso dello stadio di amplificazione 40 è presente la tensione di ingresso VIN, e gli ingressi 45a, 45b dell'amplificatore di rigenerazione 45 sono collegati al generatore di tensione di equalizzazione 53 e, inoltre, direttamente fra loro. In questa fase, i condensatori di campionamento 50 si caricano a rispettive tensioni campionate VM1, VM2, i cui valori dipendono in parte dall'azione dello stadio di amplificazione 40, che amplifica la tensione di ingresso VIN per un prefissato valore di guadagno, e in parte da tensioni di offset dello stadio di amplificazione 40 stesso, dell'amplificatore di rigenerazione 45 e degli stadi di pilotaggio 48.
In-una seconda fase, o fase di rigenerazione, gli interruttori di ingresso 42, il secondo interruttore di equalizzazione 51 e gli interruttori di campionamento 52 vengono aperti, mentre i primi interruttori di equalizzazione- 43 sono comandati in chiusura. Gli ingressi 40a, 40b dello stadio di amplificazione 40 vengono pertanto collegati alla linea di alimentazione 28, in modo che siano equalizzati alla stessa tensione costante (pari alla tensione di alimentazione VDD), mentre gli ingressi 45a, 45b dell'amplificatore di rigenerazione 45 vengono scollegati dal.generatore di tensione di equalizzazione 53. I condensatori di campionamento 50 vengono così posti in alta impedenza e, per tutta la durata della fase di rigenerazione, si mantengono caricati alle rispettive tensioni campionate VM1, VM2 raggiunte nella fase di campionamento, comportandosi, in pratica, come elementi di memoria.
All'inizio della fase di rigenerazione, fra gli ingressi 45a, 45b dell'amplificatore di rigenerazione 45 è presente una tensione pari alla tensione di ingresso VIN, moltiplicata per il guadagno dello stadio di amplificazione 40. Infatti, i primi terminali dei condensatori di campionamento 50, collegati alle uscite dei rispettivi stadi di pilotaggio 48, si trovano a un valore di tensione determinato dal solo contributo delle tensioni di offset dello stadio di amplificazione 40, dell'amplificatore di rigenerazione 45 e degli stadi di pilotaggio 48. Tale contributo compensa il corrispondente contributo delle tensioni di offset presente nelle tensioni campionate VM1, VM2 memorizzate dai condensatori di campionamento 50. Di conseguenza, la tensione di rigenerazione VR presente fra i secondi terminali dei condensatori di campionamento 50 (collegati al primo e, rispettivamente, al secondo ingresso 45a, 45b dell'amplificatore di rigenerazione 45), è determinata unicamente dalla tensione di ingresso VIN, moltiplicata per il guadagno dello stadio di amplificazione 40.
Successivamente, grazie alla presenza degli anelli di retroazione positiva formati dall'amplificatore di rigenerazione 45 e dai rami di retroazione 47, la tensione di rigenerazione VR e la tensione di uscita V0 vengono amplificate (rigenerate), in modo di per sé noto .
Al termine della fase di rigenerazione, le tensioni di rigenerazione VL e di uscita V0 sono equiverse alla tensione di ingresso VIN; in particolare, la tensione di uscita V0 è positiva, quando la tensione di cella Vc è maggiore della tensione di riferimento VR1, VR2, ..., VRN_ i fornita al secondo ingresso 35b del comparatore 35 (VR1, nel caso mostrato in figura 3), e negativa, in caso contrario.
In pratica, nella fase di campionamento la tensione di ingresso viene rilevata, amplificata e memorizzata dai condensatori di campionamento, insieme a un contributo dovuto alle tensioni di offset; contemporaneamente, gli ingressi 45a, 45b dell'amplificatore di rigenerazione 45 vengono equalizzati. Nella fase di rigenerazione, invece, il contributo delle tensioni di offset viene compensato e il contributo rimanente, dovuto alla tensione di ingresso VIN, viene rigenerato. Inoltre, gli ingressi 40a, 40b dello stadio di amplificazione 40 vengono equalizzati.
Nella figura 4 è mostrato uno schema circuitale più dettagliato del comparatore 35.
Secondo quanto illustrato in tale figura, lo stadio di amplificazione 40 comprende un primo e un secondo transistore di amplificazione 60, 61, di tipo PMOS, aventi terminali di sorgente collegati fra loro, terminali .di pozzo collegati al primo e, rispettivamente, al secondo nodo 44a, 44b e terminali di porta rispettivamente formanti gli ingressi 40a, 40b. dello stadio di amplificazione 40. Un primo generatore di corrente di polarizzazione 62 è collegato fra la linea survoltata 30 e i terminali di sorgente dei transistori di amplificazione 60, 61. Di conseguenza, lo stadio di amplificazione 40 è alimentato alla tensione survoltata VP.
Gli elementi resistivi di carico 54, 55 sono formati preferibilmente da rispettivi transistori di tipo NMOS, aventi terminali di sorgente collegati a massa e terminali di pozzo e -di porta direttamente collegati al primo e, rispettivamente, al secondo nodo 44a, 44b.
L'amplificatore di rigenerazione 45 comprende un primo e un secondo transistore di rigenerazione 63, 64, aventi terminali di porta formanti il primo e, rispettivamente, il secondo ingresso 45a, 45b, terminali di sorgente collegati fra loro e terminali di pozzo collegati al secondo e, rispettivamente, al primo nodo 44b, 44a. Un secondo generatore di corrente di polarizzazione 65 è collegato fra la linea alimentazione standard 28 e i terminali di sorgente dei transistori di rigenerazione 63, 64. Di conseguenza, lo stadio di rigenerazione 45 è alimentato alla tensione di alimentazione VDD ·
I rami di retroazione 47 sono disposti fra il primo nodo 44a e il primo ingresso 45a dell’amplificatore di rigenerazione 45 e, rispettivamente, fra il secondo nodo 44b e il secondo ingresso 45b dell'amplificatore di rigenerazione 45; in questo modo, i rami di retroazione 47 formano, con l'amplificatore di rigenerazione 45, rispettivi anelli di retroazione positiva, come già accennato in precedenza.
Gli stadi di pilotaggio 48 comprendono rispettivi transistori di pilotaggio 67, di tipo NMOS, e rispettivi terzi generatori di corrente di polarizzazione 68. In dettaglio, i transistori di pilotaggio 67 presentano terminale di pozzo collegato alla linea di alimentazione 28, terminali di sorgente collegati ai rispettivi terzi generatori di corrente 68 e terminali di porta collegati rispettivamente al primo e al secondo nodo 44a, 44b. Anche gli stadi di pilotaggio 48 sono dunque alimentati alla tensione di alimentazione VDD.
Preferibilmente, il comparatore 35 comprende una coppia di condensatori di filtro 69, 70, aventi primi terminali collegati al primo e, rispettivamente, al secondo ingresso 45a, 45b dell'amplificatore di rigenerazione 45 e secondi terminali collegati a massa.
Gli interruttori di ingresso 42, il secondo interruttore di equalizzazione 51 e gli interruttori di campionamento 52 sono formati da rispettivi interruttori CMOS "transfer gate", riceventi un segnale dì temporizzazione F in forma diretta, a rispettivi primi terminali di comando, e in forma negata (indicata in figura 4 con il simbolo FN), a rispettivi secondi terminali di comando .
I primi interruttori di equalizzazione 43 sono invece preferibilmente formati da rispettivi transistori di tipo PMOS aventi terminali di sorgente collegati alla linea di alimentazione 28, terminali di porta collegati al primo e, rispettivamente, al secondo 40a, 40b dello stadio di amplificazione 40, e riceventi ai propri terminali di porta il segnale di temporizzazione F.
II segnale di temporizzazione F presenta un primo livello logico, in presenza del quale gli interruttori di ingresso 42, il secondo interruttore di equalizzazione 51 e gli interruttori di campionamento 52 sono comandati in chiusura, mentre i primi interruttori di campionamento 43 sono comandati in apertura; e un secondo livello logico, in presenza del quale gli interruttori di ingresso 42, il secondo interruttore di equalizzazione 51 e gli interruttori di campionamento 52 sono comandati in apertura, mentre i primi interruttori di campionamento 43 sono comandati in chiusura.
I vantaggi offerti dall'invenzione risultano chiaramente da quanto sopra esposto.
In particolare, l'impiego di due linee di alimentazione distinte nel comparatore 35 permette di fornire la tensione survoltata VP soltanto allo stadio di amplificazione 40, che deve disporre di una ampia dinamica di ingresso, mentre l'amplificatore di rigenerazione 45 e gli stadi di pilotaggio 48 ricevono vantaggiosamente la tensione di alimentazione VDD· In questo modo, la corrente che deve essere fornita dalle pompe di carica risulta notevolmente ridotta rispetto a quanto richiesto dai comparatori tradizionali del tipo mostrato nella figura 1. Occorre quindi realizzare un minor numero di pompe di carica e si ottiene un considerevole risparmio di area occupata, oltre a una diminuzione dei consumi .
Un altro vantaggio è dato dal fatto che, rispetto ai comparatori noti, il comparatore 35 comprende, nello stadio di rigenerazione 40, un minor numero di interruttori. Ciò permette di conseguire, da una parte, un ulteriore riduzione di area e, dall'altro, una diminuzione dei disturbi dovuti al cosiddetto fenomeno del "clock feed through", che si verifica in fase di spegnimento degli interruttori. Come è noto al tecnico del ramo, tale fenomeno è causato dal fatto che le cariche formanti il canale di un transistore MOS vengono asportate quando il transistore viene interdetto. Chiaramente, il fenomeno incide in misura tanto maggiore, quanto più è elevato il numero dei transistori che vengono spenti contemporaneamente.
Il comparatore 35 è inoltre rapido e permette di ottenere tempi di conversione estremamente ridotti. Infatti, dato che la compensazione dei contributi dovuti agli offset può essere effettuata contestualmente all'equalizzazione dello stadio di amplificazione, sono necessarie due sole fasi operative per completare il campionamento della tensione di ingresso VIN.
Risulta infine evidente che al dispositivo descritto possono essere apportate modifiche e varianti, senza uscire dall'ambito della presente invenzione.
In particolare, lo stadio di rigenerazione può comprendere interruttori di rigenerazione, interruttori di campionamento e secondi interruttori di equalizzazione come descritti con riferimento alla figura 1.In questo caso, gli interruttori di campionamento e i secondi interruttori di equalizzazione vengono comandati in fase con gli interruttori di ingresso e gli interruttori di rigenerazione vengono comandati in fase con i primi interruttori di equalizzazione.
R IV E N D IC A Z I O N I
1. Memoria non volatile multilivello, comprendente:
una linea di alimentazione (28), posta a una tensione di alimentazione (VDD) ;
mezzi survoltori (26) aventi un ingresso collegato a detta linea di alimentazione (28) ed una uscita fornente una tensione survoltata (VP) maggiore di detta tensione di alimentazione (VDD);
una linea survoltata (30), collegata a detta uscita di detti mezzi survoltori (26); e
un circuito di lettura (25) includente mezzi comparatori (35) presentanti un primo e un secondo ingresso (35a, 35b) ed una prima e una seconda uscita (35c, 35d) e comprendenti almeno uno stadio di amplificazione (40) e uno stadio di rigenerazione (41);
caratterizzata dal fatto che detto stadio di amplificazione (40) presenta un terminale di alimentazione collegato a detta linea survoltata (30) e detto stadio di rigenerazione (41) presenta un terminale di alimentazione collegato a detta linea di alimentazione (28) .
2. Memoria secondo la rivendicazione 1, caratterizzata dal fatto che detto stadio di amplificazione (40) comprende mezzi amplificatori (100) aventi topolo
Claims (1)
- già totalmente differenziale, presentanti un terminale di alimentazione collegato a detta linea survoltata (30). 3. Memoria secondo la rivendicazione 2, caratterizzata dal fatto che detto stadio di amplificazione (40) comprende un primo e un secondo ingresso (40a, 40b) , selettivamente collegabili a detto primo e, rispettivamente, a detto secondo ingresso (35a, 35b) di detti mezzi comparatori (35), mediante mezzi interruttori di ingresso (42), e a una linea a potenziale costante (28), mediante primi mezzi interruttori di equalizzazione (43). 4. Memoria secondo la rivendicazione 3, caratterizzata dal fatto che detta linea a potenziale costante è detta linea di alimentazione (28). 5. Memoria secondo una qualsiasi delle rivendicazioni da -1 a 4, caratterizzata dal fatto che detto stadio dì rigenerazione (41) comprende mezzi amplificatori di rigenerazione (45), aventi topologia totalmente differenziale, detti mezzi amplificatori di rigenerazione (45) presentando un terminale di alimentazione collegato a detta linea di alimentazione (28) e un primo e un secondo ingresso (45a, 45b), collegati a dette prima e, rispettivamente, seconda uscita (35c, 35d) di detti mezzi comparatori (35). 6. Memoria secondo la rivendicazione 5, caratterizzata dal fatto che detto stadio di rigenerazione (41) comprende mezzi di retroazione positiva (45, 47, 48, 50) includenti mezzi di pilotaggio (48), aventi rispettivi terminali di alimentazione collegati a detta linea di alimentazione (28), e mezzi di campionamento (50). 7. Memoria secondo la rivendicazione 5 o 6, caratterizzata dal fatto che detto stadio di rigenerazione (41) comprende: secondi mezzi interruttori di equalizzazione (51) collegati fra detti primo e secondo ingresso (45a, 45b) di detti mezzi amplificatori-di rigenerazione (45); e mezzi interruttori di campionamento (52), aventi primi terminali collegati a detto primo e, rispettivamente, a detto secondo ingresso (45a, 45b) di detti mezzi amplificatori di rigenerazione (45) e secondi terminali collegati a mezzi generatori di tensione di equalizzazione (53). 8. Memoria secondo la rivendicazione 7, caratterizzata dal fatto che detto stadio di rigenerazione (41) comprende mezzi di filtraggio (69, 70), aventi primi terminali collegati a detto primo e, rispettivamente, a detto secondo ingresso (45a, 45b) di detti mezzi amplificatori di rigenerazione (45) e secondi terminali collegati a una linea a potenziale di riferimento (massa). 9. Comparatore con compensazione di offset, comprendente uno stadio di amplificazione (40), includente mezzi amplificatori (100) con topologia totalmente differenziale, e uno stadio di rigenerazione (41); detto stadio di rigenerazione (41) comprendendo mezzi amplificatori di rigenerazione (45), aventi topologia totalmente differenziale, e mezzi di retroazione positiva (45, 47, 48, 50) includenti mezzi di pilotaggio (48) e mezzi di campionamento (50); caratterizzato dal fatto di comprendere una linea di alimentazione (28) posta ad una tensione di alimentazione (VDD) , e una linea survoltata (30) posta ad una tensione survoltata (VP) maggiore di detta tensione di alimentazione (VDD) ; detto stadio di amplificazione (40) presentando un terminale di alimentazione collegato a detta linea survoltata (30); detti mezzi amplificatori di rigenerazione (45) e detti mezzi di pilotaggio (48) presentando rispettivi terminali di alimentazione collegati a detta linea di alimentazione (28). 10. In una memoria non volatile multilivello, comprendente : una linea di alimentazione (28), fornente una tensione di alimentazione (VDD); mezzi survoltori (26), aventi un ingresso collegato a detta linea di alimentazione (28) e un'uscita fornente una tensione survoltata (VP) , maggiore di detta tensione di alimentazione (VDD) ; una linea survoltata (30), collegata a detta uscita di detti mezzi survoltori (26); e un circuito di lettura (25), includente mezzi comparatori (35), presentanti un primo e un secondo ingresso (35a, 35b) e una prima e una seconda uscita (35c, 35d) fra cui è presente un tensione di uscita (VD) , e comprendenti almeno uno stadio di amplificazione (40) e uno stadio di rigenerazione (41); detto stadio di amplificazione (40) presentando un primo e un secondo ingresso (40a, 40b) e un terminale di alimentazione collegato a detta linea survoltata (30); e detto stadio di rigenerazione (41) presentando un primo e un secondo ingresso (45a, 45b), collegati a detta prima e, rispettivamente, seconda uscita (35c, 35d) di detti mezzi comparatori (35), e un terminale di alimentazione collegato a detta linea di alimentazione (28); detto stadio di rigenerazione (41) comprendendo mezzi di memoria (50); un metodo di comparazione di una prima grandezza elettrica (Vc) e una seconda grandezza elettrica (VR1, VR2, ..., VRN-1), comprendente la fase di: fornire dette prima e seconda grandezza elettrica (VC; VR1, VR2, ..., VRN-1) a detto primo e, rispettivamente, a detto secondo ingresso (35a, 35b) di detti mezzi comparatori; equalizzare detti primo e secondo ingresso (40a, 40b) detto stadio di amplificazione (40); equalizzare detti primo e secondo ingresso (45a, 45b) di detto stadio di rigenerazione (41); memorizzare terze grandezze elettriche (VM1, VN2), correlate a dette prima e seconda grandezza elettrica (VC; VR1, VR2, VRM-1); rigenerare detta tensione di uscita (V0); caratterizzato dal fatto che detta fase di equalizzare detto stadio di rigenerazione (41) è eseguita contemporaneamente a detta fase di memorizzare terze grandezze elettriche (VM1, VM2) e detta fase di equalizzare detto stadio di amplificazione (40) è eseguita contemporaneamente a detta fase di rigenerare detta tensione di uscita (V0). 11. Metodo secondo la rivendicazione 10, caratterizzato dal fatto di comprendere inoltre la fase di provvedere mezzi generatori di tensione di equalizzazione (53), fornenti una tensione di equalizzazione (VB); e dal fatto che detta fase di memorizzare terze grandezze elettriche (VM1, VM2) comprende le fasi di: collegare detti primo e secondo ingresso (40a, 40b) di detto stadio di amplificazione (40) a detti primo e, rispettivamente, secondo ingresso (35a, 35b) di detti mezzi comparatori; scollegare detti primo e secondo ingresso (40a, 40b) di detto stadio di amplificazione (40) da detta linea di alimentazione (28); collegare detti primo e secondo ingresso (45a, 45b) di detto stadio di rigenerazione (41) a detti mezzi generatori di tensione di equalizzazione (53). 12. Metodo secondo la rivendicazione 10 o 11, caratterizzato dal fatto che detta fase di equalizzare detto stadio di rigenerazione (41) comprende le fasi di; collegare detti primo e secondo ingresso (45a, 45b) di detto stadio di rigenerazione (41) a detti mezzi generatori di tensione di equalizzazione (53); collegare direttamente fra loro detti primo e secondo ingresso (45a, 45b) di detto stadio di rigenerazione (41). 13. Metodo secondo una qualsiasi delle rivendicazioni da 10 a 12, caratterizzato dal fatto che detta fase di equalizzare detto stadio di amplificazione (40) comprende le fasi di: collegare detti primo e secondo ingresso (40a, 40b) di detto stadio di amplificazione (40) a detta linea di alimentazione (28); scollegare detti primo e secondo ingresso (40a, 40b) di detto stadio di amplificazione (40) da detti primo e, rispettivamente, secondo ingresso (35a, 35b) di detti mezzi comparatori (35). 14. Metodo <' >secondo una qualsiasi delle rivendicazioni da 10 a 13, caratterizzato dal fatto che detta fase di rigenerare detta tensione di uscita (V0) comprende le fasi di: scollegare detti primo e secondo ingresso (45a, 45b) di detto stadio di rigenerazione (41) da detti mezzi generatori di tensione di equalizzazione (53); scollegare detto primo ingresso (45a) di detto stadio di rigenerazione (41) da detto secondo ingresso (45b) di detto stadio di rigenerazione (41). 15. Memoria di ingombro ridotto e a basso consumo, sostanzialmente come descritta con riferimento alle figure annesse. 16. Metodo di comparazione di una prima e di una seconda grandezza elettrica, .sostanzialmente come descritto con riferimento alle figure annesse.
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