ITTO20010148A1 - Dispositivo e metodo di temporizzazione lettura di una memoria non volatile con minimizzazione del rumore di commutazione. - Google Patents

Description

D E S C R I Z I O N E

del brevetto per invenzione industriale

La presente invenzione si riferisce ad un dispositivo ed un metodo di temporizzazione lettura di una memoria non volatile con minimizzazione del rumore di commutazione. In particolare, la presente invenzione viene utilizzata in una memoria flash utilizzante pròtocollo FWH/LPC (Firmware Hub/Low Pint Count), senza essere limitata ad essa.

Come è noto, nelle memorie flash tradizionali, che implementano una soluzione di rilevamento ("sensing") asincrono, tutte le temporizzazioni vengono generate a partire da ritardi preimpostati ed eventualmente regolabili per mezzo di opportuni circuiti di configurazione. La configurabilità è in particolare necessaria in processi che devono ancora essere completamente caratterizzati e per i quali, di conseguenza, non è nota con certezza la variabilità di ogni parametro di processo.

Per una migliore comprensione della problematica alla base della presente invenzione, si veda la figura 1, mostrante uno schema a blocchi semplificato di un dispositivo di memoria 1 costituito da una memoria flash utilizzante protocollo FWH/LPC (Firmware Hub/Low Pin Count). Lo schema di figura 1 comprende quindi sia i componenti propri di una memoria flash, sia i componenti appartenenti ad un'interfaccia FWH.

Il dispositivo di memoria 1 di figura 1 comprende una matrice di memoria ("memory array") 2, uno stadio di rilevamento ("sensing") 3, uno stadio di uscita 4, uno stadio di temporizzazione 5, una macchina a stati 6, un generatore di abilitazione uscita 7 ed uno stadio di rilevamento transizione indirizzi 8.

In dettaglio, la matrice di memoria 2 comprende, in modo noto e non illustrato, una pluralità di celle di memoria, una o più di celle di riferimento, stadi decodificatori di riga e di colonna, per 1'indirizzamento delle celle di memoria, e circuiti di polarizzazione, equalizzazione e conversione, per consentire di eseguire operazioni di lettura, scrittura e cancellazione delle celle di memoria. Lo stadio di rilevamento 3 è collegato con le uscite della matrice di memoria 2 e comprende, pure in modo noto, una pluralità di amplificatori di rilevamento ("sense amplifiers") 15a, dei quali è mostrato uno solo, ed una pluralità di stadi di aggancio ("latch") 15b, dei quali è pure mostrato uno solo. Lo stadio di uscita 4 è collegato con l'uscita dello stadio di rilevamento 3 tramite interruttori dati 18 e comprende una pluralità di buffer di uscita 16 (di cui uno solo mostrato in figura) che forniscono, su un'uscita 9 della memoria, i dati OUT letti nella matrice di memoria 2. Nell'esempio in questione, di memoria flash con protocollo FWH/LPC, i buffer di uscita 16 hanno caratteristiche tali da poter lavorare su bus di tipo PCI ("Peripheral Component Interconnect").

La macchina a stati 6, in modo di per sé noto, riceve dall'esterno un segnale di orologio esterno CK e genera un segnale di orologio interno CLK che è fornito allo stadio di rilevamento transizione indirizzi 8; inoltre la macchina a stati 6 genera un primo ed un secondo segnale di stato S(X) e S(X+1). Il primo segnale di stato S(X) controlla un interruttore indirizzi 19 posto fra un ingresso indirizzi 10 del dispositivo di memoria 1 (ricevente i dati di indirizzo ADDR) ed un nodo 11 collegato sia allo stadio di rilevamento transizione indirizzi 8 sia alla matrice di memoria 2. Il secondo segnale di stato S(X+1) è fornito al generatore di abilitazione di uscita 7 in modo da consentire a quest'ultimo la generazione, nell'istante opportuno, di un segnale di abilitazione di uscita OE fornito allo stadio di uscita 4.

Lo stadio di rilevamento transizione indirizzi 8 riceve dall'esterno i dati di indirizzo ADDR e genera un segnale di transizione indirizzi ATD fornito allo stadio di temporizzazione 5 il quale a sua volta genera, come in seguito descritto più in dettaglio con riferimento alle figure 2 e 3, un segnale di equalizzazione EQLZ, un segnale di lettura R, un segnale di aggancio dati ("data latching") DL ed un segnale di aggancio di rilevamento ("sensing latch signal") SAL. In particolare, e in modo di per sé noto, il segnale di equalizzazione EQLZ (attivo alto) viene fornito alla matrice di memoria 2 per attivare la fase di equalizzazione della matrice; il segnale di lettura R (attivo alto) e il segnale di aggancio di rilevamento SAL (attivo basso) sono forniti allo stadio di rilevamento 3 per attivare gli amplificatori di rilevamento 15a e quindi abilitare la fase di rilevamento e, rispettivamente, per memorizzare nei latch 15b i dati rilevati dagli amplificatori di rilevamento 15a; e il segnale di aggancio dati DL (attivo basso) viene fornito agli interruttori dati 18 per bloccare 1<1 >invio verso lo stadio di uscita 4 dei dati memorizzati nei latch 15b durante la loro modifica.

Lo stadio di temporizzazione 5 noto viene implementato nel modo mostrato in figura 2.

In dettaglio, lo stadio di temporizzazione 5 comprende un circuito di comando equalizzazione 21, ricevente il segnale transizione indirizzi ATD e generante in uscita il segnale di equalizzazione EQLZ; un circuito di comando isolamento uscite 22, ricevente in ingresso il segnale di equalizzazione EQLZ e generante in uscita il segnale di aggancio dati DL; un circuito di comando aggancio di rilevamento 23, ricevente il segnale di aggancio dati DL e generante il segnale di agganciò di rilevamento SAL; ed un circuito di abilitazione lettura 24, ricevente in ingresso il segnale transizione indirizzi ATD e il segnale di aggancio di rilevamento SAL e generante in uscita il segnale di lettura R.

Come mostrato in figura 3, dopo che il primo segnale di stato S(X) ha comandato la chiusura dell'interruttore indirizzi 19, quando lo stadio rilevatore di transizione indirizzi 8 rileva la commutazione degli indirizzi di ingresso, esso genera un impulso positivo del segnale di transizione indirizzi ATD; al rìcevimento di tale impulso, il circuito di abilitazione lettura 24 fa commutare allo stato alto il segnale di lettura R, abilitando alla lettura gli amplificatori di rilevamento 15a; inoltre il circuito di comando equalizzazione 21 fa commutare allo stato alto il segnale di equalizzazione EQLZ, attivando la fase di equalizzazione della matrice di memoria 2.

Dopo un ritardo prefissato dalla commutazione allo stato alto del segnale di equalizzazione EQLZ, il circuito di comando isolamento uscite 22 provoca la commutazione allo stato alto del segnale di aggancio dati DL, provocando l'apertura degli interruttori dati 18 e separando quindi lo stadio di rilevamento 3 dallo stadio di uscita 4.

Al termine della fase di equalizzazione, gli amplificatori di rilevamento 15a rilevano il dato fornito dalla matrice di memoria 2.

Dopo un ritardo prefissato dalla commutazione allo stato alto del segnale di aggancio dati DL, il circuito di comando aggancio di rilevamento 23 genera un impulso negativo del segnale di aggancio di rilevamento SAL che abilita ì latch 15b dello stadio di rilevamento 3 e provoca la commutazione allo stato basso del segnale di lettura R, terminando la fase di lettura.

Non appena il segnale di aggancio dati DL commuta nuovamente allo stato basso, vengono nuovamente chiusi gli interruttori dati 18, consentendo la trasmissione dei dati ai buffer 16 dello stadio di uscita 4.

Nel dispositivo di memoria 1 noto descritto, poiché tutti i segnali di temporizzazione mostrati in figura 3 sono generati in modo asincrono e non sono correlati ad altri eventi esterni, può avvenire che l'impulso di aggancio di rilevamento SAL sia generato durante la commutazione allo stato basso del segnale di abilitazione uscita OE che, come si è detto, viene generato al ricevimento del secondo segnale di stato S(X+1); in questa situazione, si ha l'aggancio dei dati da parte dei latch 15b durante l'attivazione dei buffer di uscita 16. Oppure, può avvenire che l'impulso di aggancio di rilevamento SAL sia generato in corrispondenza di qualsiasi altro fronte positivo del segnale di orologio interno CLK successivo alla commutazione sopra indicata del segnale di abilitazione uscita OE, perciò in corrispondenza della commutazione dei buffer di uscita 16. Tali condizioni sono mostrati in figura 3 nella quale è evidenziata tratteggiata la finestra temporale di sovrapposizione fra l'impulso di aggancio di rilevamento SAL e il fronte positivo del segnale di orologio interno CLK. Ciò è svantaggioso, in quanto il rumore di commutazione dei buffer di uscita 16 può disturbare le linee di alimentazione e quindi modificare i dati letti dalla matrice di memoria 2. Ciò è particolarmente gravoso nel caso di buffer di uscita operanti su bus PCI, come nel caso considerato, dato che questi richiedono elevate correnti e sono quindi 3-4 volte più rumorosi dei buffer presenti in altri tipi di memorie; di conseguenza, il rumore indotto sulle linee di alimentazione può inficiare e rendere completamente inattendibile la lettura.

Scopo della presente invenzione è realizzare un metodo ed un circuito di temporizzazione lettura di una memoria non volatile, che siano privi degli inconvenienti descritti.

Secondo la presente invenzione viene realizzato un dispositivo di temporizzazione lettura per una memoria non volatile comprendente uno stadio di rilevamento dati avente un ingresso ricevente un segnale di aggancio di rilevamento ed un'uscita, ed uno stadio di uscita collegato a detta uscita di detto stadio di rilevamento dati ed abilitato in corrispondenza di un primo fronte di commutazione di un segnale di sincronismo, detto dispositivo di temporizzazione lettura comprendendo un circuito di comando rilevamento, generante detto segnale di aggancio di rilevamento, caratterizzato dal fatto che detto circuito di comando rilevamento ha un ingresso di sincronismo ricevente detto segnale di sincronismo e genera detto segnale di abilitazione di rilevamento non prima di un tempo prefissato da detto primo fronte di commutazione di detto segnale di sincronismo.

Secondo l'invenzione, vengono inoltre realizzati un dispositivo di memoria, secondo la rivendicazione 10 ed un metodo di temporizzazione lettura, secondo la rivendicazione 12.

In pratica, secondo l'invenzione, la fase di lettura, in particolare la fase di aggancio dei dati nello stadio di rilevamento, viene separata temporalmente da quella di commutazione dei buffer di uscita. Tale separazione viene ottenuto utilizzando il sincronismo offerto dall'orologio di sistema. Dato che i buffer di uscita devono commutare in un tempo prefissato dal fronte di salita dell'orologio di sistema, l'impulso di aggancio viene spostato dopo che è trascorso tale tempo, e più precisamente dopo il fronte di discesa dell'orologio di sistema.

Per una migliore comprensione dell'invenzione, ne viene ora descritta una forma di realizzazione, a puro titolo di esempio non limitativo e con riferimento ai disegni allegati, nei quali:

- la figura 1 illustra uno schema a blocchi di un dispositivo di memoria flash convenzionale;

- la figura 2 mostra uno schema a blocchi di uno stadio di temporizzazione, noto, appartenente al dispositivo di memoria di figura 1;

- la figura 3 illustra l'andamento di segnali di temporizzazione noti forniti dallo stadio di figura 2;

- la figura 4 mostra l'andamento di ulteriori segnali di temporizzazione noti utilizzati nel dispositivo di memoria di figura 1;

- la figura 5 mostra uno schema a blocchi di uno stadio di temporizzazione, secondo l'invenzione;

- la figura 6 mostra uno schema a blocchi più dettagliato di alcune parti dello stadio di temporizzazione di figura 5;

- la figura 7a mostra l'andamento di segnali di temporizzazione noti forniti dal circuito di figura 6 in una prima condizione di funzionamento; e

- la figura 7b mostra l'andamento di segnali di temporizzazione noti forniti dal circuito di figura 6 in una seconda condizione di funzionamento.

L'invenzione si basa sulla constatazione che la fase di aggancio dei dati letti dagli amplificatori di rilevamento 15a nei latch 15b può essere sincronizzata con il segnale di orologio interno CLK, in modo da avvenire nel semiperiodo in cui né il dispositivo di memoria 1 né dispositivi esterni collegati alla memoria (ad esempio un controllore) possano provocare commutazioni dei buffer di uscita 16. Secondo un aspetto dell'invenzione, tale semiperiodo corrisponde allo stato basso del segnale di orologio interno CLK, dato che le commutazioni dei buffer di uscita 16, comandate dal segnale di abilitazione uscita OE, vengono attivate sui fronti di salita del segnale di orologio interno CLK e si estinguono entro un tempo chiamato Tval (figura 4) che rappresenta dunque il tempo che intercorre fra il fronte positivo del segnale di orologio interno CLK e l'istante in cui il segnale di uscita OUT raggiunge il valore di 0,9*VCC nel caso di commutazione allo stato logico "1" e 0,1*VCC, nel caso di commutazione allo stato logico "0", con Vcc tensione di alimentazione del dispositivo di memoria 1. Tale tempo varia tipicamente tra un minimo di 2 ns ed un massimo di 11 ns.

A tale scopo, secondo l'invenzione, uno stadio di temporizzazione 30 viene utilizzato nel dispositivo di memoria 1 di figura 1, al posto dello stadio di temporizzazione 5 e a tale scopo riceve il segnale di oroiogio interno CLK, come mostrato con linea tratteggiata in figura 1.

Uno schema a blocchi generale di una forma di realizzazione di stadio di temporizzazione 30 secondo l'invenzione, basato sul principio sopra enunciato, è descritto in figura 5 e descritto qui di seguito.

Lo stadio di temporizzazione 30 comprende un circuito di comando equalizzazione 31, identico al circuito di comando equalizzazione 21 di figura 2; un circuito di comando isolamento uscite 32, ricevente in ingresso il segnale di equalizzazione EQLZ e generante in uscita il segnale di aggancio dati DL; un circuito di richiesta aggancio di rilevamento 33, ricevente il segnale di aggancio dati DL e generante un segnale di richiesta aggancio SAL_RQ; un circuito di comando agganciò di rilevamento 34, ricevente il segnale di richiesta aggancio SAL_RQ e il segnale di orologio interno CLK e generante il segnale di aggancio di rilevamento SAL; ed un circuito di abilitazione lettura 35, ricevente in ingresso il segnale transizione indirizzi ATD e generante in uscita il segnale di lettura R. Inoltre, il circuito di comando isolamento uscite 32 e il circuito di abilitazione lettura 35 ricevono anche il segnale di aggancio di rilevamento SAL.

Lo stadio di temporizzazione 30 di figura 5 funziona come segue. Al ricevimento dell'impulso positivo del segnale di transizione indirizzi ATD, il circuito di abilitazione lettura 35 fa commutare allo stato alto il segnale di lettura R, abilitando alla lettura gli amplificatori di rilevamento 15a (figura 1); inoltre il circuito di comando equalizzazione 31 fa commutare allo stato alto il segnale di equalizzazione EQLZ, attivando la fase di equalizzazione della matrice di memoria 2.

Dopo un ritardo prefissato dalla commutazione allo stato alto del segnale di equalizzazione EQLZ, il circuito di comando isolamento uscite 32 provoca la commutazione allo stato alto del segnale di aggancio dati DL, provocando l'apertura degli interruttori dati 18 e separando quindi lo stadio di rilevamento 3 dallo stadio di uscita 4.

Al termine della fase di equalizzazione, gli amplificatori di rilevamento 15a rilevano il dato fornito dalla matrice di memoria 2.

Dopo un ritardo prefissato dalla commutazione allo stato alto del segnale di aggancio dati DL, il circuito di richiesta aggancio di rilevamento 33 fa commutare allo stato alto il segnale di richiesta aggancio SAL_RQ, fornito al circuito di comando aggancio di rilevamento 34. Quest'ultimo, in presenza del segnale di richiesta aggancio SAL_RQ, non appena rileva un fronte di discesa del segnale di orologio interno CLK, genera l'impulso negativo del segnale di aggancio di rilevamento SAL che abilita i latch 15b dello stadio di rilevamento 3 (figura 1). Inoltre, il segnale di aggancio di rilevamento SAL provoca la commutazione allo stato basso del segnale di lettura R, terminando la fase di lettura, e fa commutare allo stato basso il segnale di aggancio dati DL, provocando la chiusura degli interruttori dati 18 e la trasmissione dei dati ai buffer 16 dello stadio di uscita 4.

La figura 6 mostra un esempio di realizzazione dello stadio di temporizzazione 30.

In dettaglio, il circuito di comando isolamento uscite 32 comprende un generatore segnale isolamento 40 ricevente in ingresso il segnale di equalizzazione EQLZ e generante in uscita un segnale di attivazione isolamento uscite DL'; ed un circuito di allungamento aggancio dati 41, ricevente il segnale di attivazione isolamento uscite DL' ed un segnale di reset RES e generante il segnale di aggancio dati DL. Il generatore segnale isolamento 40 è un circuito logico del tutto identico al circuito di comando isolamento uscite 22 di figura 2, per cui il segnale di attivazione isolamento uscite DL' corrisponde al segnale di aggancio dati DL di figura 2; il circuito di allungamento aggancio dati 41 è un circuito di memoria (formato da un "latch") che viene settato dal segnale di attivazione isolamento uscite DL' e resettato dal segnale di reset RES, di modo che il segnale di aggancio dati DL risulta allungato rispetto al segnale di attivazione isolamento uscite DL', come mostrato nelle figure 7a e 7b.

Il circuito di richiesta aggancio di rilevamento 33 comprende un generatore segnale di aggancio 43, ricevente il segnale di attivazione isolamento uscite DL' e generante un segnale di attivazione aggancio dì rilevamento SAL'; ed un circuito di memoria 44, ricevente il segnale di attivazione aggancio di rilevamento SAL' attivo basso, e il segnale di reset RES e generante il segnale di richiesta aggancio SAL_RQ. Il generatore segnale di aggancio 43 è un circuito logico del tutto identico al circuito di comando aggancio di rilevamento 23 di figura 2, per cui il segnale di attivazione aggancio di rilevamento SAL' corrisponde al segnale di aggancio di rilevamento SAL di figura 2; il circuito di memoria 44, formato da un flip-flop di tipo Set/Reset, viene settato dal segnale di attivazione aggancio di rilevamento SAL' e resettato dal segnale di reset RES, di modo che il segnale di richiesta aggancio SAL_RQ presenta un fronte di salita al ricevimento del fronte di discesa del segnale di attivazione aggancio di rilevamento SAL' e fronte di discesa al ricevimento del fronte di salita del segnale di reset RES, come mostrato nelle figure 7a e 7b.

Il circuito di comando aggancio di rilevamento 34 comprende un circuito di memoria segnale aggancio 46, ricevente il segnale di richiesta aggancio SAL_RQ, il segnale di orologio interno CLK e il segnale di reset RES e generante un segnale di aggancio sincronizzato SAL_S; un invertitore 47, ricevente il segnale di aggancio sincronizzato SAL_S; un generatore segnale di aggancio di rilevamento 48 collegato all'uscita dell'invertitore 47 e generante il segnale di aggancio di rilevamento SAL; ed un generatore di reset 49, ricevente il segnale di aggancio di rilevamento SAL e generante il segnale di reset RES. Il circuito di memoria segnale aggancio 46, formato da un flip-flop di tipo S/R sincronizzato, riceve il segnale di richiesta aggancio SAL_RQ sull'ingresso di set, ma può commutare solo al ricevimento del fronte di discesa del segnale di orologio interno CLK; il segnale di aggancio sincronizzato SAL_S può ritornare nello stato basso solo dopo il ricevimento dell'impulso di reset. Al ricevimento di un fronte di discesa del segnale fornito dall'invertitore 47 e dopo un ritardo prefissato, il generatore segnale di aggancio di rilevamento 48, che è formato da un circuito logico, genera infine l'impulso negativo del segnale di aggancio di rilevamento SAL, fornito ai latch 15b di figura 2. Al ricevimento del fronte di salita positivo del segnale di aggancio di rilevamento SAL (termine dell'impulso negativo), il generatore di reset 49 genera a sua volta un impulso di reset (segnale di reset RES) che provoca la commutazione allo stato basso del segnale di aggancio dati DL, come sopra indicato, e il reset del circuito di memoria 44 e della memoria segnale aggancio 46.

II circuito di abilitazione lettura 35 comprende un generatore segnale lettura 50 ricevente il segnale transizione indirizzi ATD e generante un segnale di attivazione lettura R'; ed un circuito di allungamento lettura 51, ricevente il segnale di attivazione lettura R' e generante il segnale di lettura R. Il generatore segnale lettura 50 è un circuito logico del tutto identico al circuito di abilitazione lettura 24 di figura 2, per cui il segnale di attivazione lettura R' corrisponde al segnale di lettura R di figura 2; il circuito di allungamento lettura 51 è un circuito di memoria (formato da un "latch") che viene settato dal segnale di attivazione lettura R' e resettato dal segnale di reset RES, di modo che il segnale di lettura R risulta allungato rispetto al segnale di attivazione lettura R', come mostrato nelle figure 7a e 7b.

Le figure 7a e 7b mostrano l'andamento dei segnali descritti con riferimento alla figura 6, nel caso di massimo ritardo fra il segnale di attivazione aggancio di rilevamento SAL' e il segnale di aggancio di rilevamento SAL e rispettivamente nel caso di ritardo inferiore a metà del periodo del segnale di orologio interno CLK.

In tal modo, il segnale di aggancio di rilevamento SAL viene generato in modo sincronizzato con il segnale di orologio interno CLK e precisamente nel semiperiodo in cui tale segnale di orologio interno CLK è basso e i buffer di uscita 16 non possono commutare; di conseguenza, vengono evitati completamente gli effetti provocati dalla loro commutazione, anche quando i buffer di uscita 16 operano su bus PCI e quindi sono particolarmente rumorosi. Dato che il tempo di accesso di una memoria con protocollo FWH/LPC è indipendente dalla durata della fase di rilevamento ed è imposto dal protocollo di ingresso/uscita, la dilatazione del tempo di lettura della matrice di memoria non inficia il comportamento esterno, ma anzi impedisce il fallimento della lettura grazie alle caratteristiche di robustezza al rumore .

Inoltre, lo stadio di temporizzazione mostrato in figura 6 non richiede una riprogettazione completa rispetto allo stadio noto, in quanto utilizza gli stessi blocchi già presenti (circuiti di comando equalizzazione 31, generatore del segnale di isolamento 40, generatore del segnale di aggancio 43, generatore del segnale di lettura 50) e si limita ad aggiungere circuiti logici e/o di memoria per la sincronizzazione del segnale di aggancio di rilevamento SAL e il prolungamento del segnale di aggancio dati DL e lettura R; in alternativa, lo stadio di comando isolamento uscite 32 e lo stadio di abilitazione lettura possono essere realizzati tramite semplici circuiti logici e/o di memoria comandati direttamente dal segnale di equalizzazione EQLZ o, rispettivamente, di transizione indirizzi ATD e dal segnale di reset RES. Lo stesso vale per il circuito di richiesta aggancio di rilevamento 33.

Risulta infine evidente che al circuito e metodo descritti possono essere apportate modifiche e varianti, senza uscire dall'ambito della presente invenzione. Ad esempio, l'invenzione può essere applicata anche a dispositivi di memoria di tipo differente da quanto descritto, ad esempio ad altri tipi di memorie non volatili, purché aventi un orologio di sincronismo.

Claims (14)

1. R IV E N D I C A Z I O N I 1. Dispositivo di temporizzazione lettura (30) per una memoria non volatile (1) comprendente uno stadio di rilevamento dati (3) avente un ingresso ricevente un segnale di aggancio di rilevamento (SAL) ed un'uscita, ed uno stadio di uscita (4) collegato a detta uscita di detto stadio di rilevamento dati ed abilitato in corrispondenza di un primo fronte di commutazione di un segnale di sincronismo (CLK), detto dispositivo di temporizzazione lettura (30) comprendendo un circuito di comando rilevamento (33-35), generante detto segnale di aggancio di rilevamento (SAL), caratterizzato dal fatto che detto circuito di comando rilevamento (33-35) ha un ingresso di sincronismo ricevente detto segnale di sincronismo (CLK) e genera detto segnale di aggancio di rilevamento (SAL) non prima di un tempo prefissato da detto primo fronte di commutazione di detto segnale di sincronismo.
2. 2. Dispositivo di temporizzazione lettura secondo la rivendicazione 1, in cui detto circuito di comando rilevamento (33-35) comprende mezzi di sincronizzazione (33, 34) generanti detto segnale di aggancio di rilevamento (SAL) al ricevimento di un secondo fronte di commutazione, opposto a detto primo fronte di commutazione, di detto segnale di sincronismo (CLK).
3. 3. Dispositivo di temporizzazione lettura secondo la rivendicazione 2, comprendente un circuito di comando equalizzazione (31), generante un segnale di equalizzazione (EQLZ) avente un fronte di attivazione al rilevamento di una transizione indirizzi, ed un circuito di aggancio dati di uscita (32), abilitato da detto fronte di attivazione di detto segnale di equalizzazione e generante un segnale di aggancio dati di uscita (DL) avente un proprio fronte di attivazione; detti mezzi di sincronizzazione (33, 34) comprendendo un circuito di richiesta aggancio di rilevamento (33), abilitato da detto fronte di attivazione di detto segnale di aggancio dati di uscita (DL) e generante un segnale di richiesta aggancio (SAL_RQ); ed un circuito di comando aggancio di rilevamento (34), ricevente detto segnale di richiesta aggancio dati e detto segnale di sincronismo (CLK) e generante detto segnale di aggancio di rilevamento (SAL) al ricevimento di detto secondo fronte di commutazione di detto segnale di sincronismo.
4. 4. Dispositivo di temporizzazione lettura secondo la rivendicazione 3, in cui detto circuito di comando aggancio di rilevamento (34) comprende un circuito di memoria segnale aggancio (46) ed un circuito generatore di impulsi (48), detto circuito di memoria segnale aggancio (46) ricevendo detto segnale di richiesta agganciò (SAL_RQ) e detto segnale di sincronismo (CLK) e generando un segnale di richiesta aggancio sincronizzato (SAL S) al ricevimento di detto secondo fronte di commutazione di detto segnale di sincronismo, e detto circuito generatore di impulsi (48) generando detto segnale di aggancio di rilevamento (SAL) al ricevimento di detto segnale di richiesta aggancio sincronizzato (SAL_S) .
5. 5. Dispositivo di temporizzazione lettura secondo la rivendicazione 3 o 4, comprendente inoltre un circuito generatore di reset (49) ricevente detto segnale di aggancio di rilevamento (SAL) e generante un segnale di reset (RES) fornito a detti circuiti di aggancio dati di uscita (32), richiesta aggancio di rilevamento (33) e di comando aggancio di rilevamento (34).
6. 6. Dispositivo di temporizzazione secondo la rivendicazione 5, in cui detto circuito di aggancio dati di uscita (32) comprende un primo circuito logico (40) generante un segnale di attivazione isolamento uscite (DL') al ricevimento di detto fronte di attivazione di detto segnale di equalizzazione (EQLZ) ed un primo circuito di latch (41) settato da detto segnale di attivazione isolamento uscite (DL') e resettato da detto segnale di reset (RES).
7. 7. Dispositivo di temporizzazione secondo la rivendicazione 5 o 6, in cui detto circuito di richiesta aggancio di rilevamento (33) comprende un secondo circuito logico (43) generante un segnale di attivazione aggancio di rilevamento (SAL<1>) ed un secondo circuito di latch (44) settato da detto segnale di attivazione aggancio di rilevamento (SAL') e resettato da detto segnale di reset (RES).
8. 8. Dispositivo di temporizzazione secondo la rivendicazione 4, comprendente inoltre un circuito generatore di reset (49) ricevente detto segnale di aggancio di rilevamento (SAL) e generante un segnale di reset (RES) fornito a detto circuito di memoria segnale aggancio (46).
9. 9. Dispositivo di temporizzazione secondo una qualsiasi delle rivendicazioni 5-8, in cui detto circuito di comando rilevamento (33-35) comprende un circuito di abilitazione lettura (35) generante un segnale di lettura (R) commutante in uno stato di abilitazione al rilevamento di una transizione indirizzi e commutante in uno stato di disabilitazione al ricevimento di detto segnale di reset (RES).
10. 10. Dispositivo di memoria non volatile (1), comprendente: una matrice di memoria (2) avente un'uscita; uno stadio di rilevamento dati (3) avente un ingresso dati collegato a detta matrice di memoria, un ingresso di abilitazione rilevamento ed un'uscita; uno stadio di uscita (4) avente un ingresso collegato a detta uscita di detto stadio di rilevamento dati (3) ed un ingresso di abilitazione ricevente un segnale di sincronismo (CLK), detto stadio di uscita essendo abilitato in corrispondenza di un primo fronte di commutazione di detto segnale di sincronismo; ed uno stadio di temporizzazione lettura (30) avente un'uscita collegata a detto ingresso di abilitazione rilevamento di detto stadio dì rilevamento dati, caratterizzato dal fatto che detto stadio di temporizzazione lettura (30) ha un ingresso di sincronismo ricevente detto segnale di sincronismo (CLK) e genera detto segnale di aggancio di rilevamento (SAL) non prima di un tempo prefissato da detto primo fronte di commutazione di detto segnale di sincronismo.
11. 11. Dispositivo di memoria non volatile secondo la rivendicazione 10, in cui detto stadio di temporizzazione lettura comprende mezzi di sincronizzazione (33, 34) generanti detto segnale di aggancio di rilevamento (SAL) al ricevimento di un secondo fronte di commutazione, opposto a detto primo fronte di commutazione, di detto segnale di sincronismo (CLK).
12. 12. Metodo di lettura di una memoria non volatile (1) comprendente uno stadio di rilevamento dati (3) ed uno stadio di uscita (4), comprendente le fasi di: alimentare un segnale di aggancio di rilevamento (SAL) a detto stadio di rilevamento dati (3); fornire un segnale di sincronismo (CLK) a detto stadio di uscita (4); abilitare detto stadio di uscita (4) in corrispondenza di un primo fronte di commutazione di detto segnale di sincronismo, caratterizzato dal fatto di comprendere la fase di generare detto segnale di aggancio di rilevamento (SAL) non prima di un tempo prefissato da detto primo fronte di commutazione di detto segnale di sincronismo.
13. 13. Metodo secondo la rivendicazione 12, in cui detto segnale di aggancio di rilevamento (SAL) viene generato al ricevimento di un secondo fronte di commutazione, opposto a detto primo fronte di commutazione, di detto segnale di sincronismo (CLK).
14. 14. Dispositivo di temporizzazione lettura per una memoria non volatile, dispositivo di memoria non volatile e metodo di lettura di una memoria non volatile, sostanzialmente come descritti con riferimento alle figure annesse.