JP3832548B2 - 読出し専用メモリ装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、同期式半導体メモリ装置に係り、特に、外部のクロック信号に応答する同期式メモリ装置に使用されるセンスアンプを制御する技術に関する。
【０００２】
【従来の技術】
アドレス遷移検知回路ＡＴＤは、読出し専用メモリのような半導体メモリで、センスアンプ回路等の内部アクセス回路を適当な制御タイミングで制御するために使用され、貯蔵されたデータのセンシング動作を向上させ、多数の制御信号を活性化させる。アドレス遷移検知回路は、外部アドレス信号の変化を検知し、アドレスの遷移を知らせるマスタ信号を発生する。メモリ装置内でセンシング動作に使用される全ての制御信号は、マスタ信号を遅延させたり、マスタ信号と結合させたりして形成される。そのようなＡＴＤに基づく制御信号は固有なパルス幅とそれらの間の遅延時間とを有し、外部の動作周波数とは無関係に一定値に固定されており、回路設計基準に基づいて製造された後は変更出来ない。
【０００３】
【発明が解決しようとする課題】
読出し専用メモリのセンシング動作においては、センシング動作の始まりからセンシング結果の貯蔵までの期間を定義する１センシングサイクルがいつも一定であるため、電源ノイズ、又はタイミング変化のために、センシングタイミングのズレとは関係なしに誤ったデータを貯蔵したり、不良メモリセルを選択する可能性がある。制御信号とセンシングサイクル時間とのそのような不整合は、メモリ装置の収率を低下させる。さらに、センスアンプのセンシング時間が設計値より短く要求される場合には、新しく変更されたアドレス遷移検知回路が必要である。
【０００４】
非同期式メモリ装置の動作周波数を増加させるためには、同期式メモリが、高帯域メモリ動作に有用な技術と考えられる。同期式メモリは、所定のパルス幅と周波数とを有するシステムクロックに応答して内部動作を行い、システムクロックは数種の周波数の１つに割当てられているので、センスアンプの制御は、システムクロックの１つの周波数に合うように設計されなければならない。
【０００５】
従って、本発明の第１の目的は、一定の周期を有するクロック信号によってセンシング動作を制御する回路を有する同期式読出し専用メモリ装置を提供することである。
第２の目的は、多用なクロック周波数に適応可能であるようにセンシング動作を制御する回路を有する同期式読出し専用メモリ装置を提供することである。
第３の目的は、クロック周波数条件に対応する所定のラテンシ情報によって種々のクロック周波数条件下でセンシング動作を制御する回路を有する同期式読出し専用メモリ装置を提供することである。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、本発明の同期式読出し専用メモリ装置は、一定の発振パルス周期を有するクロック信号源と、複数の第１制御信号によって動作するセンスアンプと、センスアンプの出力に結合されたラッチ回路と、クロック信号のパルス周期に対応する情報に応答して、第１制御信号とラッチ回路に印加される第２制御信号とを発生する回路を有する。
【０００７】
又、本発明の読出し専用メモリは、一定の発振パルス周期を有するクロック信号源と、複数の制御信号によって動作するセンスアンプと、センスアンプの出力に結合されたラッチ回路と、制御信号と、ラッチ回路に印加されるラッチ制御信号とを発生する回路とを有し、センスアンプ制御信号が所定の周波数条件下で、クロック信号のパルス周期に対応するラテンシ情報に応答して発生し、ラッチ制御信号が所定の周波数条件下でラテンシカウンティング信号に応答して発生する特徴を有する。発生回路は、ラテンシ情報信号に応答して制御信号の遅延状態を決定する選択スイッチを少なくとも有する。所定の周波数条件は、センスアンプの１センシングサイクル時間がクロック信号のパルス周期よりさらに長い時である。
【０００８】
又、本発明の読出し専用メモリは、アドレス信号の変化時に発生するマスタ信号源と、一定の発振パルス周期を有するクロック信号源と、複数のセンスアンプ制御信号によって動作するセンスアンプと、センスアンプの出力に結合されたラッチ回路と、センスアンプ制御信号の第１制御信号を発生する第１回路と、センスアンプ制御信号の第２制御信号を発生する第２回路と、ラッチ回路に印加されるラッチ制御信号を発生する第３回路と、センスアンプ制御信号の第３制御信号を発生する第４回路を有し、第２制御信号は、所定の周波数条件下で前記クロック信号の前記パルス周期に対応するラテンシ情報に応答して発生し、前記ラッチ制御信号は前記所定の周波数条件下でラテンシカウンティング信号に応答して発生し、第３制御信号は、マスタ信号に応答して活性化され、ラツチ制御信号に応じて非活性化される。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。なお、図面中で同一部分には同一符号が付されている。
本発明による同期式メモリ装置で、システムクロック信号ＣＬＫに同期してセンシング動作を行う機能的な構成を示す図１を参照すると、センスアンプ９は、列デコーダ５によって制御される列ゲート回路７を介してメモリセルアレイ１に結合される。メモリセルアレイ１は、マスクイオン注入方式でプログラムされ、複数のビットライン及びワードラインに連結された複数の読出し専用メモリセルで構成される。ワードラインは、行アドレスＲＡに応答して、行デコーダ３によって選択される。ビットラインは、各々の列ラインが列アドレスＣＡに応答して列デコーダ５から供給されるデコーディング信号によって各ビットラインと連結される列ゲート回路７を介してセンスアンプ９に連結される。センスアンプ９からの出力は、センスアンプラッチ回路１１を介してデータバッファ１３に伝送される。センスアンプ９とラッチ回路１１とは、マスタ信号ＭＳ、クロック信号ＣＬＫ及びラテンシ情報信号ＬＩが印加されるセンスアンプ制御回路１５に結合される。
【００１０】
マスタ信号ＭＳは、アドレスが変わるとき短いパルスを発生するアドレス遷移検知回路（図示せず）から供給される。ラテンシ情報信号ＬＩは、アドレスストローブ信号（例えば、列アドレスストローブ信号）が活性化された後、最初のデータビットが出力ターミナルに出現するまでのＣＬＫのクロックサイクル数を決定する信号を発生するモードレジスタから供給される。ラテンシ（潜在）は、同期式メモリ装置の高帯域動作環境で、安定されたデータ検知と信頼性のあるデータ値とを保障するために供給されるものである。ラテンシの値は、同期式メモリ装置の動作周波数に比例する。即ち、低周波数動作メモリは、小さいラテンシ値を有し、高周波数動作メモリは、大きいラテンシ値を有する。例えば、クロック信号の周波数が２０ＭＨｚ程度であるときには、１クロックサイクルのラテンシでも十分であるが、センシングサイクルが３０ｎｓであり、クロック信号の周波数が１００ＭＨｚである場合には、３クロックサイクル、又はそれ以上のラテンシが必要である。従って、センスアンプ制御回路１５は、最適のセンシング動作を調整するラテンシ情報によってセンスアンプ９とラッチ回路１１とが動作するようにする。
【００１１】
図２は、そのようなセンスアンプ制御回路の１実施形態を示す。ここで、図１のセンスアンプは、３つの制御信号ＰＳＡＣ１、ＰＳＡＣ２及びＰＳＡＣ３を使用し、ラッチ回路１１は、ＰＬＣＨに応答し、このような全ての信号がセンスアンプ制御回路から発生すると仮定する。
図２を参照すると、マスタ信号ＭＳは、短パルス発生器２１に印加される。短パルス発生器２１の出力は、遅延回路３１を介してＰＳＡＣ１に結合される。遅延回路３１の出力は、短パルス発生器２２に印加される。短パルス発生器２２の出力は、シフトレジスタ４１と選択スイッチ５１とに印加される。シフトレジスタ４１は、クロック信号ＣＬＫの各入力に応答して１クロックだけシフトされた信号を発生する。選択スイッチ５１は、ラテンシ情報信号ＬＩに応答してシフトレジスタ４１の出力と遅延回路３２の出力のうち、１つを交互に伝送してＰＳＡＣ２を発生する。
【００１２】
ＰＳＡＣ２は、また、短パルス発生器２２の入力に接続される。短パルス発生器２２の出力は、遅延回路３３を介して選択スイッチ５２の一方の入力端子に印加される。他方の入力端子には、ラテンシカウンタ（図示せず）の出力信号であるＣＮＴが、スイッチ５３、シフトレジスタ４２、短パルス発生器２４及び、遅延回路３４を介して印加される。スイッチ５３は、ラテンシカウンティング信号ＣＮＴをラテンシ情報信号ＬＩに応答して伝送し、シフトレジスタ４２は、ＣＮＴをＣＬＫのクロッキングによって１クロックシフトされた信号に変換する。選択スイッチ５２は、ラテンシ情報信号ＬＩに応答して遅延回路３２及び３４の出力のうち、１つを交互に伝送してセンスアンプラッチ制御信号ＰＬＣＨを発生する。ＰＬＣＨは、また、ゲートラッチ回路６０の一方の入力に印加される。ゲートラッチ回路６０の他方の入力は短パルス発生器２１の出力に接続されている。ゲートラッチ回路６０の出力は、ＰＳＡＣ３になる。
【００１３】
短パルス発生器に接続された遅延回路は、短パルス発生器によって形成された短パルスから延長されたパルス幅を有する信号を発生する。ラテンシカウンティング信号ＣＮＴは、１センシングサイクル中のクロックの数を示し、与えられた１サイクルのセンシング期間内でできるだけラッチ時点を遅延させることによってセンシング安定性を図るために提供される。図２の構成において、短パルス発生器を遅延回路及びスイッチの連結関係及びそれらの内部構成は、環境によって多用な形態で変更することができる。例えば、シフトレジスタの段数は、シフトされる出力信号のシフト幅を決定する。
【００１４】
次に同期式メモリ装置の動作速度を決定する多様なクロック周波数によって制御信号の各々を発生する過程に関して説明する。
ここで、センスアンプの１センシングサイクル時間は約３０ｎｓと仮定する。まず、図３を参照すると、２０ＭＨｚ（この場合、１クロックサイクルが５０ｎｓであることを意味し、通常の非同期式メモリの場合と相異はない）程度の低周波数でＰＳＡＣ１は、入力が短パルス発生器２１を介してマスタ信号ＭＳに接続される遅延回路３１の出力から発生される。５０ｎｓのクロック周期は、３０ｎｓ程度のセンシングサイクルに十分な時間であるために、ＰＳＡＣ２は、シフトレジスタ４１を介さず、短パルス発生器２２と遅延回路３２とだけを介してＰＳＡＣ１から発生される。
【００１５】
ここで、ラテンシ情報ＬＩは、１として、これはラテンシがないのと同一であるため、選択スイッチ５１は、遅延回路３２の出力をＰＳＡＣ２に直接接続する。ＰＳＡＣ２の場合と同じように、ＰＬＣＨは、ＰＳＡＣ２から短パルス発生器２３と遅延回路３３とからなる経路を介して発生される。選択スイッチ５２も遅延回路３３の出力をＰＬＣＨに接続し、ＣＮＴからの信号を切断する。短パルス発生器２１の以前の出力によって高レベルのラッチ状態を維持していたＰＳＡＣ３は、短パルス発生器２５とラッチ回路６０とを介して印加されるＰＬＣＨに応答して低レベルに降下する。
【００１６】
図３に示すように、センスアンプラッチ信号ＰＬＣＨは、ラテンシ情報を印加しなくてもクロック信号の１周期内で活性化される。
しかし、ラテンシが３に設定され、クロック周波数が６６ＭＨｚの高帯域動作の場合を示す図４を参照すると、ＰＳＡＣ２は、ＰＳＡＣ１から短パルス発生器２２、遅延回路３２及びシフトレジスタ４１を介して発生される。シフトレジスタ４１は、遅延回路３２の出力信号を図４に示すように右の方に１クロックシフトさせる。選択スイッチ５１は、遅延回路３２の出力をＰＳＡＣ２に直接接続せず、シフトレジスタ４１の出力をＰＳＡＣ２に接続する。これは、選択スイッチ５１に印加されるＬＩが、マスタ信号ＭＳが活性化された後、３クロック以内にメモリセルアレイからのデータビットをセンスアンプラッチ回路の出力に伝送させるのに有効なラテンシ情報信号であるからである。
【００１７】
図３の場合とは異なり、選択スイッチ５２は、ＰＳＡＣ２からの経路ではなく、ＣＮＴからの経路を選択する。従って、ＰＬＣＨは、スイッチ５３、シフトレジスタ４２、短パルス発生器２４及び遅延回路３４を介してＣＮＴから発生し、センスアンプの活性化期間のうち、最後のクロック期間で活性化される。ＰＳＡＣ３によって設定されるセンスアンプの活性化期間は、ゲートラッチ回路６０の入力端子６２印加されるマスタ信号ＭＳの活性化と共に始まり、ＰＬＣＨに応答する短パルス発生器２５の出力がゲートラッチ回路６０の他の入力端子６４に印加されるときに終了する。
【００１８】
図５は、図４の場合よりさらに高いクロック周波数の場合を示しており、１００ＭＨｚの動作周波数で、ラテンシが５の場合である。センスアンプの活性化期間がＣＬＫの５クロックサイクルの間続く間に、ＰＳＡＣ１を除く制御信号ＰＳＡＣ２、ＰＬＣＨ及びＰＳＡＣ３が、図４に示すように、現在のラテンシ情報信号によって制御される経路を介して発生する。
【００１９】
低周波数の場合、図３に示す制御信号発生過程は、同期式メモリ装置においても、周知のＡＴＤに基づく非同期式制御技術と類似であることが分かる。しかし、クロックサイクルが同期式メモリ装置のセンスアンプのセンシング周期より短い場合においては、図４及び図５に示すように、所定のラテンシ情報の制御によりセンスアンプラッチ回路の制御信号は遅延させられ、センスアンプは有効なデータビットのための十分なセンシング時間を持つことが出来る。その結果、各クロック周波数に対応して設定されたラテンシ信号が完全なセンシング動作を実行することが出来るため同期式メモリ装置の収率が向上する。
【００２０】
【発明の効果】
本発明では、一定の周期を有するクロック信号によってセンシング動作を制御することができる。また多様なクロック周波数に適応可能であるようにセンシング動作を制御することができる。さらに、クロック周波数環境に対応する所定のラテンシ情報によってセンシング動作を制御することができる。
【図面の簡単な説明】
【図１】同期式メモリでセンスアンプを制御する機能ブロックを示す。
【図２】同期式メモリでセンスアンプとセンスアンプラッチ回路とに印加される制御信号を発生するセンスアンプ制御回路の１実施形態を示す。
【図３】同期式メモリに印加されるシステムクロックの周波数が２０ＭＨｚであるときに、図２に示すセンスアンプ制御回路から発生する信号の波形を示す。
【図４】同期式メモリに印加されるシステムクロックの周波数が６６ＭＨｚであるときに、図２に示すセンスアンプ制御回路から発生する信号の波形を示す。
【図５】同期式メモリに印加されるシステムクロックの周波数が１００ＭＨｚであるときに、図２に示すセンスアンプ制御回路から発生する信号の波形を示す。
【符号の説明】
１：メモリセルアレイ
３：行デコーダ
５：列デコーダ
７：列ゲート回路
９：センスアンプ
１１：センスアンプラッチ回路
１３：データバッファ
１５：センスアンプ制御回路

Claims (7)

1. アドレスが変わるときマスタ信号を発生するマスタ信号源と、
   一定の発振パルス周期を有するクロック信号源と、
   複数のセンスアンプ制御信号によって動作するセンスアンプと、
   前記センスアンプの出力に結合されたラッチ回路と、
   センスアンプ制御回路とを備え、
   前記センスアンプ制御回路は、
   第１のセンスアンプ制御信号を発生する第１回路と、
   所定の周波数条件下で、前記クロック信号のパルス周期に対応するラテンシ情報に応じて発生される第２のセンスアンプ制御信号を発生する第２回路と、
   前記周波数条件下で、クロックサイクルが１センシングサイクルより短い場合においては、与えられた１サイクルのセンシング期間内でできるだけ、前記ラッチ回路が、前記センスアンプの出力データをラッチするタイミングを遅延させるように、１センシングサイクル中のクロックの数を示すラテンシカウント信号に応答してラッチ制御信号を発生し、該ラッチ制御信号を前記ラッチ回路に供給する第３回路と、
   前記マスタ信号に応答してセンスアンプを活性化するために起動され、前記センスアンプの出力データをラッチするタイミングに応答してセンスアンプを非活性化するために停止される第３のセンスアンプ制御信号を発生する第４回路とを有することを特徴とする読出し専用メモリ装置。
2. 前記第２及び第３回路の各々が、前記ラテンシ情報信号に応答して前記制御信号の遅延状態を決定する選択スイッチを備えることを特徴とする請求項１に記載の読出し専用メモリ装置。
3. 前記所定の周波数条件は、前記センスアンプの１センスサイクル時間が前記クロック信号の前記パルス周期より長い時間であることを特徴とする請求項１に記載の読出し専用メモリ装置。
4. マスタ信号に応答して第１センスアンプ制御信号を発生する第１回路と、マスタ信号とラテンシ情報に応答して第２センスアンプ制御信号を発生する第２回路と、ラテンシカウンティング信号とラテンシ情報とに応答してセンスアンプラッチ制御信号を発生する第３回路と、前記センスアンプラッチ信号と前記マスタ信号に応答して第３センスアンプ制御信号を発生する第４回路とを具備するセンスアンプ制御回路と、
   前記第３のセンスアンプ制御信号のリードエッジに同期してセンシングサイクルを開始し、前記第３のセンスアンプ制御信号のトレールエッジに同期して前記センシングサイクルを終了するセンスアンプと、
   前記センシングサイクルの期間に、前記センスアンプの出力から読出しデータを受信し、前記センスアンプラッチ制御信号に応答して前記読出しデータをラッチするセンスアンプラッチ回路とを有し、
   前記第３センスアンプ制御信号は、前記マスタ信号のリードエッジに同期したリードエッジと前記センスアンプラッチ制御信号のトレールエッジに同期したトレールエッジとを有し、前記センスアンプラッチ制御信号は、クロックサイクルが１センシングサイクルより短い場合においては、与えられた１サイクルのセンシング期間内でできるだけセンスアンプの出力データをラッチするタイミングを遅延させるように、１センシングサイクル中のクロックの数を示すラテンシカウント信号に応答して発生されることを特徴とする集積回路メモリデバイス。
5. 前記センスアンプ制御回路は、前記マスタ信号のリードエッジに同期して発生される単一パルス信号に応答するゲートラッチ回路を有し、前記ゲートラッチ回路は、前記第３のセンスアンプ制御信号を発生することを特徴とする請求項４に記載の集積回路メモリデバイス。
6. 前記ゲートラッチ回路は、前記センスアンプラッチ制御信号と、前記マスタ信号を入力とする短パルス発生器の出力信号に応答することを特徴とする請求項５に記載の集積回路メモリデバイス。
7. 前記センスアンプ制御回路は、ラテンシカウント信号とラテンシ情報信号とに応答することを特徴とする請求項６に記載の集積回路メモリデバイス。

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