ITTO20100724A1 - Dispositivo elettronico integrato con struttura di terminazione di bordo e relativo metodo di fabbricazione - Google Patents

Dispositivo elettronico integrato con struttura di terminazione di bordo e relativo metodo di fabbricazione Download PDF

Info

Publication number
ITTO20100724A1
ITTO20100724A1 IT000724A ITTO20100724A ITTO20100724A1 IT TO20100724 A1 ITTO20100724 A1 IT TO20100724A1 IT 000724 A IT000724 A IT 000724A IT TO20100724 A ITTO20100724 A IT TO20100724A IT TO20100724 A1 ITTO20100724 A1 IT TO20100724A1
Authority
IT
Italy
Prior art keywords
region
epitaxial
dielectric
forming
direct contact
Prior art date
Application number
IT000724A
Other languages
English (en)
Inventor
Ferruccio Frisina
Angelo Magri
Mario Giuseppe Saggio
Original Assignee
St Microelectronics Srl
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by St Microelectronics Srl filed Critical St Microelectronics Srl
Priority to ITTO2010A000724A priority Critical patent/IT1401756B1/it
Priority to US13/221,778 priority patent/US9018635B2/en
Publication of ITTO20100724A1 publication Critical patent/ITTO20100724A1/it
Application granted granted Critical
Publication of IT1401756B1 publication Critical patent/IT1401756B1/it
Priority to US14/645,185 priority patent/US9142646B2/en

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/025—Manufacture or treatment of FETs having insulated gates [IGFET] of vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/104—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices having particular shapes of the bodies at or near reverse-biased junctions, e.g. having bevels or moats
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/822—Heterojunctions comprising only Group IV materials heterojunctions, e.g. Si/Ge heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3404—Deposited materials, e.g. layers characterised by the chemical composition being Group IVA materials
    • H10P14/3408—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3404—Deposited materials, e.g. layers characterised by the chemical composition being Group IVA materials
    • H10P14/3411—Silicon, silicon germanium or germanium
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/112—Constructional design considerations for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layers, e.g. by using channel stoppers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/156—Drain regions of DMOS transistors
    • H10D62/157—Impurity concentrations or distributions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Coupling Device And Connection With Printed Circuit (AREA)

Description

DESCRIZIONE
del brevetto per invenzione industriale dal titolo:
“DISPOSITIVO ELETTRONICO INTEGRATO CON STRUTTURA DI TERMINAZIONE DI BORDO E RELATIVO METODO DI FABBRICAZIONEâ€
La presente invenzione à ̈ relativa ad un dispositivo elettronico integrato avente una struttura di terminazione di bordo e al relativo metodo di fabbricazione.
Come à ̈ noto, i dispositivi elettronici integrati sono formati all’interno di piastrine (“die†), le quali sono fabbricate a partire da fette (“wafer†) di materiale semiconduttore ed hanno, in pianta, una forma generalmente rettangolare o quadrata.
In dettaglio, i bordi e gli spigoli delle piastrine corrispondono alle cosiddette “scribe line†o linee di taglio, cioà ̈ alle linee in corrispondenza delle quali le fette di materiale semiconduttore vengono tagliate per formare la piastrine stesse. In altre parole, le linee di taglio definiscono corrispondenti superfici laterali delle piastrine.
In maggior dettaglio, ciascun dispositivo elettronico integrato può comprendere una pluralità di componenti elettronici elementari, quali ad esempio transistori, diodi, fotodiodi, ecc. Inoltre, data una generica piastrina che ospita almeno un componente elettronico elementare, all’interno della piastrina à ̈ possibile definire una regione periferica (anche nota come regione di bordo), adiacente alle linee di taglio, ed una regione centrale, circondata dalla regione periferica e in cui à ̈ fisicamente realizzato l’almeno un componente elettronico elementare. In aggiunta, nella regione periferica à ̈ solitamente realizzata una cosiddetta struttura di terminazione di bordo.
Come à ̈ noto, le strutture di terminazione di bordo circondano corrispondenti aree attive, cioà ̈ aree disposte all’interno delle regioni centrali ed ospitanti i componenti elettronici elementari. In uso, le strutture di terminazione di bordo assolvono la funzione di prevenire il verificarsi di fenomeni di rottura (“breakdown†) all’interno delle regioni periferiche, le quali sono più soggette al fenomeno della rottura rispetto alle regioni centrali. Infatti, le aree attive, e quindi le regioni centrali, sono tipicamente progettate in modo che i componenti elettronici elementari ivi ospitati possano sostenere (in teoria) una tensione massima Vmax, prima che si verifichi la rottura delle giunzioni PN presenti al’interno degli stessi componenti elettronici elementari. Viceversa, all’interno delle regioni di bordo, à ̈ possibile che si verifichino rotture anche a tensioni ben inferiori rispetto alla tensione massima Vmax, con conseguente limitazione della tensione che può essere effettivamente applicata ai componenti elettronici elementari, e quindi anche al dispositivo elettronico integrato che li ospita. In particolare, le regioni periferiche sono maggiormente soggette al fenomeno della rottura a causa della presenza, in genere, di spigoli e/o curvature di regioni drogate, con conseguente possibilità che si verifichi, in uso, un infittimento delle linee equipotenziali, e cioà ̈ un incremento del campo elettrico, fino a causare la rottura del materiale semiconduttore che forma le regioni periferiche.
Ai fini pratici, le strutture di terminazione di bordo assolvono dunque la funzione di ridurre localmente l’intensità del campo elettrico, in modo da evitare picchi di intensità del campo elettrico in prossimità dei bordi.
La presenza di opportune strutture di terminazione di bordo à ̈ ancora più importante nel caso di dispositivi elettronici integrati formati almeno in parte, oltre che di silicio, di carburo di silicio (“silicon carbide†, SiC).
Infatti, all’interno di tali dispositivi elettronici integrati si generano campi elettrici molto elevati, i quali, in corrispondenza delle regioni centrali, sono tipicamente confinati all’interno di porzioni formate di carburo di silicio, il quale ha un campo elettrico critico superiore al campo elettrico critico del silicio. Viceversa, in assenza di opportune strutture di terminazione di bordo, à ̈ possibile che, in corrispondenza delle regioni periferiche, si generino campi elettrici elevati anche all’interno di porzioni formate di silicio, con conseguente possibilità che si verifichi una rottura.
Scopo della presente invenzione à ̈ fornire un dispositivo elettronico integrato e un metodo di fabbricazione che consentano di risolvere almeno in parte gli inconvenienti dell’arte nota.
Secondo l'invenzione, vengono forniti un dispositivo elettronico integrato e un metodo di fabbricazione come definiti, rispettivamente, nelle rivendicazioni 1 e 8.
Per una migliore comprensione dell’invenzione, ne vengono ora descritte forme di realizzazione, a puro titolo di esempio non limitativo e con riferimento ai disegni allegati, nei quali:
- le figure 1-5 mostrano sezioni trasversali di differenti forme di realizzazione del presente dispositivo elettronico integrato; e
- le figure 6-20 mostrano sezioni trasversali di forme di realizzazione del presente dispositivo elettronico integrato, durante successive fasi di fabbricazione.
La figura 1 mostra una forma di realizzazione del presente dispositivo elettronico integrato 1, il quale à ̈ un dispositivo elettronico a conduzione verticale e forma un transistore MOSFET a trincea 2.
In dettaglio, il transistore MOSFET a trincea 2 à ̈ formato in una piastrina 3, in cui à ̈ possibile definire una regione periferica 3a, adiacente a una linea di taglio LT, ed una regione centrale 3b, in cui à ̈ fisicamente realizzato il transistore MOSFET a trincea 2.
La piastrina 3 comprende un corpo 4 di materiale semiconduttore, il quale comprende, a sua volta, un substrato 5 di carburo di silicio, di tipo N++ (ad esempio, drogato con azoto) ed avente una superficie inferiore S5; il carburo di silicio può essere di un qualsiasi politipo (4H, 6H, 3C, ecc.). Inoltre, il corpo 4 comprende uno strato di buffer 6, di tipo N+, nonché uno strato epitassiale inferiore 8 ed uno strato epitassiale intermedio 10, rispettivamente di tipo N e N+.
In dettaglio, lo strato di buffer 6 à ̈ disposto al di sopra del substrato 5, con cui à ̈ in contatto diretto. Lo strato epitassiale inferiore 8 à ̈ disposto al di sopra ed in contatto diretto con lo strato di buffer 6; inoltre, lo strato epitassiale intermedio 10 à ̈ disposto al di sopra ed in contatto diretto con lo strato epitassiale inferiore 8.
Il substrato 5 ha uno spessore h5che può essere compreso, ad esempio, fra 100Î1⁄4m e 600Î1⁄4m, ed inoltre ha un livello di drogaggio che può essere compreso, ad esempio, fra 1·10<18>cm<-3>e 1·10<19>cm<-3>.
Lo strato di buffer 6 ha uno spessore h6che può essere all’incirca pari, ad esempio, a 0,5Î1⁄4m, ed inoltre ha un livello di drogaggio che può essere all’incirca pari, ad esempio, a 1·10<18>cm<-3>.
Lo strato epitassiale inferiore 8 ha uno spessore h8che può essere all’incirca pari, ad esempio, a 9Î1⁄4m, ed inoltre ha un livello di drogaggio che può essere all’incirca pari, ad esempio, a 1·10<15>cm<-3>.
Per quanto concerne, invece, lo strato epitassiale intermedio 10, esso à ̈ opzionale ed ha uno spessore h10che può essere all’incirca pari, ad esempio, a 0,2Î1⁄4m, ed inoltre ha un livello di drogaggio che può essere compreso, ad esempio, fra 5·10<15>cm<-3>e 5·10<16>cm<-3>. Inoltre, lo strato epitassiale intermedio 10 definisce una superficie intermedia S10ed assolve la funzione di ridurre la resistenza di uscita del transistore MOSFET a trincea 2.
Il corpo 4 comprende inoltre uno strato epitassiale superiore 12, formato di silicio e di tipo P (ad esempio, drogato con boro). In dettaglio, lo strato epitassiale superiore 12 definisce una superficie superiore S12e si estende al di sopra della superficie intermedia S10, in contatto diretto con lo strato epitassiale intermedio 10. Inoltre, lo strato epitassiale superiore 12 ha uno spessore h12che può essere compreso, ad esempio, nell’intervallo 1Î1⁄4m-2Î1⁄4m; ancora, lo strato epitassiale superiore 12 ha un livello di drogaggio che può essere compreso, ad esempio, nell’intervallo 1·10<17>cm<-3>-5·10<17>cm<-3>. Come sarà chiaro in seguito, in tale forma di realizzazione lo strato epitassiale superiore 12 funge da regione di corpo.
In pratica, il corpo 4 di materiale semiconduttore à ̈ delimitato superiormente ed inferiormente dalla superficie superiore S12e dalla superficie inferiore S5, rispettivamente. Inoltre, il corpo 4 à ̈ delimitato lateralmente dalla linea di taglio LT, la quale definisce appunto una superficie laterale del corpo 4.
Il transistore MOSFET a trincea 2 comprende inoltre una prima ed una seconda regione semiconduttrice 14a, 14b di tipo P+, le quali si estendono al di sotto della superficie intermedia S10e fungono, rispettivamente, da prima e seconda regione profonda di corpo (“deep body region†).
In dettaglio, la prima e la seconda regione semiconduttrice 14a, 14b sono lateralmente distanziate, in modo da definire una regione interna 16 tra loro interposta. Inoltre, la prima regione semiconduttrice 14a à ̈ interposta tra la seconda regione semiconduttrice 14b e la linea di taglio LT.
In maggior dettaglio, la prima e la seconda regione semiconduttrice 14a, 14b si estendono, a partire dalla superficie intermedia S10, con una profondità h14superiore allo spessore h10, ma inferiore a h8+h10. In altre parole, la prima e la seconda regione semiconduttrice 14a, 14b attraversano completamente lo strato epitassiale intermedio 10 e si estendono parzialmente all’interno dello strato epitassiale inferiore 8. Inoltre, la prima e la seconda regione semiconduttrice 14a, 14b hanno un livello di drogaggio medio Na_14tale per cui:
h14>2*ε*Ec/(q*Na_14) (1) in cui ε à ̈ la costante dielettrica assoluta del carburo di silicio, Ecà ̈ il campo elettrico critico del carburo di silicio, e q à ̈ la carica dell’elettrone. Ad esempio, lo spessore h14può essere pari a 0,4Î1⁄4m, ed il livello di drogaggio medio Na_14può essere compreso nell’intervallo 1·10<18>cm<-3>-5·10<18>cm<-3>.
Il transistore MOSFET a trincea 2 comprende inoltre una trincea 20, la quale si estende a partire dalla superficie superiore S12ed ha uno spessore h20>h12+h10. In altre parole, la trincea 20 si estende attraverso lo strato epitassiale superiore 12 e lo strato epitassiale intermedio 10, fino a contattare lo strato epitassiale inferiore 8. Inoltre, la trincea 20 à ̈ distanziata lateralmente rispetto alla prima ed alla seconda regione semiconduttrice 14a, 14b, in maniera tale da estendersi all’interno della regione interna 16 senza contattare la prima e la seconda regione semiconduttrice 14a, 14b, le quali sono equidistanti dalla trincea 20 stessa.
In dettaglio, la trincea 20 Ã ̈ delimitata da una parete 22, e la prima e la seconda regione semiconduttrice 14a, 14b distano entrambe una distanza d dalla parete 22. In pratica, indicando con w20la larghezza della trincea 20 e con w16la larghezza della regione interna 16, si ha w16=w20+2d.
La parete 22 à ̈ rivestita internamente da un primo strato di ossido 24. Inoltre, all’interno della trincea 20 à ̈ presente una prima regione di porta (“gate†) 26, la quale à ̈ a contatto diretto con il primo strato di ossido 24 ed à ̈ formata di polisilicio.
Il transistore MOSFET a trincea 2 comprende inoltre una prima area dielettrica 30, la quale à ̈ disposta al di sopra della superficie superiore S12, à ̈ verticalmente allineata alla trincea 20 ed à ̈ a contatto diretto con il primo strato di ossido 24 e con la prima regione di porta 26.
Il transistore MOSFET a trincea 2 comprende inoltre una regione di sorgente 32 di tipo N+ (ad esempio, drogata con fosforo o arsenico) e con livello di drogaggio all’incirca pari a 10<19>cm<-3>. In dettaglio, la regione di sorgente 32 si estende a partire dalla superficie superiore S12e circonda la trincea 20; inoltre, la regione di sorgente 32 contatta il primo strato di ossido 24 e la prima area dielettrica 30. In maggior dettaglio, la regione di sorgente 32 comprende una prima ed una seconda sottoregione di sorgente 32a, 32b, le quali si estendono su lati opposti rispetto alla trincea 20.
Il dispositivo elettronico integrato 1 comprende inoltre una metallizzazione superiore 34 ed una metallizzazione inferiore 36, nonché una metallizzazione di porta, quest’ultima contattando in modo di per sé noto la prima regione di porta 26 e non essendo mostrata.
In dettaglio, la metallizzazione superiore 34 funge da metallizzazione di sorgente e si estende al di sopra della superficie superiore S12, in contatto diretto con lo strato epitassiale superiore 12, in modo da circondare la prima area dielettrica 30. Inoltre, la metallizzazione di sorgente 34 Ã ̈ a contatto diretto con la regione di sorgente 32.
La metallizzazione inferiore 36 funge da metallizzazione di pozzo (“drain†) e si estende al di sotto della superficie inferiore S5del substrato 5, con cui à ̈ in contatto diretto.
All’interno della regione periferica 3a à ̈ possibile distinguere un’area di bordo E, disposta all’interno del corpo 4 e ospitante una struttura di terminazione di bordo, descritta in seguito. Inoltre, all’interno della regione centrale 3b à ̈ possibile distinguere un’area attiva A, disposta all’interno del corpo 4 e ospitante il transistore MOSFET a trincea 2.
In particolare, l’area attiva A si estende attraverso lo strato epitassiale superiore 12, lo strato epitassiale intermedio 10 e parte dello strato epitassiale inferiore 8, ed à ̈ parzialmente delimitata dalla prima e dalla seconda regione semiconduttrice 14a, 14b.
In maggior dettaglio, l’area attiva A ospita una giunzione del tipo metallo – ossido – semiconduttore formata dalla prima regione di porta 26, dal primo strato di ossido 24 e dallo strato epitassiale superiore 12.
Polarizzando in modo di per sé noto la metallizzazione superiore 34 e la metallizzazione di porta, à ̈ possibile formare un canale di tipo N all’interno dello strato epitassiale superiore 12, ed in particolare in una regione dello strato epitassiale superiore 12 disposta a contatto diretto con il primo strato di ossido 24. Inoltre, polarizzando in modo di per sé noto la metallizzazione superiore 34 e la metallizzazione inferiore 36 con una tensione VDS, à ̈ possibile generare una corrente IDS.
La corrente IDSscorre tra la metallizzazione superiore 34 e la metallizzazione inferiore 36, dunque ha direzione verticale e scorre sia attraverso il silicio che attraverso il carburo di silicio. In particolare, la corrente IDSscorre all’interno del canale di tipo N, attraversando lo strato epitassiale superiore 12; inoltre, la corrente IDSattraversa il substrato 5, lo strato di buffer 6, nonché lo strato epitassiale inferiore 8 e lo strato epitassiale intermedio 10.
In pratica, il substrato 5, lo strato di buffer 6 e lo strato epitassiale inferiore 8 fungono da regione di pozzo (“drain†) del transistore MOSFET a trincea 2, la cui regione di corpo à ̈ formata dallo strato epitassiale superiore 12, come precedentemente accennato.
Nel caso in cui la tensione VDSsia tale da polarizzare inversamente la giunzione PN presente tra lo strato epitassiale superiore 12 e lo strato epitassiale intermedio 10, e dunque anche la giunzione PN presente tra lo strato epitassiale inferiore 8 e la prima e la seconda regione semiconduttrice 14a, 14b, il modulo della tensione VDSnon può superare una tensione massima Vmax, pena l’innesco di un fenomeno di rottura all’interno del transistore MOSFET a trincea 2.
In particolare, la tensione massima Vmaxrisulta particolarmente elevata grazie alla presenza, all’interno dello strato epitassiale intermedio 10 e di parte dello strato epitassiale inferiore 8, della prima e della seconda regione semiconduttrice 14a, 14b.
Infatti, assumendo per semplicità che la regione di sorgente 32 e la prima regione di porta 26 siano cortocircuitate, lo spessore h14ed il drogaggio della prima e della seconda regione semiconduttrice 14a, 14b sono tali per cui la tensione VDScade sostanzialmente all’interno della prima e della seconda regione semiconduttrice 14a, 14b, nonché dello strato epitassiale inferiore 8 e dello strato di buffer 6. In altre parole, si genera un campo elettrico non nullo solamente all’interno della prima e della seconda regione semiconduttrice 14a, 14b, dello strato epitassiale inferiore 8 e dello strato di buffer 6; viceversa, all’interno dello strato epitassiale superiore 12, il campo elettrico à ̈ in prima approssimazione trascurabile. Pertanto, le tensione massima Vmaxà ̈ limitata superiormente, invece che dal campo elettrico critico del silicio, dal campo elettrico critico del carburo di silicio, il quale, come detto, à ̈ maggiore del campo elettrico critico del silicio.
In maggior dettaglio, relativamente allo strato epitassiale superiore 12, il campo elettrico ivi presente à ̈ trascurabile non solo in prossimità della prima e della seconda regione semiconduttrice 14a, 14b, bensì anche in prossimità della regione interna 16, cioà ̈ laddove lo strato epitassiale superiore 12 non à ̈ a diretto contatto con la prima e la seconda regione semiconduttrice 14a, 14b. Infatti, come mostrato qualitativamente in figura 1, al di sotto della prima e della seconda regione semiconduttrice 14a, 14b, le linee equipotenziali L che si generano all’interno del transistore MOSFET a trincea 2 risultano all’incirca parallele alla prima e alla seconda regione semiconduttrice 14a, 14b. Invece, in corrispondenza della regione interna 16, le linee equipotenziali L si incurvano, a causa della presenza della trincea 20, ed in particolare del primo strato di ossido 24, in maniera tale per cui il campo elettrico stesso assume una direzione in prima approssimazione parallela alla superficie intermedia S10.
Da un punto di vista più quantitativo, al fine di ridurre il campo elettrico presente nelle porzioni di strato epitassiale superiore 12 disposte affacciate alla regione interna 16, à ̈ possibile imporre d<h8.
Il dispositivo elettronico integrato 1 comprende inoltre una prima regione dielettrica 40, la quale si estende al di sopra della superficie intermedia S10, a contatto diretto con lo strato epitassiale intermedio 10 e con uno spessore h40, il quale, come mostrato nella forma di realizzazione illustrata in figura 1, può essere all’incirca pari allo spessore h12.
In dettaglio, la prima regione dielettrica 40 può essere formata, ad esempio, di ossido di silicio, oppure di nitruro di silicio, oppure di una combinazione di ossido di silicio e nitruro di silicio. Inoltre, la prima regione dielettrica 40 si estende al di sopra della superficie intermedia S10in modo da essere complanare rispetto allo strato epitassiale superiore 12, dal quale à ̈ circondata. In altre parole, la prima regione dielettrica 40 definisce una prima ed una seconda porzione 12a, 12b dello strato epitassiale superiore 12, lateralmente distanziate e tra le quali si estende appunto la prima regione dielettrica 40. In pratica, nella seconda porzione 12b si estende l’area attiva A, mentre la prima porzione 12a à ̈ delimitata dalla linea di taglio LT, in maniera tale per cui la prima regione dielettrica 40 risulta disposta tra l’area attiva A e la linea di taglio LT, cioà ̈ tra l’area attiva A e la superficie laterale del corpo 4.
In maggior dettaglio, la prima regione dielettrica 40 à ̈ lateralmente sfalsata ed à ̈ parzialmente sovrapposta rispetto alla prima regione semiconduttrice 14a, con cui à ̈ in contatto diretto. In particolare, la prima regione dielettrica 40 risulta sovrapposta alla prima regione semiconduttrice 14a per una larghezza x compresa, ad esempio, nell’intervallo 0,5Î1⁄4m-5Î1⁄4m.
Al di sopra della prima regione dielettrica 40 si estende una seconda regione dielettrica 42 formata ad esempio di vetro borofosfosilicato (“borophosphosilicate glass†, BPSG). In particolare, la seconda regione dielettrica 42 à ̈ in contatto diretto con la prima regione dielettrica 40 e si estende lateralmente in modo da sovrastare parzialmente anche la prima e la seconda porzione 12a, 12b dello strato epitassiale superiore 12, con la quali à ̈ in contatto diretto. A sua volta, la seconda regione dielettrica 42 à ̈ sovrastata in parte dalla metallizzazione superiore 34, con cui à ̈ in contatto diretto. Inoltre, la metallizzazione superiore 34 risulta interposta tra la prima area dielettrica 30 e la seconda regione dielettrica 42.
Il dispositivo elettronico integrato 1 comprende inoltre un anello equipotenziale 50 (“equipotential ring†, EQR) di materiale metallico, il quale si estende al di sopra della superficie superiore S12ed à ̈ collegato alla metallizzazione inferiore 36 attraverso la prima porzione 12a dello strato epitassiale superiore 12. Pertanto, l’anello equipotenziale 50 si trova, in uso, al medesimo potenziale della metallizzazione inferiore 36, a meno della caduta di tensione dovuta alla tensione interna (“built-in voltage†) che si localizza tra la prima porzione 12a e lo strato epitassiale intermedio 10.
In maggior dettaglio, l’anello equipotenziale 50 sovrasta parzialmente la seconda regione dielettrica 42, con cui à ̈ a contatto diretto, e contatta la prima porzione 12a dello strato epitassiale superiore 12, essendo invece separato dalla metallizzazione superiore 34.
In pratica, la prima regione dielettrica 40 forma una struttura di terminazione di bordo parzialmente sepolta tale per cui, in uso, le linee equipotenziali L assumono l’andamento mostrato qualitativamente in figura 1. In particolare, in corrispondenza della prima regione dielettrica 40, le linee equipotenziali L si inclinano rispetto alla superficie intermedia S10ed alla superficie superiore S12, in maniera tale da attraversare la stessa prima regione dielettrica 40. Il campo elettrico rimane dunque confinato all’interno della prima regione dielettrica 40, senza penetrare all’interno della prima e della seconda porzione 12a, 12b dello strato epitassiale superiore 12. Pertanto, si previene l’insorgere del fenomeno della rottura all’interno dello strato epitassiale superiore 12, anche in corrispondenza della regione periferica 3a della piastrina 3.
Per quanto concerne la seconda regione dielettrica 42, essa conferisce robustezza alla struttura di terminazione di bordo e funge da elemento di protezione rispetto ad eventuali agenti contaminanti esterni.
Per quanto concerne, invece, la prima porzione 12a dello strato epitassiale superiore 12, essa potrebbe essere assente, cioà ̈ la prima regione dielettrica 40 potrebbe estendersi fino alla linea di taglio LT, tuttavia la sua presenza consente di evitare la presenza di un elevato spessore di materiale dielettrico in corrispondenza della linea di taglio LT.
Come mostrato in figura 2, secondo una differente forma di realizzazione, la prima regione dielettrica 40 definisce una prima ed una seconda protuberanza 52, 53, disposte su rispettivi bordi della prima regione dielettrica 40, rialzate rispetto alla superficie superiore S12e circondate dalla seconda regione dielettrica 42.
Come mostrato in figura 3, secondo un’ancora differente forma di realizzazione, la prima regione dielettrica 40 risulta parzialmente sovrapposta alla seconda porzione 12b dello strato epitassiale superiore 12, in maniera tale per cui la prima protuberanza 52 si estende al di sopra della superficie superiore S12. La seconda protuberanza 53, invece, à ̈ assente.
In tale forma di realizzazione, la seconda regione dielettrica 42 si estende in modo da circondare la protuberanza 52, in maniera tale da prevenire il contatto tra la prima regione dielettrica 40 e la metallizzazione superiore 34. Inoltre, la prima regione dielettrica 40 non contatta la prima porzione 12a dello strato epitassiale superiore 12. In altre parole, tra la prima regione dielettrica 40 e la prima porzione 12a à ̈ presente un primo interstizio 54, all’interno del quale si estende l’anello equipotenziale 50. In uso, differentemente da quanto mostrato in figura 1, l’anello equipotenziale 50 si trova al medesimo potenziale della metallizzazione inferiore 36, senza che si verifichi alcuna caduta di tensione dovuta alla tensione interna (“built-in voltage†) che si localizza tra la prima porzione 12a e lo strato epitassiale intermedio 10.
Come mostrato in figura 4, secondo una differente forma di realizzazione, il dispositivo elettronico integrato 1 Ã ̈ del tipo mostrato in figura 1 e comprende inoltre una regione di confinamento 60 di tipo P- (ad esempio, drogata con alluminio), la quale si estende attraverso lo strato epitassiale intermedio 10, a partire dalla superficie intermedia S10, con uno spessore h60ad esempio pari allo spessore h14della prima e della seconda regione semiconduttrice 14a, 14b.
In maggior dettaglio, la regione di confinamento 60 ha un livello di drogaggio almeno pari al livello di drogaggio dello strato epitassiale inferiore 8, ed inferiore al livello di drogaggio della prima e della seconda regione semiconduttrice 14a, 14b. Inoltre, la regione di confinamento 60 si estende tra la prima regione semiconduttrice 14a, con cui à ̈ in contatto diretto, e la linea di taglio LT, ed à ̈ interamente sovrastata dalla prima regione dielettrica 40, con cui à ̈ in contatto diretto. In aggiunta, la regione di confinamento 60 si estende a distanza rispetto alla linea di taglio LT; ancora, come mostrato nella forma di realizzazione illustrata in figura 4, la regione di confinamento 60 può essere sfalsata lateralmente rispetto all’anello equipotenziale 50 in maniera tale per cui lo stesso anello equipotenziale 50 non si sovrappone alla regione di confinamento 60.
In pratica, indicando con 62 una regione di curvatura della prima regione semiconduttrice 14a avente approssimativamente la forma di uno spigolo e delimitante una porzione della prima regione semiconduttrice 14a rivolta verso la linea di taglio LT, la regione di confinamento 60 consente di ridurre il campo elettrico che, in assenza della regione di confinamento 60, si localizzerebbe in corrispondenza della regione di curvatura 62.
Sebbene non mostrate, sono altresì possibili forme di realizzazione del tipo mostrato nelle figure 2 o 3, e provviste inoltre della regione di confinamento 60 precedentemente descritta. Inoltre, all’interno dell’area attiva A, il dispositivo elettronico integrato 1 può formare, invece del transistore MOSFET a trincea 2, un differente componente elettronico elementare, quale ad esempio un diodo a giunzione, un transistore MOS di potenza, un transistore bipolare a porta isolata (“Insulated Gate Bipolar Transistor†, IGBT), ecc. A titolo puramente esemplificativo, la figura 5 mostra una forma di realizzazione in cui il dispositivo elettronico integrato 1 forma, all’interno dell’area attiva A, un transistore MOSFET a cella planare 70.
In particolare, con riferimento appunto alla figura 5, elementi ivi presenti e già presenti in figura 1 sono indicati con i medesimi numeri di riferimento. Inoltre, la seguente descrizione si limita alle differenze rispetto alla forma di realizzazione mostrata in figura 1.
In dettaglio, lo strato epitassiale superiore 12 à ̈ di tipo N- (ad esempio, drogato con fosforo) ed ha un livello di drogaggio ad esempio pari a 10<15>cm<-3>. Inoltre, all’interno dell’area attiva A si estendono una prima ed una seconda regione superiore 72a, 72b di tipo P (ad esempio, drogate con boro), le quali fungono, rispettivamente, da prima e seconda regione di corpo.
In dettaglio, la prima e la seconda regione superiore 72a, 72b hanno un livello di drogaggio compreso, ad esempio, fra 5*10<16>cm<-3>e 5*10<17>cm<-3>. Inoltre, la prima e la seconda superiore 72a, 72b sono lateralmente distanziate e sono disposte rispettivamente al di sotto ed in contatto diretto con la prima e la seconda sottoregione di sorgente 32a, 32b. In pratica, la prima sottoregione di sorgente 32a risulta interposta tra la prima regione dielettrica 40, dalla quale à ̈ lateralmente distanziata, e la seconda sottoregione di sorgente 32b.
In maggior dettaglio, la prima e la seconda regione superiore 72a, 72b circondano, rispettivamente, la prima e la seconda sottoregione di sorgente 32a, 32b, e si estendono verticalmente attraverso lo strato epitassiale superiore 12 a partire dalla superficie superiore S12, fino a contattare, rispettivamente, la prima e la seconda regione semiconduttrice 14a, 14b.
Al di sopra della superficie superiore S12si estende un secondo strato di ossido 74; in particolare, il secondo strato di ossido 74 si estende al di sopra ed in contatto diretto con una porzione dello strato epitassiale superiore 12 disposta tra la prima e la seconda sottoregione di sorgente 32a, 32b, le quali sono sovrastate in parte dallo stesso secondo strato di ossido 74.
Al di sopra ed in contatto diretto con il secondo strato di ossido 74 si estende una seconda regione di porta 76, formata di polisilicio e sovrastata, a sua volta, da una seconda area dielettrica 78. In particolare, la seconda area dielettrica 78 circonda sia il secondo strato di ossido 74 che la seconda regione di porta 76, ed inoltre contatta la prima e la seconda sottoregione di sorgente 32a, 32b.
Al di sopra della superficie superiore S12si estende inoltre un terzo strato di ossido 84, il quale si estende, in particolare, al di sopra ed in contatto diretto con una porzione dello strato epitassiale superiore 12 disposta tra la prima regione superiore 72a e la prima regione dielettrica 40. Inoltre, sia la prima regione superiore 72a che la prima regione dielettrica 40 sono in parte sovrastate dal terzo strato di ossido 84, con cui sono in contatto diretto.
Al di sopra ed in contatto diretto con il terzo strato di ossido 84 si estende una terza regione di porta 86, formata di polisilicio e sovrastata in parte da una terza area dielettrica 88.
In dettaglio, la terza regione di porta 86 à ̈ collegata, in modo di per sé noto e pertanto non mostrato, alla seconda regione di porta 76. Inoltre, la terza area dielettrica 88 à ̈ lateralmente distanziata dalla seconda regione dielettrica 42, in modo da definire un secondo interstizio 90, all’interno del quale si estende una metallizzazione di porta 92 del transistore MOSFET a cella planare 70. La metallizzazione di porta 92 sovrasta parzialmente la seconda regione dielettrica 42 e la terza area dielettrica 88, contatta la terza regione di porta 86 ed à ̈ disaccoppiata dalla metallizzazione superiore 34.
A sua volta, la metallizzazione superiore 34 circonda la seconda area dielettrica 78 ed à ̈ disaccoppiata dal terzo strato di ossido 84 e dalla terza regione di porta 86, grazie all’interposizione della terza area dielettrica 88. In pratica, la metallizzazione superiore 34 funge da metallizzazione di sorgente, mentre la metallizzazione inferiore 36 funge da metallizzazione di pozzo.
Il presente dispositivo elettronico integrato può essere realizzato usando il procedimento di fabbricazione descritto nel seguito e rappresentato nelle figure 6-20. A titolo esemplificativo, e senza perdita di generalità, nel seguito si descrivono le operazioni relative alla fabbricazione delle forme di realizzazione mostrate nelle figure 1, 2, 3 e 4. In particolare, relativamente alla forma di realizzazione mostrata in figura 4, il corrispondente processo di fabbricazione 4 funge da esempio relativo, in generale, alla fabbricazione delle forme di realizzazione provviste della regione di confinamento 60.
Come mostrato in figura 6, per fabbricare la forma di realizzazione mostrata in figura 1 si predispone il substrato 5, e successivamente si formano lo strato di buffer 6, lo strato epitassiale inferiore 8 e lo strato epitassiale intermedio 10. In particolare, anche lo strato di buffer 6 può essere formato mediante crescita epitassiale.
Successivamente (figura 7), impiegando una prima maschera 100 formata di un materiale opportuno (ad esempio, ossido o nitruro di silicio deposti mediante tecniche che deposizione chimica da vapore – “chemical vapor deposition†, CVD), si esegue una sequenza di impianti di specie droganti di tipo P (ad esempio, atomi di alluminio), rappresentata dalle frecce 102, in modo da localizzare le specie droganti in un primo ed un secondo straterello 14a’, 14b’ di tipo P+, disposti al di sotto della superficie intermedia S10e destinati a formare, rispettivamente, la prima e la seconda regione semiconduttrice 14a, 14b.
In particolare, la sequenza di impianti à ̈ formata da uno o più impianti successivi, effettuati mediante impiego della medesima prima maschera 100. In maggior dettaglio, ciascun impianto della sequenza di impianti viene eseguito a caldo, cioà ̈ ad una temperatura superiore ai 400°C, al fine di limitare i difetti introdotti durante l’impianto stesso all’interno del reticolo cristallino del carburo di silicio; inoltre, ciascun impianto può avvenire a dosaggio ed energia rispettivamente compresi negli intervalli 1·10<15>cm<-2>-1·10<16>cm<-2>e 20keV-200keV.
Successivamente (figura 8), la prima maschera 100 viene rimossa, e viene eseguito un trattamento termico ad una temperatura compresa tra 1400°C e 1850°C e di durata compresa tra 10 e 100 minuti, al fine di ridurre i siti dello strato epitassiale inferiore 8 e dello strato epitassiale intermedio 10 danneggiati in seguito al precedente processo di impiantazione ionica, nonché per attivare le specie droganti. In pratica, il trattamento termico avviene ad una temperatura sufficiente ad attivare una opportuna quantità di drogante, in maniera tale per cui il primo ed il secondo straterello 14a’, 14b’ formano, rispettivamente, la prima e la seconda regione semiconduttrice 14a, 14b.
In seguito (figura 9), si forma mediante eteroepitassia lo strato epitassiale superiore 12, formato di silicio.
Successivamente (figura 10), impiegando una seconda maschera di resist 104, si esegue un attacco chimico (a secco o a umido) per rimuovere selettivamente una porzione dello strato epitassiale superiore 12, definendo così una prima finestra 106 e la prima e la seconda porzione 12a, 12b dello strato epitassiale superiore 12. In particolare, la prima finestra 106 à ̈ interposta tra la prima e la seconda porzione 12a, 12b, ed à ̈ destinata ad ospitare la prima regione dielettrica 40. In maggior dettaglio, l’attacco chimico ha come punto di arresto (“end-point†) il carburo di silicio, in maniera tale per cui, in cui corrispondenza della prima finestra 106, il silicio viene rimosso interamente.
Successivamente (figura 11), si rimuove la seconda maschera di resist 104 e si deposita un primo strato dielettrico 40’, destinato a formare la prima regione dielettrica 40. Il primo strato dielettrico ha uno spessore sufficiente a riempire interamente la prima finestra 106, dunque ha uno spessore maggiore dello spessore h12, e può essere formato a sua volta da una pluralità di sottostrati dielettrici (non mostrati).
Successivamente (figura 12), si esegue una planarizzazione chimico-meccanica (“chemical mechanical polishing†, CMP), al fine di rimuovere porzioni del primo strato dielettrico 40’ disposte all’esterno della prima finestra 106, formando così la prima regione dielettrica 40.
In modo di per sé noto, quindi non mostrato, si formano successivamente la regione di sorgente 32, la trincea 20, il primo strato di ossido 24, la prima regione di porta 26, la prima regione dielettrica 30 e la seconda regione dielettrica 42, nonché la metallizzazione superiore 34, la metallizzazione di porta e la metallizzazione inferiore 36. Infine, si determina in modo di per sé noto una posizione della linea di taglio LT e si taglia la piastrina 3, ottenendo il dispositivo elettronico integrato mostrato in figura 1. Nel seguito, per brevità, ci si riferisce a tali operazioni non mostrate in dettaglio come alle operazioni finali.
Relativamente alla forma di realizzazione mostrata in figura 2, per fabbricarla si eseguono le operazioni mostrate nelle figure 6-9, e successivamente (figura 13) si forma, al di sopra della superficie superiore S12, uno strato di ossido di buffer 110 (opzionale) e uno strato di nitruro di silicio 112. In particolare, lo strato di ossido di buffer 110 assolve la funzione di limitare gli stress meccanici introdotti nello strato epitassiale superiore 12 durante le operazioni descritte qui di seguito.
Successivamente (figura 14), si effettua, mediante impiego di una terza maschera di resist 120, un attacco chimico, per rimuovere selettivamente una porzione dello strato di nitruro di silicio 112, definendo una seconda finestra 126 destinata ad ospitare la prima regione dielettrica 40, come descritto in seguito.
In seguito (figura 15), si effettua un ulteriore attacco chimico, autoallineato all’attacco chimico precedente, cioà ̈ effettuato mediante impiego della terza maschera di resist 120, ed avente la finalità di rimuovere selettivamente una porzione dello strato di ossido di buffer 110 (se presente) ed una porzione dello strato epitassiale superiore 12, entrambe sottostanti alla seconda finestra 126. In pratica, così facendo, la seconda finestra 126 aumenta di spessore.
Al termine dell’ulteriore attacco chimico, la seconda finestra 126 si estende all’interno dello strato epitassiale superiore 12 con uno spessore h126(calcolato a partire dalla superficie superiore S12) al più pari a h12-h40/2, in maniera tale per cui la finestra 126 non raggiunge il sottostante carburo di silicio; ad esempio, nel caso in cui si abbia h40=h12, lo spessore h126può essere pari a circa la metà dello spessore h12dello strato epitassiale superiore 12. Pertanto, al di sotto della seconda finestra 126, lo strato epitassiale superiore 12 definisce una porzione residua 12c formata di silicio.
Successivamente (figura 16), si ossida termicamente l’intera porzione residua 12c, formando così la prima regione dielettrica 40, la quale, a causa del maggior volume dell’ossido di silicio rispetto al silicio, forma altresì la prima e la seconda protuberanza 52, 53. In tal modo, la prima regione dielettrica 40 risulta a contatto diretto con la superficie intermedia S10definita dallo strato epitassiale intermedio 10. Si rimuovono quindi lo strato di nitruro di silicio 112 e lo strato di ossido di buffer 110 (se presente), ed infine si eseguono le summenzionate operazioni finali.
Per quanto concerne, invece, la forma di realizzazione mostrata in figura 3, per fabbricarla si eseguono le operazioni mostrate nelle figure 6-11, e successivamente (figura 17) si esegue, mediante impiego di una quarta maschera di resist 140, un attacco chimico. In particolare, la quarta maschera di resist 140 Ã ̈ disposta, rispetto alla seconda maschera di resist 104 utilizzata in precedenza, in maniera tale per cui la prima regione dielettrica 40 definisce il primo interstizio 54 e la prima protuberanza 52, la quale si estende al di sopra della superficie superiore S12.
In seguito, si rimuove la quarta maschera di resist 140 e si eseguono le summenzionate operazioni finali.
Per quanto concerne, infine, la forma di realizzazione mostrata in figura 4, per fabbricarla si eseguono le operazioni mostrate nelle figure 6 e 7.
Successivamente (figura 18), dunque prima di effettuare il trattamento termico ad una temperatura compresa tra 1400°C e 1850°C, si esegue, mediante una quinta maschera 150, un impianto di specie droganti di tipo P (ad esempio, alluminio), rappresentato dalle frecce 152, in modo da localizzare le specie droganti in un terzo straterello 60’ di tipo P-, disposto al di sotto della superficie intermedia S10, a contatto con il primo straterello 14a’ e destinato a formare la regione di confinamento 60. In maggior dettaglio, la quinta maschera 150 può essere formata a partire dalla prima maschera 100, mediante rimozione selettiva di una porzione della stessa prima maschera 100. Inoltre, tale impianto può avvenire con dosaggio compreso nell’intervallo 1·10<12>cm<-2>-5·10<13>cm<-2>e con energia compresa nell’intervallo 20KeV-200KeV, nonché ad una temperatura all’incirca pari a 400°C. In particolare, il dosaggio à ̈ tale per cui non si verifica un’apprezzabile alterazione del livello di drogaggio del primo e del secondo straterello 14a’, 14b’.
Successivamente (figura 19), si rimuove la quinta maschera 150 e si esegue il trattamento termico ad una temperatura compresa tra 1400°C e 1850°C, in maniera tale per cui il primo, il secondo ed il terzo straterello 14a’, 14b’ e 60’ formano, rispettivamente, la prima regione semiconduttrice 14a, la seconda regione semiconduttrice 14b e la regione di confinamento 60.
In seguito, si eseguono le operazioni mostrate nelle figure 9-12 e le operazioni finali.
In alternativa, per fabbricare ancora la forma di realizzazione mostrata in figura 4, à ̈ possibile eseguire le operazioni mostrate nelle figure 6-8, e successivamente (figura 20), dunque dopo aver rimosso la prima maschera 100 ed aver effettuato il trattamento termico ad una temperatura compresa tra 1400°C e 1850°C, eseguire, mediante una sesta maschera 160, un impianto di specie droganti di tipo P (ad esempio, boro). Tale impianto, rappresentato dalle frecce 162, assolve la funzione di formare il summenzionato terzo straterello 60’.
In maggior dettaglio, tale impianto può avvenire a temperatura ambiente, con dosaggio compreso nell’intervallo 5·10<14>cm<-2>-5·10<15>cm<-2>e con energia compresa nell’intervallo 20KeV-200KeV. Inoltre, la sesta maschera 160 à ̈ disposta, rispetto alla prima maschera 100 utilizzata in precedenza, in maniera tale da consentire l’impianto di specie droganti anche in una porzione della prima regione semiconduttrice 14a rivolta verso il terzo straterello 60’. In tal modo, si evita che eventuali disallineamenti tra la sesta e la prima maschera 160, 100 facciano sì che il terzo straterello 60’ non sia a contatto con la prima regione semiconduttrice 14a.
Successivamente si eseguono le operazioni mostrate nelle figure 9-12 e le operazioni finali.
In pratica, secondo quest’ultima forma di realizzazione, la regione di confinamento 60 coincide con il terzo straterello 60’, dunque la formazione della stessa regione di confinamento 60 non comporta alcun trattamento termico. Pertanto, la regione di confinamento 60 presenta un’elevata difettosità, la qual cosa consente di ridurre ulteriormente il campo elettrico in prossimità della regione di curvatura 62.
I vantaggi che il presente dispositivo elettronico integrato ed il presente metodo di fabbricazione consentono di ottenere emergono chiaramente dalla discussione precedente.
In dettaglio, il presente dispositivo elettronico integrato si avvale di una struttura di terminazione di bordo sepolta, la quale consente di prevenire la generazione di campi elettrici apprezzabili all’interno dello strato epitassiale superiore 12, anche in prossimità della linea di taglio LT. In particolare, il presente dispositivo elettronico integrato risulta meno soggetto, rispetto ai dispositivi tradizionali, all’insorgenza del fenomeno della rottura, anche in condizioni di interdizione, cioà ̈ quando la metallizzazione superiore 34 e la metallizzazione inferiore 36 sono polarizzate in maniera tale per cui la giunzione PN presente tra lo strato epitassiale superiore 12 e lo strato epitassiale intermedio 10 à ̈ polarizzata inversamente.
Risulta infine evidente che ai presenti dispositivo elettronico integrato e metodo di fabbricazione possono essere apportate modifiche e varianti, senza uscire dall’ambito della presente invenzione.
A titolo puramente esemplificativo, à ̈ possibile invertire tutti i tipi degli elementi di semiconduttore descritti, e/o impiegare materiali semiconduttori differenti, ad esempio utilizzando il germanio al posto del silicio, oppure, sempre a titolo esemplificativo, utilizzando il germanio al posto del silicio ed il silicio al posto del carburo di silicio. Inoltre, il materiale semiconduttore formante il substrato 5 può essere scelto in modo indipendente dai materiali semiconduttori che formano lo strato di buffer 6, lo strato epitassiale inferiore 8, lo strato epitassiale intermedio 10 (se presente) e lo strato epitassiale superiore 12.
Inoltre, relativamente al metodo di fabbricazione, à ̈ ad esempio possibile che le operazioni mostrate in figura 15 siano tali per cui la seconda finestra 126 non si estende all’interno dello strato epitassiale superiore 12, cioà ̈ siano tali per cui h126=0. La porzione residua 12c ha dunque uno spessore pari all’intero spessore h12dello strato epitassiale superiore 12, e pertanto la prima regione dielettrica 40, che si genera in seguito al processo di ossidazione termica dell’intera porzione residua 12c, ha uno spessore h40superiore allo spessore h12.

Claims (15)

  1. RIVENDICAZIONI 1. Dispositivo elettronico integrato formato in un corpo (4) di materiale semiconduttore delimitato lateralmente da una superficie laterale (LT), comprendente: - un substrato (5) di un primo materiale semiconduttore (SiC); - una prima regione epitassiale (6,8,10) di un secondo materiale semiconduttore (SiC), sovrastante il substrato e definente una prima superficie (S10); - una seconda regione epitassiale (12b) di un terzo materiale semiconduttore (Si), sovrastante la prima superficie (S10) ed in contatto diretto con la prima regione epitassiale, il terzo materiale semiconduttore avendo un bandgap inferiore al bandgap del secondo materiale semiconduttore; - un’area attiva (A) estendentesi all’interno della seconda regione epitassiale ed ospitante almeno un componente elettronico elementare (2;70); e - una struttura di terminazione di bordo (40,60) interposta tra l’area attiva e la superficie laterale, e comprendente una prima regione dielettrica (40) disposta lateralmente rispetto alla seconda regione epitassiale, sovrastante la prima superficie (S10) ed in contatto diretto con la prima regione epitassiale.
  2. 2. Dispositivo elettronico secondo la rivendicazione 1, in cui la prima regione epitassiale (6,8,10) à ̈ di un primo tipo di conducibilità, e comprendente inoltre una regione profonda (14a) di un secondo tipo di conducibilità, estendentesi al di sotto della prima superficie (S10) ed all’interno della prima regione epitassiale, la prima regione dielettrica (40) essendo parzialmente sovrapposta alla regione profonda, con cui à ̈ a contatto diretto.
  3. 3. Dispositivo elettronico secondo la rivendicazione 2, in cui la struttura di terminazione di bordo comprende inoltre una regione di confinamento (60) del secondo tipo di conducibilità, estendentesi all’interno della prima regione epitassiale (6,8,10) a partire dalla prima superficie (S10), la regione di confinamento essendo disposta lateralmente rispetto alla regione profonda (14a), con cui à ̈ in contatto diretto, ed essendo inoltre sovrastata, in contatto diretto, dalla prima regione dielettrica (40).
  4. 4. Dispositivo elettronico secondo la rivendicazione 3, in cui la regione di confinamento (60) ha un livello di drogaggio inferiore al livello di drogaggio della regione profonda (14a).
  5. 5. Dispositivo elettronico secondo una qualsiasi delle rivendicazioni precedenti, comprendente inoltre una terza regione epitassiale (12a) del terzo materiale semiconduttore (Si), sovrastante la prima superficie (S10) ed in contatto diretto con la prima regione epitassiale (6,8,10), la prima regione dielettrica (40) essendo interposta tra la seconda (12b) e la terza regione epitassiale.
  6. 6. Dispositivo elettronico secondo la rivendicazione 5, in cui la terza regione epitassiale (12a) à ̈ lateralmente distanziata dalla prima regione dielettrica (40), in maniera tale per cui la prima regione dielettrica e la terza regione epitassiale delimitano un interstizio (54), il dispositivo elettronico comprendendo inoltre una regione conduttrice (50) estendentesi all’interno dell’interstizio e a contatto diretto con la prima regione epitassiale (6,8,10).
  7. 7. Dispositivo elettronico secondo una qualsiasi delle rivendicazioni precedenti, comprendente inoltre una seconda regione dielettrica (42), sovrastante la prima regione dielettrica (40).
  8. 8. Metodo di fabbricazione di un dispositivo elettronico integrato, comprendente le fasi di: - predisporre un substrato (5) di un primo materiale semiconduttore (SiC); - formare al di sopra del substrato una prima regione epitassiale (6,8,10) di un secondo materiale semiconduttore (SiC), definente una prima superficie (S10); - formare, al di sopra ed in contatto diretto con la prima regione epitassiale, una seconda regione epitassiale (12b) di un terzo materiale semiconduttore (Si), il terzo materiale semiconduttore avendo un bandgap inferiore al bandgap del secondo materiale semiconduttore; - formare, all’interno di un’area attiva (A) estendentesi all’interno della seconda regione epitassiale, almeno un componente elettronico elementare (2;70); - definire una posizione di una linea di taglio (LT) rispetto all’area attiva (A); e - formare, al di sopra della prima superficie ed in contatto diretto con la prima regione epitassiale, e lateralmente rispetto alla seconda regione epitassiale, una prima regione dielettrica (40), interposta tra l’area attiva e la posizione della linea di taglio.
  9. 9. Metodo di fabbricazione secondo la rivendicazione 8, in cui la fase di formare una seconda regione epitassiale (12b) comprende formare un primo strato epitassiale (12) al di sopra della prima regione epitassiale (6,8,10), e in cui la fase di formare la prima regione dielettrica (40) comprende le fasi di: - rimuovere selettivamente una porzione del primo strato epitassiale, in modo da formare una prima finestra (106), la quale attraversa il primo strato epitassiale per l’intero spessore; e - formare un primo strato dielettrico (40’) al di sopra del primo strato epitassiale ed all’interno della prima finestra.
  10. 10. Metodo di fabbricazione secondo la rivendicazione 9, in cui la fase di formare la prima regione dielettrica (40) comprende inoltre la fase di effettuare una planarizzazione chimico-meccanica per rimuovere porzioni del primo strato dielettrico (40’) disposte all’esterno della prima finestra (106).
  11. 11. Metodo di fabbricazione secondo la rivendicazione 9, in cui la fase di formare la prima regione dielettrica (40) comprende inoltre la fase di effettuare un attacco chimico mascherato per rimuovere porzioni del primo strato dielettrico (40’) disposte all’esterno della prima finestra (106).
  12. 12. Metodo di fabbricazione secondo la rivendicazione 8, in cui la fase di formare una seconda regione epitassiale (12b) comprende formare un primo strato epitassiale (12) ad sopra della prima regione epitassiale (6,8,10), e in cui la fase di formare la prima regione dielettrica (40) comprende la fase di ossidare completamente una porzione residua (12c) del primo strato epitassiale.
  13. 13. Metodo di fabbricazione secondo una qualsiasi delle rivendicazioni da 8 a 12, in cui la prima regione epitassiale (6,8,10) à ̈ di un primo tipo di conducibilità, e comprendente inoltre eseguire, dopo la fase formare una prima regione epitassiale (6,8,10) e prima della fase di formare una seconda regione epitassiale (12b), la fase di formare, al di sotto della prima superficie (S10) ed all’interno della prima regione epitassiale (6,8,10), una regione profonda (14a) di un secondo tipo di conducibilità, la fase di formare una prima regione dielettrica (40) comprendendo realizzare la prima regione dielettrica in modo che sia a contatto diretto e parzialmente sovrapposta alla regione profonda.
  14. 14. Metodo di fabbricazione secondo la rivendicazione 13, comprendente inoltre la fase di formare, all’interno della prima regione epitassiale (6,8,10) e a partire dalla prima superficie (S10), una regione di confinamento (60) del secondo tipo di conducibilità, disposta lateralmente e a contatto diretto con la regione profonda (14a), e sovrastata, in contatto diretto, dalla prima regione dielettrica (40).
  15. 15. Metodo di fabbricazione secondo la rivendicazione 14, in cui la fase di formare una regione profonda (14a) comprende effettuare un primo impianto di specie droganti del secondo tipo di conducibilità, e in cui la fase di formare una regione di confinamento (60) comprende effettuare, dopo aver effettuato il primo impianto, un secondo impianto di specie droganti del secondo tipo di conducibilità, il metodo comprendendo inoltre la fase di effettuare un trattamento termico ad una temperatura superiore a 1400°C, detta fase effettuare un trattamento termico essendo eseguita alternativamente tra il primo ed il secondo impianto, oppure dopo il secondo impianto.
ITTO2010A000724A 2010-08-30 2010-08-30 Dispositivo elettronico integrato con struttura di terminazione di bordo e relativo metodo di fabbricazione. IT1401756B1 (it)

Priority Applications (3)

Application Number Priority Date Filing Date Title
ITTO2010A000724A IT1401756B1 (it) 2010-08-30 2010-08-30 Dispositivo elettronico integrato con struttura di terminazione di bordo e relativo metodo di fabbricazione.
US13/221,778 US9018635B2 (en) 2010-08-30 2011-08-30 Integrated electronic device with edge-termination structure and manufacturing method thereof
US14/645,185 US9142646B2 (en) 2010-08-30 2015-03-11 Integrated electronic device with edge-termination structure and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
ITTO2010A000724A IT1401756B1 (it) 2010-08-30 2010-08-30 Dispositivo elettronico integrato con struttura di terminazione di bordo e relativo metodo di fabbricazione.

Publications (2)

Publication Number Publication Date
ITTO20100724A1 true ITTO20100724A1 (it) 2012-03-01
IT1401756B1 IT1401756B1 (it) 2013-08-02

Family

ID=43558195

Family Applications (1)

Application Number Title Priority Date Filing Date
ITTO2010A000724A IT1401756B1 (it) 2010-08-30 2010-08-30 Dispositivo elettronico integrato con struttura di terminazione di bordo e relativo metodo di fabbricazione.

Country Status (2)

Country Link
US (2) US9018635B2 (it)
IT (1) IT1401756B1 (it)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1401755B1 (it) 2010-08-30 2013-08-02 St Microelectronics Srl Dispositivo elettronico integrato a conduzione verticale e relativo metodo di fabbricazione.
IT1401754B1 (it) 2010-08-30 2013-08-02 St Microelectronics Srl Dispositivo elettronico integrato e relativo metodo di fabbricazione.
US9178013B2 (en) * 2012-02-06 2015-11-03 Infineon Technologies Austria Ag Semiconductor device with edge termination and method for manufacturing a semiconductor device
JP6237408B2 (ja) * 2014-03-28 2017-11-29 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
CN107546255A (zh) * 2016-06-28 2018-01-05 厦门芯晶亮电子科技有限公司 降低逆向漏电流的GaN场效应管组件胞架构
CN116646401B (zh) * 2023-07-19 2024-01-23 成都蓉矽半导体有限公司 一种碳化硅异质结的共源共栅mosfet器件

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06151867A (ja) * 1992-11-13 1994-05-31 Sharp Corp 縦型ｍｏｓトランジスタおよびその製造方法
US20040222458A1 (en) * 2003-05-06 2004-11-11 Mosel Vitelic, Inc. Termination structure for trench DMOS device and method of making the same
EP1503425A2 (en) * 2003-07-30 2005-02-02 Nissan Motor Co., Ltd. Heterojunction semiconductor device and method of manufacturing the same
EP1587147A2 (en) * 2004-04-13 2005-10-19 Nissan Motor Co., Ltd. Semiconductor device with heterojunction
US20090280610A1 (en) * 2008-05-08 2009-11-12 Nec Electronics Corporation Method of manufacturing semiconductor device

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2241600A1 (de) 1971-08-26 1973-03-01 Dionics Inc Hochspannungs-p-n-uebergang und seine anwendung in halbleiterschaltelementen, sowie verfahren zu seiner herstellung
US5272096A (en) 1992-09-29 1993-12-21 Motorola, Inc. Method for making a bipolar transistor having a silicon carbide layer
US5399883A (en) * 1994-05-04 1995-03-21 North Carolina State University At Raleigh High voltage silicon carbide MESFETs and methods of fabricating same
JPH08213607A (ja) 1995-02-08 1996-08-20 Ngk Insulators Ltd 半導体装置およびその製造方法
US5661312A (en) 1995-03-30 1997-08-26 Motorola Silicon carbide MOSFET
US5877515A (en) 1995-10-10 1999-03-02 International Rectifier Corporation SiC semiconductor device
US5903020A (en) 1997-06-18 1999-05-11 Northrop Grumman Corporation Silicon carbide static induction transistor structure
US6239463B1 (en) 1997-08-28 2001-05-29 Siliconix Incorporated Low resistance power MOSFET or other device containing silicon-germanium layer
US6331727B1 (en) * 1998-08-07 2001-12-18 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating the same
JP2001332563A (ja) 2000-05-23 2001-11-30 Matsushita Electric Ind Co Ltd バイポーラトランジスタ及びその製造方法
US6458013B1 (en) * 2000-07-31 2002-10-01 Asml Us, Inc. Method of chemical mechanical polishing
US6900477B1 (en) 2001-12-07 2005-05-31 The United States Of America As Represented By The Secretary Of The Army Processing technique to improve the turn-off gain of a silicon carbide gate turn-off thyristor and an article of manufacture
JP3908572B2 (ja) * 2002-03-18 2007-04-25 株式会社東芝 半導体素子
US6855970B2 (en) * 2002-03-25 2005-02-15 Kabushiki Kaisha Toshiba High-breakdown-voltage semiconductor device
US7282739B2 (en) 2002-04-26 2007-10-16 Nissan Motor Co., Ltd. Silicon carbide semiconductor device
US7221010B2 (en) 2002-12-20 2007-05-22 Cree, Inc. Vertical JFET limited silicon carbide power metal-oxide semiconductor field effect transistors
US6979863B2 (en) * 2003-04-24 2005-12-27 Cree, Inc. Silicon carbide MOSFETs with integrated antiparallel junction barrier Schottky free wheeling diodes and methods of fabricating the same
US7638841B2 (en) * 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US7405452B2 (en) * 2004-02-02 2008-07-29 Hamza Yilmaz Semiconductor device containing dielectrically isolated PN junction for enhanced breakdown characteristics
EP1743373B1 (en) 2004-03-19 2013-05-08 Fairchild Semiconductor Corporation Schottky diode with durable contact on silicon carbide and method of fabrication
WO2005119793A2 (en) * 2004-05-28 2005-12-15 Caracal, Inc. Silicon carbide schottky diodes and fabrication method
US7202528B2 (en) 2004-12-01 2007-04-10 Semisouth Laboratories, Inc. Normally-off integrated JFET power switches in wide bandgap semiconductors and methods of making
US7294860B2 (en) * 2004-07-08 2007-11-13 Mississippi State University Monolithic vertical junction field effect transistor and Schottky barrier diode fabricated from silicon carbide and method for fabricating the same
US7345309B2 (en) * 2004-08-31 2008-03-18 Lockheed Martin Corporation SiC metal semiconductor field-effect transistor
CN101180739B (zh) * 2005-05-24 2010-11-17 Nxp股份有限公司 具有边缘末端的半导体器件
GB2441726B (en) * 2005-06-24 2010-08-11 Metaram Inc An integrated memory core and memory interface circuit
DE102005041838B3 (de) * 2005-09-02 2007-02-01 Infineon Technologies Ag Halbleiterbauelement mit platzsparendem Randabschluss und Verfahren zur Herstellung eines solchen Bauelements
EP1935028B1 (en) * 2005-09-12 2019-11-13 Nissan Motor Company Limited Semiconductor device and method of manufacturing the same
JP5034278B2 (ja) 2006-03-10 2012-09-26 日産自動車株式会社 半導体装置の製造方法
JP5560519B2 (ja) 2006-04-11 2014-07-30 日産自動車株式会社 半導体装置及びその製造方法
DE102006025218B4 (de) 2006-05-29 2009-02-19 Infineon Technologies Austria Ag Leistungshalbleiterbauelement mit Ladungskompensationsstruktur und Verfahren zur Herstellung desselben
JP5228291B2 (ja) 2006-07-06 2013-07-03 日産自動車株式会社 半導体装置の製造方法
JP2008016747A (ja) * 2006-07-10 2008-01-24 Fuji Electric Holdings Co Ltd トレンチｍｏｓ型炭化珪素半導体装置およびその製造方法
US7719055B1 (en) 2007-05-10 2010-05-18 Northrop Grumman Systems Corporation Cascode power switch topologies
US8492771B2 (en) * 2007-09-27 2013-07-23 Infineon Technologies Austria Ag Heterojunction semiconductor device and method
JP2009130266A (ja) 2007-11-27 2009-06-11 Toshiba Corp 半導体基板および半導体装置、半導体装置の製造方法
US7795691B2 (en) 2008-01-25 2010-09-14 Cree, Inc. Semiconductor transistor with P type re-grown channel layer
US7691711B2 (en) 2008-01-31 2010-04-06 General Electric Company Method for fabricating silicon carbide vertical MOSFET devices
JP4640439B2 (ja) 2008-04-17 2011-03-02 株式会社デンソー 炭化珪素半導体装置
US8188538B2 (en) 2008-12-25 2012-05-29 Rohm Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
JP5218474B2 (ja) * 2010-05-27 2013-06-26 富士電機株式会社 半導体装置
EP2421044B1 (en) * 2010-08-16 2015-07-29 Nxp B.V. Edge Termination Region for Semiconductor Device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06151867A (ja) * 1992-11-13 1994-05-31 Sharp Corp 縦型ｍｏｓトランジスタおよびその製造方法
US20040222458A1 (en) * 2003-05-06 2004-11-11 Mosel Vitelic, Inc. Termination structure for trench DMOS device and method of making the same
EP1503425A2 (en) * 2003-07-30 2005-02-02 Nissan Motor Co., Ltd. Heterojunction semiconductor device and method of manufacturing the same
EP1587147A2 (en) * 2004-04-13 2005-10-19 Nissan Motor Co., Ltd. Semiconductor device with heterojunction
US20090280610A1 (en) * 2008-05-08 2009-11-12 Nec Electronics Corporation Method of manufacturing semiconductor device

Also Published As

Publication number Publication date
US9018635B2 (en) 2015-04-28
IT1401756B1 (it) 2013-08-02
US20150187912A1 (en) 2015-07-02
US20120056200A1 (en) 2012-03-08
US9142646B2 (en) 2015-09-22

Similar Documents

Publication Publication Date Title
ITTO20100722A1 (it) Dispositivo elettronico integrato e relativo metodo di fabbricazione
US9082845B1 (en) Super junction field effect transistor
US8354715B2 (en) Semiconductor device and method of fabricating the same
TWI469350B (zh) Power semiconductor devices
JP5776610B2 (ja) 炭化珪素半導体装置およびその製造方法
ITTO20100723A1 (it) Dispositivo elettronico integrato a conduzione verticale e relativo metodo di fabbricazione
JP6006918B2 (ja) 半導体装置、半導体装置の製造方法、及び電子装置
US9276107B2 (en) Semiconductor device having buried gate electrode structures
US7964472B2 (en) Method of producing semiconductor device
ITTO20100724A1 (it) Dispositivo elettronico integrato con struttura di terminazione di bordo e relativo metodo di fabbricazione
US20240030300A1 (en) Method for auto-aligned manufacturing of a vdmos transistor, and auto-aligned vdmos transistor
CN111512448A (zh) 半导体装置
US20150008512A1 (en) Method of Manufacturing a Semiconductor Device with Device Separation Structures and Semiconductor Device
KR20140085141A (ko) 반도체 소자 및 그 제조 방법
JP2016021547A (ja) 半導体装置の製造方法
WO2018117061A1 (ja) 半導体装置および半導体装置の製造方法
JP2008270258A (ja) 半導体装置の製造方法
US11257720B2 (en) Manufacturing method for semiconductor device and integrated semiconductor device
JP2007129086A (ja) 半導体装置
KR101427954B1 (ko) 반도체 소자 및 그 제조 방법
KR20090068561A (ko) 반도체 소자의 제조방법
JP2018110163A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
TWI708364B (zh) 半導體元件及其製造方法
IT202300022362A1 (it) Transistore mosfet con struttura di body perfezionata per aumentare la robustezza e relativo processo di fabbricazione
KR101371491B1 (ko) 반도체 소자 및 그 제조 방법