JPH08213607A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH08213607A
JPH08213607A JP7020417A JP2041795A JPH08213607A JP H08213607 A JPH08213607 A JP H08213607A JP 7020417 A JP7020417 A JP 7020417A JP 2041795 A JP2041795 A JP 2041795A JP H08213607 A JPH08213607 A JP H08213607A
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semiconductor
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Yoshio Terasawa
義雄 寺沢
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NGK Insulators Ltd
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Abstract

(57)【要約】 【目的】 高耐圧で且つ発熱による損失が小さく、製造
が容易で安価な半導体装置およびその製造方法を提供す
る。 【構成】 シリコン基板11の表面に、シリコンよりもバ
ンドギャップ巾の大きな半導体材料層として低不純物濃
度のシリコンカーバイド層12をエピタキシャル成長によ
り形成し、その上にエピタキシャルにより高不純物濃度
のシリコン層13を形成して半導体基板を構成し、シリコ
ン層にシリコンカーバイド層まで達する凹部を形成し、
その内壁にシリコン酸化膜14を形成し、このシリコン酸
化膜の上にゲート電極15を形成する。前記シリコン層13
のシリコン酸化膜14と接する部分にエミッタ領域16を形
成し、シリコン基板の裏面にドレイン電極18を形成す
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法、特にパワーMOSFET(Metal Oxide Silicon Field
Effect Transistor), IGBT(Insulated GateBipolar Tr
ansistor) などの縦型のパワー半導体装置およびその製
造方法に関するものである。
【０００２】
【従来の技術】上述したようなパワー半導体装置は電力
用半導体装置として広く利用されており、例えば以下の
ような文献に記載されている。 1. 西澤潤一 「大電力静電誘導トランジスタの開発」
通産省工業技術院委託研究助成金による研究報告書 196
9 年 2. 西澤潤一 「３極管特性を持つ大電力の縦型接合Ｆ
ＥＴ」日経エレクトロニクス、50〜61, 1971年９月27日 3. J. Nishizawa, T. Terasaki and J. Sibata:"Field
-Effect Transistor versus Analog Transistor (Stati
c InductionTransistor)", IEEE Trans. on Electron D
evice, ED-22(4), 185 (1975) 4. J. Nishizawa and K. Nakamura: Physiquee Appliq
uee, T13, 725 (1978) 5. J. Nishizawa and Y. Otsubo: Tech. Dig. 1980 IE
DM, 658 (1980) 6. 西澤潤一、大見忠弘、謝孟賢、本谷薫「電子通信学
会技術研究報告、ED81-84 (1981) 7. M. Ishidoh, et al: "Advanced High Frequency GT
O", Proc. ISPSD, 189(1988) 8. B. J. Baliga, et al: "The Evolution of Power T
echnology"IEEE Trans. on Electron Device, ED-31, 1
570 (1984) 9. M. Amato, et al: "Comparison of Lateral and Ve
rtical DMOS SpecificOn-resistance", IEDM Tech. Di
g., 736 (1985) 10. B. J. Baliga: "Modern Power Device", John Wile
y Sons, 350 (1987) 11. H. Mitlehner, et al: Proc. ISPSD, 289 (1990)"
A Novel 8kV Light-Trigger Thyristor with Over Volt
age SelfProtection"
【０００３】上述した電力用半導体装置においては、ゲ
ート電圧を制御することによって主電極間を流れる電流
を制御することができ、高速スイッチング素子として電
力変換器やスイッチング電源等への応用が広がってい
る。特に電流を半導体基板の縦方向に流すようにした縦
型の半導体装置が開発され、大きな電流を制御すること
ができるようになってきた。このような半導体装置にお
いて、半導体基板としてシリコン基板が一般的に用いら
れ、このシリコン基板にチャネルを形成し、導通時には
このチャネルおよびそれに隣接する半導体領域を経て電
流を流すようにしている。
【０００４】
【発明が解決しようとする課題】電力用半導体装置にお
いては、導通時に電流が流れるチャネルおよびそれに隣
接する半導体領域にはある程度の抵抗（オン抵抗）があ
り、導通時に発熱する。シリコン基板を用いる場合の安
全動作温度限界は通常百数十℃であり、大電流が流れて
発熱があると、耐圧が低下するとともに熱による損失に
よって効率も悪くなってしまう。したがって、オン抵抗
をできるだけ低くする提案がなされている。例えば、チ
ャネル部分の抵抗を低くするために、チャネル長を短く
することが提案されているが、微細加工には限界がある
ので、チャネル部分の抵抗を所望のように低くすること
はできない。
【０００５】また、半導体基板の材料を安全動作温度限
界の高い材料で形成することも提案されており、その一
例が以下の文献に記載されている。 12. M. Bhatnagar and B. J. Baliga:"ANALYSIS OF SIL
ICON CARBIDE POWER DEVICE PERFOMANCE",Proc. 3rd In
ternational Symposium on Power Semiconductor Devic
es andICs, 176-180 (1991) この文献には、半導体基板全体をシリコンカーバイド(S
iC) で形成することが開示されている。シリコンカーバ
イドはシリコンに比べて大きなバンドギャップを有する
こと、電子移動度および飽和ドリフト速度が高いこと、
熱伝導率が高いこと、耐圧が高いことなど電力用半導体
装置として優れた特性を有している。しかし、シリコン
カーバイド基板を具える半導体装置を製造することは製
造技術上非常に困難であるので、この文献では理論的な
計算によってシリコンカーバイドを基板とするSiC パワ
ーMOS FET の特性を求めている。これによると、シリコ
ンカーバイド基板のオン抵抗はシリコン基板のオン抵抗
の約1/2000であり、耐圧が5000V もの大電力用の半導体
装置が可能であることを示している。しかしながら、現
状では良好な特性を有するシリコンカーバイド基板を形
成することは非常に困難であるので、たとえ優れた特性
が得れることが計算上では予想できても実際にそのよう
な半導体装置を現実に提供することはできない。また、
将来、良好な特定を有するシリコンカーバイドが製造で
きたとしてもシリコン基板に比べれば非常に高価となる
ことが予想されるとともに加工が非常に困難であるの
で、製造コストが益々高くなることが予想される。
【０００６】本発明の目的は、上述した従来の欠点を除
去し、薄くても十分高い耐圧を有する半導体材料を用い
ることによってオン抵抗を低くすることができ、したが
って導通時の発熱を低減し、損失を軽減することがで
き、しかも製造が容易であるともに加工性が良好であ
り、したがって製造コストが低い半導体装置およびその
製造方法を提供しようとするものである。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板と、この半導体基板に形成された制御電極領
域と、この制御電極領域に印加する電圧によって半導体
基板の一方の表面から他方の表面に向けての電流の流れ
を制御するようにした縦型の半導体装置において、前記
半導体基板を、シリコンと、シリコンよりもバンドギャ
ップの広い半導体材料より成るハイブリッド構造の半導
体基板を以て構成したことを特徴とするものである。本
発明の好適実施例においては、前記半導体基板を、シリ
コン基板と、このシリコン基板の上にエピタキシャル成
長によって形成されたシリコンカーバイドやダイアモン
ドおよびそれらの複合材料などの広バンドギャップ半導
体材料層と、この広バンドギャップ半導体材料層の上に
エピタキシャル成長によって形成されたシリコン層とを
以て構成する。上述した複合材料を用いる場合には、ダ
イヤモンドはシリコンカーバイドの上に良好にエピタキ
シャル成長させることができるので、これを広バンドギ
ャップ半導体材料層として使用するのが好適である。
【０００８】このような構造の半導体基板を具える半導
体装置をMOS FET として構成した本発明の半導体装置の
一実施例においては、前記半導体基板を、一導電型のシ
リコン基板と、その上にエピタキシャル成長により形成
された一導電型で低不純物濃度の広バンドギャップ半導
体材料層と、その上にエピタキシャル成長により形成さ
れた反対導電型で高不純物濃度のシリコン層とを以て構
成し、このシリコン層に前記広バンドギャップ半導体材
料層まで達するかまたはこの広バンドギャップ半導体材
料を動作中に形成される反転チャネルの厚さだけ残すよ
うに形成された凹部の内壁に形成されたシリコン酸化膜
と、このシリコン酸化膜上に形成されたゲート電極と、
前記シリコン層の表面の前記シリコン酸化膜に接する部
分の導電型を反転させて形成されたソース領域と、この
ソース領域上に形成されたソース電極と、前記シリコン
基板の裏面に形成されたドレイン電極とを設ける。
【０００９】また、IGBTとして構成した本発明による半
導体装置の一実施例においては、前記半導体基板を、一
導電型のシリコン基板と、その一方の表面に形成された
反対導電型で高不純物濃度のシリコン層と、このシリコ
ン層の上にエピタキシャル成長により形成された反対導
電型で低不純物濃度の広バンドギャップ半導体材料層
と、この広バンドギャップ半導体材料層の上にエピタキ
シャル成長により形成された一導電型で高不純物濃度の
シリコン層とを以て構成し、この一導電型のシリコン層
に、前記広バンドギャップ半導体材料層まで達するかま
たはこの広バンドギャップ半導体材料を動作中に形成さ
れる反転チャネルの厚さだけ残すように形成された凹部
の内壁に形成されたシリコン酸化膜と、このシリコン酸
化膜上に形成されたゲート電極と、前記一導電型のシリ
コン層の表面の前記シリコン酸化膜に接する部分の導電
型を反転させて形成されたエミッタ領域と、このエミッ
タ領域上に形成されたエミッタ電極と、前記シリコン基
板の他方の表面の上に形成されたコレクタ電極とを設け
る。IGBTとして構成した本発明の半導体装置の他の実施
例においては、前記半導体基板を、一導電型のシリコン
基板と、その一方の表面上にエピタキシャル成長により
形成された反対導電型で低不純物濃度の広バンドギャッ
プ半導体材料層と、この広バンドギャップ半導体材料層
の上にエピタキシャル成長により形成された一導電型で
高不純物濃度のシリコン層とを以て構成し、このシリコ
ン層に、前記広バンドギャップ半導体材料層まで達する
かこの広バンドギャップ半導体材料を動作中に形成され
る反転チャネルの厚さを残すように形成された凹部の内
壁に形成されたシリコン酸化膜と、このシリコン酸化膜
上に形成されたゲート電極と、前記シリコン層の表面の
前記シリコン酸化膜に接する部分の導電型を反転させて
形成されたエミッタ領域と、このエミッタ領域上に形成
されたエミッタ電極と、前記シリコン基板の他方の表面
の上に形成されたコレクタ電極とを設ける。
【００１０】
【作用】上述した本発明の半導体装置においては、半導
体基板をシリコン基板と、その上に例えばエピタキシャ
ル成長によって形成した広バンドギャップ半導体材料層
と、その上にエピタキシャル成長によって形成したシリ
コン層とを以て構成したが、この広バンドギャップ半導
体材料層はシリコン基板に比べて高耐圧であるので、薄
くすることができ、したがってオン抵抗を低くすること
ができ、その結果として発熱による損失を軽減すること
ができる。また、半導体基板全体をシリコンカーバイド
やダイヤモンドなどの広バンドギャップ半導体材料で形
成せず、シリコン層を設けるが、このシリコン層は広バ
ンドギャップ半導体材料層に比べて加工性が高く、また
安価に特性の良いものが得られるので、半導体装置の製
造コストの上昇を抑えることができる。
【００１１】
【実施例】図１は本発明による半導体装置の一実施例の
構成を示す断面図である。本例の半導体装置は、パワー
MOS FET として構成したものである。不純物濃度がほぼ
3 ×1018原子／cm3 と高く、厚さがほぼ300 μm のＮ+
型のシリコン基板11の一方の表面の上に、広バンドギャ
ップ半導体材料層として、Ｎ- 型のシリコンカーバイド
層12をエピタキシャル成長によってほぼ10μm の厚さに
形成する。このシリコンカーバイド層12の不純物濃度
は、例えば5 ×1016原子／cm3 とすることができる。こ
のシリコンカーバイド層12の上にさらにエピタキシャル
成長によって不純物濃度が1 ×1018原子／cm3 で膜厚が
20μm のＰ+ 型シリコン層13を形成する。
【００１２】本例では、シリコン基板層13にシリコンカ
ーバイド層12まで達し、このシリコンカーバイド層の表
面を僅かに穿っている凹部を形成し、この凹部の内壁に
はシリコン酸化膜14を、熱酸化あるいはTEOS(tetra eth
oxysilane)を原料ガスとするCVD によって堆積形成し、
このシリコン酸化膜14の上にはゲート電極15を堆積形成
する。Ｐ+ 型のシリコン層13の表面の、シリコン酸化膜
14と接する部分の導電型をＮ+ 型に反転させてソース領
域16を形成する。このソース領域16の不純物濃度は約1
×1019原子／cm3 とすることができる。このソース領域
16の上に、例えばアルミニウム膜より成るソース電極17
を形成する。さらに、シリコン基板11の裏面にはアルミ
ニウム膜より成るドレイン電極18を形成する。
【００１３】このような構成のMOS FET においては、ド
レイン電極18が正、ソース電極17が負となるようなバイ
アス電圧を印加する。ゲート電極15に電圧が印加されな
いときは、Ｐ+ 型のシリコン層13のシリコン酸化膜14と
接触する部分に反転チャネルが形成されることはないた
め、ソース電極から供給される電子がシリコンカーバイ
ド層12へ伝導されることはない。したがって、ソース−
ドレイン間には電流は流れず、半導体装置は阻止または
遮断状態にある。この場合の耐圧はＰ+ 型のシリコン層
13とＮ- 型のシリコンカーバイド層12によって生じる空
乏層で決まるが、シリコンカーバイド層12のバンドギャ
ップはシリコンに比べて広く、したがって降伏電界強度
が１桁程度大きいため、高耐圧となる。したがって、こ
のシリコンカーバイド層の膜厚を薄くすることができ
る。
【００１４】一方、ゲート電極15に正電圧を印加する
と、Ｐ+ 型のシリコン層13の、シリコン酸化膜14と接触
する部分に負電荷が誘起されて反転チャネルが形成され
る。したがって、ドレイン電極18からシリコン基板11、
Ｎ -型シリコンカーバイド層12、Ｐ+ 型のシリコン層13
に形成される反転チャネル、ソース領域16およびソース
電極17を経て電流が流れる。
【００１５】上述したように、シリコンカーバイド層12
は高耐圧であるので、薄くすることができ、したがって
オン電圧は低くなり、その結果として発熱は小さくな
り、発熱による損失を軽減することができる。さらに、
反転チャネルは、不純物濃度が容易かつ正確に制御する
ことができるシリコン層13に形成されるので、所望の特
性を実現することができる。さらに、反転チャネルを形
成するための凹部はシリコン層13に形成するので、容易
に加工することができる。また、電流を高速で遮断する
高速動作素子を得るためには、キャリアを高速で消滅さ
せるために半導体基板にキャリアのライフタイムを短く
する、例えば金添加あるいは電子線照射のような処理を
する必要がある。このような処理をすることにより導通
時のオン電圧（導通抵抗）が高く、発熱による損失も大
きくなる。しかし、本発明の半導体装置の半導体基板に
設けた広バンドギャップ半導体材料層は肉薄にできるの
で、導通抵抗を低くすることができる。したがって、キ
ャリアのライフタイムを短くする処理を行い、キャリア
の消滅速度を高くしても導通抵抗による損失が少ない半
導体装置を得ることができる。さらに、シリコンカーバ
イドやダイヤモンドはシリコンに比較して熱伝導率が高
いため、チャネル部の発熱を速やかに拡散させることが
でき、耐熱性を高めることができる。
【００１６】このように本発明においては、シリコン
と、これよりも広いバンドギャップを有する広バンドギ
ャップ半導体材料とのハイブリッド構造の半導体基板を
用いることにより、シリコンの持っている製造、加工の
容易さ製造コストの低減といった特性と、広バンドギャ
ップ半導体材料が持っている高耐圧特性とを併せ持つこ
とができる。
【００１７】図２は本発明による半導体装置のIGBTとし
て構成した一実施例を示す断面図である。本例では、不
純物濃度がほぼ 3×1018原子／cm3 と高いＰ+ 型シリコ
ン基板21を用い、その一方の表面にエピタキシャル成長
によって不純物濃度がほぼ 1×1017原子/cm3程度と高い
Ｎ 型の第１のシリコン層22を10μm の厚さに形成し、
さらにその上にエピタキシャル成長によって不純物濃度
が、例えば5 ×1016原子／cm3 と低いＮ- 型シリコンカ
ーバイド層12を10μm の厚さに形成し、その上に不純物
濃度が 3×1018原子/cm3程度と高いＰ+ 型の第２のシリ
コン層13を20μm の厚さに形成する。このＰ+ 型シリコ
ン層13の表面にはＮ+ 型のエミッタ領域46を形成し、こ
れと接触するようにエミッタ電極47を形成する。また、
Ｐ+ 型のシリコン基板21の他方の表面にはコレクタ電極
48を直接形成する。
【００１８】本例のIGBTにおいては、コレクタ電極48が
正で、エミッタ電極47が負となるようにバイアス電圧を
印加する。ゲート電極15に電圧を印加しない場合には、
シリコン層13のシリコン酸化膜14と接する部分に反転チ
ャネルが形成されず、遮断状態となり、電流は流れな
い。ゲート電極15に正の電圧を印加すると、シリコン層
14のシリコン酸化膜15と接する部分に負電荷が誘起さ
れ、反転チャネルが形成され、ドリフト層として作用す
るＮ- 型のシリコンカーバイド層12に電子電流が流入す
る。その結果、Ｐ+ 型のコレクタ領域19から正孔の注入
が起こり、Ｎ- 型シリコンカーバイド層12の少数キャリ
アの蓄積が始まる。このようにしてコレクタ電極48か
ら、Ｐ+ 型シリコン基板19、Ｎ型シリコン層22、Ｎ- 型
シリコンカーバイド層12、反転チャネル、エミッタ領域
16およびエミッタ電極47を経て大きな電流が流れる。こ
の場合、Ｎ- 型のシリコンカーバイド層12はドリフト層
として作用することになるが、このシリコンカーバイド
層12は降伏電界強度が高いので薄くしても所望の耐圧を
取ることでき、したがって導通抵抗を下げることがで
き、オン電圧が低くなる。このようにして発熱による損
失を低減することができる。パワーMOS FET のオン抵抗
は主として高抵抗のＮ- 型のシリコンカーバイド層12で
決まるが、ここに少数キャリアである正孔の蓄積が生じ
ると、多数キャリアである電子濃度も高くなり（導電度
変調）IGBTのオン抵抗はMOS FET よりも低くなる。
【００１９】図３は、本発明による半導体装置のIGBTと
して構成したさらに他の実施例を示す断面図である。本
例でも図２に示した実施例と同様の部分には同じ符号を
付けて示した。本例では、不純物濃度がほぼ 3×1018原
子／cm3 と高いＰ + 型シリコン基板21を用い、その一方
の表面にエピタキシャル成長によって不純物濃度がほぼ
5×1015原子/cm3程度と高いＮ- 型シリコンカーバイド
層12を10μm の厚さに形成し、さらにその上に不純物濃
度が 3×1018と高いＰ+ 型の第２のシリコン層13を20μ
m の厚さに形成する。また、Ｐ+ 型のシリコン基板21の
他方の表面にはコレクタ電極48を直接形成する。本例に
おいても、図２に示した実施例と同様の効果が得られ
る。
【００２０】図４はMOS FET として構成した本発明によ
る半導体装置の他の実施例を示す断面図である。本例に
おいて図１に示した部分と同じ部分には同じ符号を付け
て示した。不純物濃度が約 3×1018原子／cm3 と高いＮ
+ 型シリコン基板11の一方の表面の上に不純物濃度がほ
ぼ 5×1015原子/cm3程度と低いＮ- 型のシリコンカーバ
イド層12を形成し、その上に不純物濃度が約 1×1018原
子／cm3 と高いＰ+ 型のシリコン層13を形成し、このシ
リコン層にシリコンカーバイド層12まで達し、その表面
を僅かに穿った深さを有する凹部を形成し、この凹部の
内壁にシリコン酸化膜14を形成し、このシリコン酸化膜
の上にゲート電極15を形成し、シリコン層13の表面のシ
リコン酸化膜14と接する部分に不純物濃度がほぼ 1×10
19と高いＮ+ 型のソース領域16を形成し、シリコン基板
11の他方の表面にドレイン電極18を形成した構造は、上
述した図１に示した実施例と同じである。本例において
は、シリコン層13の上に、ソース領域16と同様に不純物
濃度がほぼ 1×1019原子/cm3と高いＮ+ 型の第２のシリ
コン基板25を接着し、その表面にソース電極17を形成す
る。この場合、ゲート電極15が第２のシリコン基板25と
接触しないように凹部の全体を埋めるように形成せず、
表面に空間ができるようにする。このように第２のシリ
コン基板25を接合する場合には、ソース電極17を一括し
て取り出すことができる利点があるととに深い凹部を形
成することなく深い位置にゲート電極を設けることがで
きるので、微細加工に適している利点がある。
【００２１】図５は図３に示したIGBTとして構成した本
発明による半導体装置の他の実施例を示す断面図であ
る。本例において図２に示した部分と同じ部分には図２
で使用した符号と同じ符号を付けて示した。本例におい
て、不純物濃度が約3 ×1018原子／cm3 のＰ+ 型シリコ
ン基板21の一方の表面の上に不純物濃度がほぼ 5×1015
原子/cm3程度と低いＮ- 型のシリコンカーバイド層12を
エピタキシャル成長によって形成し、その上にベース領
域として作用する不純物濃度が約3 ×1018原子／cm3 の
Ｐ+ 型のシリコン層13を同じくエピタキシャル成長によ
って形成し、このシリコン層にシリコンカーバイド層12
まで達する凹部を形成し、この凹部の内壁にシリコン酸
化膜14を形成し、このシリコン酸化膜の上にゲート電極
15を形成し、シリコン層13の表面のシリコン酸化膜14と
接する部分にＮ+ 型のエミッタ領域16を形成し、Ｐ+ 型
シリコン基板21の他方の表面にコレクタ電極48を形成し
た構成は図３に示したものと同じである。本例では、Ｐ
+ 型シリコン層13の上に、エミッタ領域16と同様に不純
物濃度がほぼ1 ×1019と高いＮ+ 型の第２のシリコン基
板25を接着し、その表面にエミッタ電極47を形成する。
この場合、ゲート電極15が第２のシリコン基板25と接触
しないように凹部の全体を埋めるように形成せず、表面
に空間ができるようにするのは図４に示した実施例と同
様である。本例においても、第２のシリコン基板25を接
着することによりエミッタ電極47を一括して取り出すこ
とができる利点があるとともに微細加工に適している利
点がある。
【００２２】図6A〜6Fは図１に示したパワーMOS FET と
して構成した本発明による半導体装置の順次の製造工程
を示す断面図である。先ず、図6Aに示すように、不純物
濃度が 3×1018原子／cm3 で、厚さが300 μm のＮ+ 型
のシリコン基板11を準備し、その一方の表面の上に、不
純物濃度が5 ×1016原子／cm3 と低いＮ-型のシリコン
カーバイド層12をエピタキシャル成長によって10μm の
厚さに形成する。次に図6Bに示すように、このシリコン
カーバイド層12の上にさらにエピタキシャル成長によっ
て不純物濃度がほぼ 1×1018原子／cm3 で膜厚が20μm
のＰ + 型シリコン層13を形成して半導体基板を構成す
る。
【００２３】次にシリコン層13の表面に所定のパターン
のマスクを形成した後、図6Cに示すように、シリコン層
13にシリコンカーバイド層12まで達する凹部31を異方性
エッチングにより形成する。本例では、凹部31を形成す
る際にシリコンカーバイド層12の表面も多少エッチング
されるように形成するが、必ずしもそのようにする必要
はなく、これについては後に説明する。さらに、マスク
を除去した後、図6Dに示すように、この凹部31の内壁お
よびシリコン層13の表面に膜厚が5000Åのシリコン酸化
膜32を形成し、さらに凹部が完全に埋まるようにアルミ
ニウム膜33を形成する。シリコン酸化膜32は、熱酸化法
あるいはTEOSを原料ガスとするCVD 法で堆積し、アルミ
ニウム膜33はCVD 法あるいはスパッタリングで形成する
ことができる。
【００２４】次に、アルミニウム膜33およびシリコン酸
化膜32をエッチングまたは化学機械研磨により除去し、
図6Eに示すように、シリコン層13の表面を露出させる。
その後、所定のパターンのマスクを形成した後、シリコ
ン層13の表面にＮ型の不純物をほぼ1 ×1019原子／cm3
の濃度に注入拡散してＰ+ 型のソース領域16を形成す
る。最後に、図6Fに示すように、ソース領域16の上にソ
ース電極16をアルミニウム膜を堆積して形成するともに
シリコン基板11の裏面にアルミニウム膜より成るドレイ
ン電極18を形成する。
【００２５】上述した実施例においては、半導体基板
を、シリコン基板と、このシリコン基板の上にエピタキ
シャル成長させたシリコンカーバイド層と、このシリコ
ンカーバイド層の上にエピタキシャル成長させたシリコ
ン層とを以て構成したが、シリコン層およびシリコンカ
ーバイド層内に反転チャネルが形成されれば問題はない
が、反転チャネルが広がってシリコン基板とシリコンカ
ーバイド層との界面にまで達するような場合には、シリ
コン基板とシリコンカーバイド層との界面での結晶不整
合などの欠陥によって耐圧が低下してしまい、所期の目
的を達成することができなくなる場合もある。このよう
な問題を解決した本発明による半導体装置の他の実施例
を以下に説明する。
【００２６】図７は上述したシリコン基板とシリコンカ
ーバイド層との境界での結晶欠陥による影響を除去した
本発明による半導体装置の一実施例を示すものである
が、基本的な構成は図１に示した第１の実施例と同じで
ある。本例においては、Ｎ- 型シリコンカーバイド層12
のＮ+ 型シリコン基板11と接する表面部分にシリコンカ
ーバイド層と同じ第１の導電型で、シリコンカーバイド
層の不純物濃度よりも高い不純物濃度を有するＮ型拡散
層41を形成する。このＮ型拡散層41は、シリコン基板11
の上にシリコンカーバイド層12をエピタキシャル成長さ
せた後に、シリコン基板からシリコンカーバイド層へ不
純物を拡散させて形成することができる。本例では、こ
のＮ型拡散層41の不純物濃度を5 ×1017原子/cm3とし、
その厚さを約10μm とする。このようにシリコンカーバ
イド層12の、シリコン基板11と接触する表面にＮ型拡散
層41を形成することによって、Ｐ+ Ｎ- 接合で形成され
る空乏層は、Ｎ型拡散層41とＮ- 型シリコンカーバイド
層12のバルク部分との境界までしか広がらなくなる。し
たがって、電界が最大となる空乏層は結晶不整合のない
同一の結晶(シリコンカーバイド結晶) 内に形成される
ので、上述した結晶欠陥による耐圧の低下を防止するこ
とができる。
【００２７】図８は図３に示した本発明による半導体装
置に上述した拡散層と同様に結晶欠陥による耐圧の低下
を防止する半導体層を形成した実施例の構成を示すもの
である。すなわち、本例においては、Ｐ+ 型シリコン基
板21の上にエピタキシャル成長によって約10μm の膜厚
のＮ型シリコンカーバイド層43を形成した後、さらにエ
ピタキシャル成長によってＮ- 型シリコンカーバイド層
12を約20μm の膜厚に形成する。このＮ型シリコンカー
バイド層43の不純物濃度はＮ- 型シリコンカーバイド層
12の不純物濃度よりも高い5 ×1017原子／cm3 とする。
【００２８】図９は図２に示した本発明による半導体装
置に上述した拡散層を形成した実施例の構成を示すもの
である。本例では、Ｐ+ 型シリコン基板21の上に不純物
濃度が5 ×1017原子/cm3のＮ型シリコン層22をほぼ10μ
m の膜厚にエピタキシャル成長させた後、その表面にＮ
- 型シリコンカーバイド層12をほぼ20μmの膜厚にエピ
タキシャル成長させ、Ｎ型シリコン層22からＮ型不純物
をシリコンカーバイド層12へ拡散させてＮ型拡散層41を
約10μm の厚さに形成する。このＮ型拡散層41の不純物
濃度は 5×1017原子／cm3 とする。
【００２９】図７〜図９に示した実施例においては、シ
リコン基板とシリコンカーバイド層との間の境界におけ
る結晶の欠陥による耐圧の低下を防止するものである
が、同様の問題は、シリコンカーバイド層とその上に形
成された高不純物濃度のシリコン層との間の境界におい
ても起こり得るものである。本発明によれば上述した所
と同様の方法によってこの問題を解決することができ
る。
【００３０】図10は、図１示した本発明による半導体装
置のシリコンカーバイド層の、その上に形成されたシリ
コン層と接する表面に上述した拡散層を形成した実施例
の構成を示すものである。本例では、Ｎ+ 型シリコン基
板11の上にＮ- 型シリコンカーバイド層12をほぼ20μm
の膜厚にエピタキシャル成長させ、さらにその上にＰ+
型シリコン層13をエピタキシャル成長させ、このＰ+ 型
シリコン層13からＰ型不純物をシリコンカーバイド層12
へ拡散させてＰ型拡散層42を約 5μm の厚さに形成す
る。このＰ型拡散層42の不純物濃度は 5×1017原子／cm
3 とする。したがって、シリコンカーバイド層12のバル
ク部分の膜厚はほぼ15μm となる。
【００３１】図11は、図７に示したＮ型拡散層41および
図10に示したＰ型拡散層42の双方をシリコンカーバイド
層12に形成した実施例を示すものである。すなわち、Ｎ
+ 型シリコン基板11の表面に、不純物濃度が 5×1015原
子／cm3 のＮ- 型シリコンカーバイド層12をエピタキシ
ャル成長によって形成し、シリコン基板からＮ型不純物
をＮ- 型シリコンカーバイド層12へ拡散させて不純物濃
度が 3×10 18原子／cm3 のＮ型シリコンカーバイド層41
を約 5μm の厚さに形成する。Ｎ-型シリコンカーバイ
ド層12の上にＰ+ 型シリコン基板13を約20μm の厚さに
エピタキシャル成長させた後、このＰ+ 型シリコン層13
からＰ型不純物をＮ- 型シリコンカーバイド層12へ拡散
させ、このシリコンカーバイド層の表面に膜厚がほぼ5
μm のＰ型拡散層42を形成するものである。したがっ
て、本例では、シリコンカーバイド層12のバルクの膜厚
はほぼ10μm となる。本例のように、Ｎ+ 型シリコン基
板11とＮ- 型シリコンカーバイド層12との間にＮ型のシ
リコンカーバイド層41を介在させるとともにシリコンカ
ーバイド層12とＰ+ 型シリコン層13との間にＰ型拡散層
42を介在させることによって、動作中逆バイアス時に形
成される空乏層内の電界が最大となるシリコンカーバイ
ド層12内部での結晶欠陥による耐圧の低下を防止するこ
とができる。
【００３２】図12は、図４に示した接触型のパワーMOS
FET の変形例を示すものである。本実施例においては、
Ｎ- 型のシリコンカーバイド層12の、Ｎ+ 型シリコン基
板11と接する表面にＮ型拡散層41を形成し、Ｐ+ 型シリ
コン層13と接する表面にＰ型拡散層42を形成したもので
ある。すなわち、Ｎ+ 型シリコン基板11の表面にシリコ
ンカーバイド層12をエピタキシャル成長させ、シリコン
基板からＮ型不純物をシリコンカーバイド層へ拡散させ
てＮ型拡散層41を形成する。次に、シリコンカーバイド
層12の上にＰ+ 型シリコン層13をエピタキシャル成長さ
せ、このシリコン層からＰ型不純物をシリコンカーバイ
ド層12へ拡散させてＰ型拡散層42を形成したものであ
る。本例では、シリコンカーバイド層12の全体の膜厚を
ほぼ20μm とし、Ｎ型拡散層41の膜厚をほぼ 5μm と
し、Ｐ型拡散層42の膜厚をほぼ 5μm とする。したがっ
て、シリコンカーバイド層12のバルクの部分の膜厚はほ
ぼ10μm となる。
【００３３】図13は、図５に示した接触型のIGBTの変形
例を示すものである。本実施例においては、Ｐ+ 型シリ
コン基板21の上に不純物濃度がほぼ 3×1018原子/cm3の
Ｎ型シリコンカーバイド層43をエピタキシャル成長によ
りほぼ 5μm の厚さに形成し、続いてエピタキシャル成
長によりＮ- 型シリコンカーバイド層12を15μm の厚さ
に形成する。その後、シリコンカーバイド層12の上にＰ
+ 型シリコン層13をエピタキシャル成長させ、このシリ
コン層からＰ型不純物をＮ- 型シリコンカーバイド層12
へ拡散させてＰ型拡散層42をほぼ 5μm の厚さに形成し
たものである。
【００３４】図14A 〜14D は、上述した接触型の半導体
装置に用いる第２の基板の種々の変形例を示すものであ
り、いずれも下側の表面を第１のシリコン基板に接合す
るものである。図14A は、シリコン基板51の表面にアル
ミなどの金属膜52を、例えば蒸着により形成した例を示
し、図14B は、全体を金属板53を以て構成した例を示
し、図14C はシリコン基板54の表面に凹部55を形成し、
その内壁にシリコン酸化膜などの絶縁膜56を形成した例
を示し、図14D は、シリコン基板57の表面に金属膜58を
所定のパターンにしたがって形成し、その間にシリコン
酸化膜のような絶縁膜59を、金属膜よりも薄く形成した
例を示す。図14C および14D に示す例の絶縁膜56および
59は、上述した実施例のゲート電極15を形成した凹部に
対応するものであり、図14D に示す金属膜58はソースま
たはエミッタ領域16と接合されるものである。
【００３５】本発明は上述した実施例に限定されるもの
ではなく、幾多の変更や変形が可能である。例えば、上
述した実施例においては、ゲート電極15を形成するため
の凹部は、Ｐ+ 型シリコン層13を貫通し、さらにシリコ
ンカーバイド層12の表面を若干穿つように形成したが、
本発明によればこの凹部は、図15A に示すように丁度シ
リコンカーバイド層12の表面が露出するように形成した
り、または図15B に示すように、Ｐ+ 型シリコン層13と
シリコンカーバイド層12との界面に達しないように形成
することもできる。この図15A に示す実施例では、シリ
コンカーバイド層12はエッチングされ難いので、Ｐ+ 型
シリコン層13に凹部を形成する際に精密な制御を行う必
要がないという利点がある。また、図15B に示す場合の
凹部の深さ、すなわちＰ+ 型シリコン層13の凹部の底面
に残存する部分の厚さは、ゲート電極15に電圧を印加し
たときに形成される反転チャネルがシリコンカーバイド
層12とＰ+ 型シリコン層13との界面に丁度達するように
形成されるようにすれば良い。なお、図15では図１に示
したMOS FET 構造の実施例についての変形例を示した
が、他の実施例についても同様の変形が可能である。
【００３６】
【発明の効果】上述したように、本発明による半導体装
置においては、半導体基板を、シリコンと、これよりも
バンドギャップの広いシリコンカーバイドやダイヤモン
ドとのハイブリッド構造としたので、厚さを薄くしても
必要な耐圧が取れるようになり、したがってオン抵抗を
低くすることができ、その結果として発熱が軽減し、損
失も低減することになる。特に、ダイヤモンドを広バン
ドギャップ半導体材料としてあるいはその一部として用
いた場合は、熱伝導率が大きいため、熱源となるチャネ
ルに隣接して配置された広バンドギャップ半導体材料は
ヒートシンクとしても作用することになり、放熱特性が
改善される利点がある。従来、半導体基板全体を広バン
ドギャップ半導体材料で構成することは提案されている
が、広バンドギャップ半導体材料は加工性が悪いととも
に良好な特性を有するものは非常に高価であるが、本発
明の半導体基板は、加工性が良いとともに良好な特性を
有するものが安価に得られるシリコンを含んでいるので
半導体装置の製造は容易となり、製造コストを低減する
ことができる。
【図面の簡単な説明】
【図１】図１は、MOS FET として構成した本発明による
半導体装置の実施例の構成を示す断面図である。
【図２】図２は、IGBTとして構成した本発明による半導
体装置の第１の実施例の構成を示す断面図である。
【図３】図３は、本発明による半導体装置を同じくIGBT
として構成した第２の実施例の構成を示す断面図であ
る。
【図４】図４は、接着型のMOS FET として構成した本発
明による半導体装置の実施例の構成を示す断面図であ
る。
【図５】図５は、接着型のIGBTとして構成した本発明に
よる半導体装置の実施例の構成を示す断面図である。
【図６】図6A〜6Fは、図１に示した本発明による半導体
装置を製造する本発明による方法の順次の工程を示す断
面図である。
【図７】図７は、図１に示す本発明による半導体装置の
変形例の構成を示す断面図である。
【図８】図８は、図３に示す本発明による半導体装置の
変形例の構成を示す断面図である。
【図９】図９は、図２に示す本発明による半導体装置の
変形例の構成を示す断面図である。
【図１０】図10は、図１に示す本発明による半導体装置
の他の変形例の構成を示す断面図である。
【図１１】図11は、図１に示す本発明による半導体装置
のさらに他の変形例の構成を示す断面図である。
【図１２】図12は、図４に示す本発明による半導体装置
の変形例の構成を示す断面図である。
【図１３】図13は、図５に示す本発明による半導体装置
の変形例の構成を示す断面図である。
【図１４】図14A 〜14D は、図４および５に示す第２の
基板の幾つかの例を示す断面図である。
【図１５】図15A 〜15B は、図１に示す本発明による半
導体装置のさらに他の変形例の構成を示す断面図であ
る。
【符号の説明】
11 Ｎ+ 型シリコン基板、12 Ｎ- 型シリコンカーバイ
ド層、13 Ｐ+ 型シリコン層、14 シリコン酸化膜、15
ゲート電極、16 ソース領域、17 ソース電極、18
ドレイン電極、20 コレクタ領域、21 Ｐ+ 型シリコン
基板、22 Ｎ型シリコン層、25 Ｎ+ 型シリコン基板、
31 凹部、32 シリコン酸化膜、33 アルミニウム膜、
41 Ｎ型拡散層、42 Ｐ型拡散層、43 Ｎ型シリコンカ
ーバイド層、46 エミッタ領域、47 エミッタ電極、48
コレクタ電極、51 シリコン基板、52 金属層、53
金属板、54 シリコン基板、55 凹部、56 絶縁膜、57
シリコン基板、58 金属膜、59 絶縁膜

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】半導体基板と、この半導体基板に形成され
    た制御電極領域と、この制御電極領域に印加する電圧に
    よって半導体基板の一方の表面から他方の表面に向けて
    の電流の流れを制御するようにした縦型半導体装置にお
    いて、前記半導体基板を、シリコンと、シリコンよりも
    バンドギャップの大きな広バンドギャップ半導体材料よ
    り成るハイブリッド構造の半導体基板を以て構成したこ
    とを特徴とする半導体装置。
  2. 【請求項２】前記半導体基板の、シリコンよりも大きな
    バンドギャップを有する広バンドギャップ半導体材料
    を、シリコンカーバイドまたはダイヤモンドまたはそれ
    らの複合材料を以て構成したことを特徴とする請求項１
    に記載の半導体装置。
  3. 【請求項３】前記半導体基板を、一導電型のシリコン基
    板と、その上にエピタキシャル成長により形成された一
    導電型で低不純物濃度の広バンドギャップ半導体材料層
    と、この広バンドギャップ半導体材料層の上にエピタキ
    シャル成長により形成された反対導電型で高不純物濃度
    のシリコン層とを以て構成し、このシリコン層に、前記
    広バンドギャップ半導体材料層まで達するかまたはこの
    広バンドギャップ半導体材料を動作中に形成される反転
    チャネルの厚さだけ残すように形成された凹部の内壁に
    形成されたシリコン酸化膜と、このシリコン酸化膜上に
    形成されたゲート電極と、前記シリコン層の表面の前記
    シリコン酸化膜に接する部分の導電型を反転させて形成
    されたソース領域と、このソース領域上に形成されたソ
    ース電極と、前記シリコン基板の裏面に形成されたドレ
    イン電極とを具えることを特徴とする請求項２に記載の
    半導体装置。
  4. 【請求項４】前記半導体基板を、一導電型のシリコン基
    板と、その一方の表面に形成された反対導電型で高不純
    物濃度のシリコン層と、このシリコン層の上にエピタキ
    シャル成長により形成された反対導電型で低不純物濃度
    の広バンドギャップ半導体材料層と、この広バンドギャ
    ップ半導体材料層の上にエピタキシャル成長により形成
    された一導電型で高不純物濃度のシリコン層とを以て構
    成し、この一導電型のシリコン層に、前記広バンドギャ
    ップ半導体材料層まで達するかまたはこの広バンドギャ
    ップ半導体材料を動作中に形成される反転チャネルの厚
    さだけ残すように形成された凹部の内壁に形成されたシ
    リコン酸化膜と、このシリコン酸化膜上に形成されたゲ
    ート電極と、前記一導電型のシリコン層の表面の前記シ
    リコン酸化膜に接する部分の導電型を反転させて形成さ
    れたエミッタ領域と、このエミッタ領域上に形成された
    エミッタ電極と、前記シリコン基板の他方の表面の上に
    形成されたコレクタ電極とを具えることを特徴とする請
    求項２に記載の半導体装置。
  5. 【請求項５】前記半導体基板を、一導電型のシリコン基
    板と、その一方の表面上にエピタキシャル成長により形
    成された反対導電型で低不純物濃度の広バンドギャップ
    半導体材料層と、この広バンドギャップ半導体材料層の
    上にエピタキシャル成長により形成された一導電型で高
    不純物濃度のシリコン層とを以て構成し、このシリコン
    層に、前記広バンドギャップ半導体材料層まで達するか
    この広バンドギャップ半導体材料を動作中に形成される
    反転チャネルの厚さを残すように形成された凹部の内壁
    に形成されたシリコン酸化膜と、このシリコン酸化膜上
    に形成されたゲート電極と、前記シリコン層の表面の前
    記シリコン酸化膜に接する部分の導電型を反転させて形
    成されたエミッタ領域と、このエミッタ領域上に形成さ
    れたエミッタ電極と、前記シリコン基板の他方の表面の
    上に形成されたコレクタ電極とを具えることを特徴とす
    る請求項２に記載の半導体装置。
  6. 【請求項６】前記高不純物濃度のシリコン層の表面の前
    記シリコン酸化膜に接する部分の導電型を反転させて形
    成されたソースまたはエミッタ領域とオーミック接触さ
    れる第２の基板を具えることを特徴とする請求項３〜５
    の何れかに記載の半導体装置。
  7. 【請求項７】前記第２の基板を、前記ソースまたはエミ
    ッタ領域と同じ導電型で高不純物濃度のシリコン基板で
    構成したことを特徴とする請求項６に記載の半導体装
    置。
  8. 【請求項８】前記第２の基板を、金属板を以て構成した
    ことを特徴とする請求項６に記載の半導体装置。
  9. 【請求項９】前記第２の基板を構成するシリコン基板の
    表面に、前記ゲート電極と対応する位置に凹部を形成
    し、この凹部の内壁を絶縁膜で被覆したことを特徴とす
    る請求項７に記載の半導体装置。
  10. 【請求項１０】前記第２の基板を構成するシリコン基板
    の表面に、前記ゲート電極と対応する位置に凹部を形成
    し、この凹部の内壁を絶縁膜で被覆したことを特徴とす
    る請求項７に記載の半導体装置。
  11. 【請求項１１】前記第２の基板を構成するシリコン基板
    の表面に、前記ゲート電極と対応する位置に絶縁膜を形
    成し、この絶縁膜の間に前記ソースまたはエミッタ領域
    とオーミック接合のとれる金属膜を、前記絶縁膜よりも
    厚く形成したことを特徴とする請求項７に記載の半導体
    装置。
  12. 【請求項１２】前記半導体基板の広バンドギャップ半導
    体材料層の、シリコン基板と接する表面部分に、広バン
    ドギャップ半導体材料層と同じ導電型で、広バンドギャ
    ップ半導体材料層の不純物濃度よりも低い不純物濃度を
    有する半導体層を形成したことを特徴とする請求項３〜
    １１のいずれかに記載の半導体装置。
  13. 【請求項１３】前記半導体層を、前記半導体基板から前
    記広バンドギャップ半導体材料層へ不純物を拡散して形
    成した拡散層を以て構成したことを特徴とする請求項１
    ２に記載の半導体装置。
  14. 【請求項１４】前記半導体基板の広バンドギャップ半導
    体材料層の、シリコン基板と接する側とは反対の表面部
    分に、前記高不純物濃度のシリコン層と同じ導電型であ
    るがそれよりも不純物濃度が低い半導体層を形成したこ
    とを特徴とする請求項３〜１３のいずれかに記載の半導
    体装置。
  15. 【請求項１５】前記半導体層を、前記高不純物濃度のシ
    リコン層から前記広バンドギャップ半導体材料層へ不純
    物を拡散して形成した拡散層を以て構成したことを特徴
    とする請求項１４に記載の半導体装置。
  16. 【請求項１６】シリコン基板の上に、シリコンよりも大
    きなバンドギャップを有する半導体材料をエピタキシャ
    ル成長させて低不純物濃度の広バンドギャップ半導体材
    料層を形成し、この広バンドギャップ半導体材料層の上
    にエピタキシャル成長により高不純物濃度のシリコン層
    を形成して半導体基板を構成し、前記シリコン層に、前
    記広バンドギャップ半導体材料層まで達するかまたはこ
    の広バンドギャップ半導体材料を動作中に形成される反
    転チャネルの厚さだけ残すように凹部を異方性ドライエ
    ッチングにより形成した後、この凹部の内壁にシリコン
    酸化膜を形成し、このシリコン酸化膜上にゲート電極を
    形成し、前記シリコン層の表面の前記シリコン酸化膜に
    接する部分の導電型を反転させてソースまたはエミッタ
    領域を形成することを特徴とする半導体装置の製造方
    法。
  17. 【請求項１７】前記広バンドギャップ半導体材料層を形
    成した後、シリコン基板と接触する表面にシリコン基板
    から不純物を拡散させて、広バンドギャップ半導体材料
    の不純物濃度よりも高いが、シリコン基板の不純物濃度
    よりも低い拡散層を形成することを特徴とする請求項１
    ６に記載の半導体装置の製造方法。
  18. 【請求項１８】前記広バンドギャップ半導体材料層の上
    に高不純物濃度のシリコン層を形成した後、この高不純
    物濃度のシリコン層と接触する表面に高不純物濃度のシ
    リコン層から不純物を拡散させて、この高不純物濃度の
    シリコン層の不純物濃度よりも低い拡散層を形成するこ
    とを特徴とする請求項１６または１７のいずれかに記載
    の半導体装置の製造方法。
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