ITTO940818A1 - Fetta di materiale semiconduttore per la fabbricazione di dispositivi integrati e procedimento per la sua fabbricazione. - Google Patents

Fetta di materiale semiconduttore per la fabbricazione di dispositivi integrati e procedimento per la sua fabbricazione. Download PDF

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Abstract

Fetta (20) di materiale semiconduttore per la fabbricazione di dispositivi integrati formata da una pila di strati sovrapposti, comprendente un primo (21) ed un secondo (24) strato di silicio monocristallino separati da uno strato di diamante policristallino (22) intermedio. Uno strato di ossido (23) legante è disposto fra lo strato di diamante (22) e il secondo strato di silicio (24). La fetta viene fabbricata crescendo lo strato di diamante (22) sopra il primo strato di silicio (21) in una camera sottovuoto riscaldata e alimentata con una miscela di idrocarburi; deponendo lo strato di ossido e sovrapponendo il secondo strato di silicio. Sottoponendo a trattamento termico la pila formata dagli strati di silicio, diamante e ossido, l'ossido reagisce in modo da legare lo strato di diamante al secondo strato di silicio.Figure 3 e 5.

Description

La presente invenzione riguarda una fetta di materiale semiconduttore per la fabbricazione di dispositivi integrati e un procedimento per la sua fabbricazione.
Come è noto, secondo una soluzione attualmente molto diffusa nell'industria microelettronica, il substrato di dispositivi integrati viene ottenuto a partire da fette di silicio monocristallino. Negli ultimi anni, come alternativa alle fette di solo silicio, sono state proposte le cosiddette fette SOI (dall'inglese Silicon-on-Insulator) costituite da due strati di silicio, uno dei quali più sottile dell'altro, separati da uno strato di ossido di silicio (si veda ad esempio l'articolo "Siliconon-Insulator Wafer Bonding-Waf er Thinning Technological Evaluations" di J. Hausman, G.A. Spierings, U.K.P. Bierman e J.A. Pals, Japanese Journal of applied Physics, Voi. 28, N. 8, Agosto 1989, pagg. 1426-1443).
La sezione trasversale di una porzione di una fetta ("wafer") SOI è mostrata in fig. 1, nella quale con 1 è indicata la fetta, con 2 un primo strato di silicio monocristallino (più spesso) , con 3 uno strato di ossido di silicio intermedio, e con 4 un secondo strato di silicio monocristallino (più sottile) , sul quale eventualmente viene successivamente cresciuto uno strato epitassiale (non mostrato). Lo strato di ossido intermedio 3 presenta uno spessore L1 compreso preferibilmente fra 0,2 e 10 μιη.
I wafer SOI hanno ricevuto ultimamente considerevole attenzione dato che i circuiti integrati aventi substrato formato a partire da tale fetta presentano notevoli vantaggi rispetto ad uguali circuiti formati su substrati tradizionali costituiti da silicio monocristallino. Tali vantaggi possono essere riassunti come segue:
a) maggiore velocità di commutazione;
b) maggiore immunità al rumore;
c) basse correnti di perdita;
d) eliminazione dei fenomeni di accensione di componenti parassiti ("latch-up") ;
e) riduzione delle capacità parassite;
f) maggiore resistenza agli effetti delle radiazioni; g) maggiore densità di impaccamento dei componenti.
Un tipico processo di fabbricazione di fette SOI verrà ora descritto qui di seguito ed è rappresentato schematicamente in figura 2.
Si parte da due fette di silicio monocristallino 10 e Il fabbricate in modo tradizionale. La fetta 10 costituisce la fetta destinata a costituire lo strato inferiore, di base, e presenta dimensioni precise; mentre la fetta 11 rappresenta la fetta che verrà successivamente resa sottile, da unire (con l'interposizione di uno strato di ossido) alla fetta 10. La fetta 11 (chiamata anche "bond wafer") viene sottoposta ad una fase di ossidazione termica che porta alla formazione di uno strato di ossido 12 ricoprente completamente la fetta 11. Successivamente, dopo appositi trattamenti di pulizia, le fette 10 e 11 vengono sovrapposte e sottoposte ad un trattamento termico a 1100°C per circa 2 ore per "incollarle" una all'altra.
Durante tale fase di incollaggio ("bonding") ha luogo una reazione chimica schematizzabile come segue:
sSiOH HOSi≡ => sSi-O-Sis ΗζΟ (1) in cui i gruppi SiOH sono presenti nello strato di ossido 12; in tale strato di ossido 12, alla temperatura di trattamento indicata, sono liberi e diventano molto mobili ioni OH , che danno luogo ad un forte legame chimico fra lo strato di ossido 12 (e quindi la fetta 11) e la fetta 10. Si forma così una fetta semilavorata 13.
La fetta semilavorata 13 viene successivamente sottopósta ad una fase di fresatura ("grinding" ) superficiale, portante all'ottenimento di un corpo 14 ed ad una fase finale di lappatura ( "polishing") portante all'ottenimento della fetta 1.
La fetta SOI, nonostante i notevoli vantaggi sopra indicati, è limitata nelle sue possibilità di applicazione a causa della scarsa conducibilità termica dello strato di ossido di silicio. Infatti, come è noto, la conducibilità elettrica del silicio è pari a 150 W/(m°C), mentre quella dell'ossido di silicio è pari a 1,4 W/(m°C) (due ordini di grandezza inferiore) . Dato che, dal punto di vista termico, la resistenza complessiva della fetta è data dalla somma delle resistenze dei singoli strati (sono in serie fra loro), si ha che, a pari spessore totale della fetta 1, essa presenta resistenza termica molto maggiore rispetto ad una fetta tradizionale di silicio monocristallino di pari spessore, ovvero che, per ottenere pari resistenza termica, sarebbe necessario assottigliare lo strato di silicio 2 di un fattore determinato dal rapporto fra la conducibilità dell'ossido di silicio e quella del silicio monocristallino (come si è visto, pari circa a 100), tenendo conto dello spessore dello strato di ossido. Tuttavia, tale assottigliamento ridurrebbe le caratteristiche di resistenza meccanica alla rottura della fetta, e non è quindi praticamente realizzabile, almeno per la grande maggioranza delle applicazioni.
Di conseguenza, con la continua riduzione delle dimensioni dei componenti e a causa della necessità di operare a densità di corrente operativa sempre più elevata, il substrato SOI non consente una sufficiente dissipazione termica e dà origine a temperature di giunzione eccessivamente alte. Ciò provoca effetti negativi sull'affidabilità dei componenti, in particolare modo nei componenti di potenza si assiste ad una limitazione nella portata di corrente. Tali effetti negativi risultano particolarmente penalizzanti per i circuiti integrati ad alta tensione, dove sono richiesti ossidi intermedi più elevati.
Scopo dell'invenzione è quindi mettere a disposizione una fetta che sfrutti i vantaggi intrinseci della tecnologia SOI, senza essere affetta dalle limitazioni di impiego sopra indicate.
Secondo la presente invenzione viene realizzata una fetta di materiale conduttore per dispositivi integrati nonché un procedimento per la sua fabbricazione, come definiti nelle rivendicazioni 1 e, rispettivamente, 9.
Per la comprensione della presente invenzione ne viene ora descritta una forma di realizzazione preferita, a puro titolo di esempio non limitativo, con riferimento ai disegni allegati, nei quali:
- la figura 1 mostra una fetta di tipo noto;
la figura 2 presenta il processo di fabbricazione della fetta di fig- 1;
la figura 3 presenta la sezione trasversale attraverso una fetta di materiale semiconduttore secondo l'invenzione/
la figura 4 presenta una vista del reattore utilizzabile nel procedimento di fabbricazione secondo l'invenzione; e
- la figura 5 mostra una forma di realizzazione del procedimento secondo l'invenzione.
In figura 3, la fetta di materiale semiconduttore è indicata nel suo complesso con 20 e comprende una pila di strati sovrapposti, includenti un primo strato di silicio monocristallino 21, uno strato di diamante policristallino 22, uno strato di ossido di silicio 23, ed un secondo strato di silicio monocristallino 24.
Lo spessore dello strato di diamante 22 dipende dalle tensioni massime che la fetta deve sopportare, tenendo conto che tale strato presenta rigidità dielettrica pari a circa 300 V//m; mentre lo spessore dello strato di ossido 23 è preferibilmente compreso fra 200 À e 0,2 /xm. Lo strato di ossido 23 è scelto in modo da garantire l'incollaggio sullo strato di diamante (come meglio spiegato più avanti, nella descrizione del procedimento di fabbricazione) ed è formato preferibilmente da ossido da TEOS (tetraetilortosilicato), ma può anche essere ossido da CVD (Chemical Vapour Deposition) attivato in plasma di ossigeno.
Il diamante policristallino che costituisce lo strato 22 presenta conducibilità termica elevatissima >1000-2000 W/(m°K), per cui il suo inserimento all'interno della fetta 20 provoca un miglioramento della conducibilità termica complessiva. Inoltre, tale elevata conducibilità del diamante compensa abbondantemente il peggioramento indotto dallo strato di ossido 23 che, comunque, avendo spessore ridotto, non presenta un'elevata resistenza termica .
L'adesione dello strato di diamante 22 allo strato di silicio monocristallino 21 risulta ottima ed inoltre, dato che il coefficiente lineare di espansione termica del silicio monocristallino e del diamante policristallino è identico (circa 2xlO<'6>/°C), non si generano stress fra i due strati.
Inoltre, la fetta composita oggetto della presente invenzione presenta i vantaggi sopra indicati per le fette SOI.
Il procedimento di fabbricazione della fetta 20 verrà ora descritto con riferimento alle figure 4 e 5. Inizialmente si parte da due fette di silicio monocristallino 30, 31, di cui la fetta 30 è destinata a costituire la parte inferiore del substrato e la fetta 31 è destinata a costituire la parte superiore, più sottile. Sulla fetta 30 viene cresciuto uno strato di diamante policristallino 32 (fig. 5) utilizzando il metodo HFCVD (Hot Filament Chemical Vapour Deposition), descritto ad esempio nel brevetto US-A-5,126,206, ed attuabile con il reattore mostrato in figura 4, qui descritto brevemente.
Il reattore di fig. 4, indicato con 40, comprende una camera 41 sotto vuoto (a 10-100 torr), avente un condotto di ingresso 42 per l'alimentazione di una miscela di idrocarburi e Hz ed un condotto di uscita 43 per i gas di scarico; la camera 41 alloggia un supporto 44 per la fetta di silicio monocristallino 30 includente un riscaldatore (non mostrato) ed un filamento 45 riscaldato elettricamente.
La fetta 30 viene preriscaldata a 750-900°C; in tal modo la miscela di gas alimentata nel condotto di ingresso 42 viene attivata dal filamento 45, diffonde verso la fetta <; >30, reagisce con questa e, condensando, dà origine ad uno strato 32 (figura 5) di diamante policristallino di elevata qualità, perfettamente aderente alla fetta 30.
Successivamente, sullo strato 32 viene deposto uno strato di ossido 33. Come sopra indicato, tale strato può essere deposto come ossido TEOS oppure da CVD in presenza di plasma, per garantire l'adesione allo strato di diamante 32.
In seguito, sullo strato 33 di ossido viene applicata la fetta 31 e, utilizzando un processo simile a quello descritto in fig. 2 per l'incollaggio dello strato di ossido 12 alla fetta 10, gli strati 33 e 31 vengono incollati. Infatti, lo strato di ossido di silicio 33 contiene idrogeno legato, entro la matrice silicioossigeno, come SiOH, idruro di silicio (SiH) e acqua. Di conseguenza, lo strato di ossido 33 è idrofilo e, sottoposto a trattamento termico, consente la reazione (1) indicata con riferimento alla figura 2, incollando lo strato di silicio monocristallino 31 allo strato di diamante 32. Si ottiene quindi la fetta 35, che può successivamente essere sottoposta agli usuali processi di fresatura e lappatura, per ottenere la fetta 20 di fig. 3.
Risulta inoltre chiaro che alla fetta e al procedimento di fabbricazione qui descritti ed illustrati possono essere apportate modifiche e varianti senza per questo uscire dall'ambito protettivo della presente invenzione. In particolare, si sottolinea il fatto che lo strato di ossido ha solo funzione legante e quindi, in presenza di un processo di fabbricazione che garantisca l'incollaggio del silicio monocristallino direttamente al diamante, esso può essere eliminato. In alternativa, lo strato di ossido può essere sostituito con altro materiale adatto all'incollaggio, che non alteri la conducibilità termica della fetta

Claims (17)

  1. RIVENDICAZIONI 1. Fetta (20) di materiale semiconduttore per la fabbricazione di dispositivi integrati comprendente una pila di strati sovrapposti, caratterizzata dal fatto che detta pila di strati sovrapposti comprende un primo (21) I ed un secondo (24) strato di silicio separati da uno strato di diamante (22) intermedio.
  2. 2. Fetta secondo la rivendicazione 1, caratterizzata dal fatto di comprendere uno strato di ossido di silicio (23) interposto fra detto strato di diamante (22) e detto secondo strato di silicio (24).
  3. 3. Fetta secondo la rivendicazione 1 o 2, caratterizzata dal fatto che detti primo e secondo strato di silicio (21, 24) sono costituiti da silicio monocristallino .
  4. 4. Fetta secondo una qualsiasi delle rivendicazioni precedenti, caratterizzata dal fatto che detto strato di diamante (22) è costituito da diamante policristallino.
  5. 5. Fetta secondo una qualsiasi delle rivendicazioni da 2 a 4, caratterizzata dal fatto che detto strato di ossido di silicio (23) è ossido da TEOS.
  6. 6. Fetta secondo una qualsiasi delle rivendicazioni da 2 a 4, caratterizzata dal fatto che detto strato di ossido di silicio (23) è ossido deposto chimicamente in fase vapore attivato in plasma di ossigeno.
  7. 7. Fetta secondo una delle rivendicazioni da 2 a 6, caratt erizzata dal fatto che detto strato di ossido di silicio (23) presenta uno spessore compreso fra 200 À e 0,2 um.
  8. 8 Substrato per dispositivi integrati, caratterizzato dal fatto di essere realizzato a partire da una fetta (20) di materiale semiconduttore secondo una o più delle rivendicazioni precedenti.
  9. 9. Procedimento per la fabbricazione di una fetta di materiale semiconduttore secondo una qualsiasi delle rivendicazioni 1-7, caratterizzato dal fatto di comprendere le fasi di formare uno strato di diamante sopra un primo strato di silicio e incollare un secondo strato di silicio a detto strato di diamante.
  10. 10. Procedimento secondo la rivendicazione 9, caratterizzato dal fatto che detta fase di incollare comprende la fase di formare uno strato di ossido di silicio di incollaggio fra detto strato di diamante e detto secondo strato di silicio.
  11. 11. Procedimento secondo la rivendicazione 10, caratterizzato dal fatto che detta fase di formare uno strato di ossido di silicio comprende la fase di deporre detto strato di ossido di silicio su detto strato di diamante e dal fatto che detta fase di incollare comprende inoltre le fasi di applicare detto secondo strato di silicio sopra detto strato di ossido per ottenere una pila di strati e sottoporre a trattamento termico detta pila di strati per attivare la reazione sSiOH HOSi= => =Si-0-Si= H20.
  12. 12. Procedimento secondo una delle rivendicazioni da 9 a 11, caratterizzato dal fatto che detti primo e secondo strato di silicio sono costituiti da silicio monocristallino.
  13. 13. Procedimento secondo una qualsiasi delle rivendicazioni da 9 a 12, caratterizzato dal fatto che detto strato di diamante è costituito da diamante policristallino.
  14. 14. Procedimento secondo una qualsiasi delle rivendicazioni da 9 a 13, caratterizzato dal fatto che detta fase di formare uno strato di diamante comprende la fase di riscaldare detto primo strato di silicio, alimentare un gas formato da una miscela di idrocarburi ed attivare detto gas termicamente.
  15. 15; Procedimento secondo una qualsiasi delle rivendicazioni da 10 a 14, caratterizzato dal fatto che detta fase di formare uno strato di ossido di silicio di incollaggio comprende la fase di deporre uno strato di ossido di silicio da TEOS.
  16. 16. Procedimento secondo una qualsiasi delle rivendicazioni da 10 a 14, caratterizzato dal* fatto che detta'fase di formare uno strato di ossido di silicio di incollaggio comprende la fase di deporre uno strato di ossido di silicio CVD attivato in plasma di ossigeno,
  17. 17. Fetta di materiale semiconduttore per la fabbricazione di dispositivi integrati, substrato per dispositivi integrati e procedimento per la fabbricazione di una fetta di materiale semiconduttore, come descritti con riferimento ai disegni allegati.
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US08/571,806 US5855693A (en) 1994-10-13 1995-12-13 Wafer of semiconductor material for fabricating integrated devices, and process for its fabrication
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Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0720223B1 (en) * 1994-12-30 2003-03-26 STMicroelectronics S.r.l. Process for the production of a semiconductor device having better interface adhesion between dielectric layers
US6045625A (en) * 1996-12-06 2000-04-04 Texas Instruments Incorporated Buried oxide with a thermal expansion matching layer for SOI
FR2767605B1 (fr) * 1997-08-25 2001-05-11 Gec Alsthom Transport Sa Circuit integre de puissance, procede de fabrication d'un tel circuit et convertisseur incluant un tel circuit
US6194290B1 (en) * 1998-03-09 2001-02-27 Intersil Corporation Methods for making semiconductor devices by low temperature direct bonding
US20020089016A1 (en) 1998-07-10 2002-07-11 Jean-Pierre Joly Thin layer semi-conductor structure comprising a heat distribution layer
FR2781082B1 (fr) * 1998-07-10 2002-09-20 Commissariat Energie Atomique Structure semiconductrice en couche mince comportant une couche de repartition de chaleur
US6320206B1 (en) * 1999-02-05 2001-11-20 Lumileds Lighting, U.S., Llc Light emitting devices having wafer bonded aluminum gallium indium nitride structures and mirror stacks
US6500694B1 (en) * 2000-03-22 2002-12-31 Ziptronix, Inc. Three dimensional device integration method and integrated device
US6984571B1 (en) 1999-10-01 2006-01-10 Ziptronix, Inc. Three dimensional device integration method and integrated device
US6166411A (en) * 1999-10-25 2000-12-26 Advanced Micro Devices, Inc. Heat removal from SOI devices by using metal substrates
US6552395B1 (en) * 2000-01-03 2003-04-22 Advanced Micro Devices, Inc. Higher thermal conductivity glass for SOI heat removal
US6476446B2 (en) 2000-01-03 2002-11-05 Advanced Micro Devices, Inc. Heat removal by removal of buried oxide in isolation areas
US6613643B1 (en) 2000-01-28 2003-09-02 Advanced Micro Devices, Inc. Structure, and a method of realizing, for efficient heat removal on SOI
US6635552B1 (en) 2000-06-12 2003-10-21 Micron Technology, Inc. Methods of forming semiconductor constructions
EP1309989B1 (en) * 2000-08-16 2007-01-10 Massachusetts Institute Of Technology Process for producing semiconductor article using graded expitaxial growth
US6429070B1 (en) 2000-08-30 2002-08-06 Micron Technology, Inc. DRAM cell constructions, and methods of forming DRAM cells
WO2002082514A1 (en) * 2001-04-04 2002-10-17 Massachusetts Institute Of Technology A method for semiconductor device fabrication
US6717212B2 (en) * 2001-06-12 2004-04-06 Advanced Micro Devices, Inc. Leaky, thermally conductive insulator material (LTCIM) in semiconductor-on-insulator (SOI) structure
US6995430B2 (en) 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
US20030227057A1 (en) * 2002-06-07 2003-12-11 Lochtefeld Anthony J. Strained-semiconductor-on-insulator device structures
US7074623B2 (en) * 2002-06-07 2006-07-11 Amberwave Systems Corporation Methods of forming strained-semiconductor-on-insulator finFET device structures
US7608927B2 (en) 2002-08-29 2009-10-27 Micron Technology, Inc. Localized biasing for silicon on insulator structures
US6989314B2 (en) * 2003-02-12 2006-01-24 S.O.I.Tec Silicon On Insulator Technologies S.A. Semiconductor structure and method of making same
FR2851079B1 (fr) * 2003-02-12 2005-08-26 Soitec Silicon On Insulator Structure semi-conductrice sur substrat a forte rugosite
US7109092B2 (en) 2003-05-19 2006-09-19 Ziptronix, Inc. Method of room temperature covalent bonding
DE10326578B4 (de) * 2003-06-12 2006-01-19 Siltronic Ag Verfahren zur Herstellung einer SOI-Scheibe
DE102004053016A1 (de) * 2004-11-03 2006-05-04 Atmel Germany Gmbh Halbleiteranordnung und Verfahren zur Herstellung einer Halbleiteranordnung
JP2006173349A (ja) * 2004-12-15 2006-06-29 Sony Corp 固体撮像素子の製造方法及び固体撮像素子
JP2007012897A (ja) * 2005-06-30 2007-01-18 Nec Electronics Corp 半導体装置およびその製造方法
EP2095406A1 (en) * 2006-12-26 2009-09-02 S.O.I.Tec Silicon on Insulator Technologies Method for producing a semiconductor-on-insulator structure
US7781256B2 (en) * 2007-05-31 2010-08-24 Chien-Min Sung Semiconductor-on-diamond devices and associated methods
US9466719B2 (en) 2009-07-15 2016-10-11 Qualcomm Incorporated Semiconductor-on-insulator with back side strain topology
US9390974B2 (en) 2012-12-21 2016-07-12 Qualcomm Incorporated Back-to-back stacked integrated circuit assembly and method of making
WO2011008893A1 (en) * 2009-07-15 2011-01-20 Io Semiconductor Semiconductor-on-insulator with backside heat dissipation
GB2483702A (en) * 2010-09-17 2012-03-21 Ge Aviat Systems Ltd Method for the manufacture of a Silicon Carbide, Silicon Oxide interface having reduced interfacial carbon gettering
FR2967812B1 (fr) * 2010-11-19 2016-06-10 S O I Tec Silicon On Insulator Tech Dispositif electronique pour applications radiofrequence ou de puissance et procede de fabrication d'un tel dispositif
US9142448B2 (en) * 2011-11-04 2015-09-22 The Silanna Group Pty Ltd Method of producing a silicon-on-insulator article
KR20140096107A (ko) * 2011-11-07 2014-08-04 더 실라나 그룹 피티와이 리미티드 절연기판 상의 반도체 구조 및 그 제조방법
JP5928481B2 (ja) 2011-12-22 2016-06-01 信越化学工業株式会社 複合基板
US8741739B2 (en) 2012-01-03 2014-06-03 International Business Machines Corporation High resistivity silicon-on-insulator substrate and method of forming
US9231063B2 (en) 2014-02-24 2016-01-05 International Business Machines Corporation Boron rich nitride cap for total ionizing dose mitigation in SOI devices
JP6206786B2 (ja) * 2014-07-10 2017-10-04 株式会社サイコックス 半導体基板および半導体基板の製造方法
CN107548521A (zh) * 2015-02-18 2018-01-05 华威大学 功率半导体器件
FR3079662B1 (fr) * 2018-03-30 2020-02-28 Soitec Substrat pour applications radiofrequences et procede de fabrication associe
KR20230097121A (ko) 2020-10-29 2023-06-30 아데이아 세미컨덕터 본딩 테크놀로지스 인코포레이티드 직접 접합 방법 및 구조체

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0665210B2 (ja) * 1985-04-17 1994-08-22 日本電気株式会社 基板の製造方法
SE465492B (sv) * 1990-01-24 1991-09-16 Asea Brown Boveri Halvledarkomponent innehaallande ett diamantskikt som aer anordnat mellan ett substrat och ett aktivt skikt och foerfarande foer dess framstaellning
WO1993001617A1 (en) * 1991-07-08 1993-01-21 Asea Brown Boveri Ab Method for the manufacture of a semiconductor component
US5276338A (en) * 1992-05-15 1994-01-04 International Business Machines Corporation Bonded wafer structure having a buried insulation layer
US5413952A (en) * 1994-02-02 1995-05-09 Motorola, Inc. Direct wafer bonded structure method of making

Also Published As

Publication number Publication date
JP2680801B2 (ja) 1997-11-19
ITTO940818A0 (it) 1994-10-13
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