ITTO950190A1 - Circuito per l'estrazione del segnale di orologio da un flusso dati ad alta velocita'. - Google Patents

Circuito per l'estrazione del segnale di orologio da un flusso dati ad alta velocita'. Download PDF

Info

Publication number
ITTO950190A1
ITTO950190A1 IT95TO000190A ITTO950190A ITTO950190A1 IT TO950190 A1 ITTO950190 A1 IT TO950190A1 IT 95TO000190 A IT95TO000190 A IT 95TO000190A IT TO950190 A ITTO950190 A IT TO950190A IT TO950190 A1 ITTO950190 A1 IT TO950190A1
Authority
IT
Italy
Prior art keywords
signal
supplied
frequency
gate
wire
Prior art date
Application number
IT95TO000190A
Other languages
English (en)
Inventor
Marco Burzio
Original Assignee
Cselt Centro Studi Lab Telecom
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Cselt Centro Studi Lab Telecom filed Critical Cselt Centro Studi Lab Telecom
Priority to IT95TO000190A priority Critical patent/IT1279165B1/it
Publication of ITTO950190A0 publication Critical patent/ITTO950190A0/it
Priority to US08/605,393 priority patent/US5686849A/en
Priority to DE0732830T priority patent/DE732830T1/de
Priority to EP96103852A priority patent/EP0732830A3/en
Priority to CA002171690A priority patent/CA2171690C/en
Priority to JP8448196A priority patent/JP2847493B2/ja
Publication of ITTO950190A1 publication Critical patent/ITTO950190A1/it
Application granted granted Critical
Publication of IT1279165B1 publication Critical patent/IT1279165B1/it

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/113—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using frequency discriminator
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
    • H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
    • H03D13/004—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means the logic means delivering pulses at more than one terminal, e.g. up and down pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Logic Circuits (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

CIRCUITO PER L'ESTRAZIONE DEL SEGNALE DI OROLOGIO DA UN FLUSSO DATI AD ALTA VELOCITA', IL QUALE PERMETTE UN RAPIDO RAGGIUNGIMENTO DELLA CONDIZIONE DI IDENTITA' DELLE FREQUENZE DEL SEGNALE DI OROLOGIO, GENERATO LOCALMENTE, E DEL SEGNALE DATI, ANCHE QUANDO QUESTE DIFFERISCONO NOTEVOLMENTE FRA DI LORO. IL CIRCUITO PUO' ESSERE AGEVOLMENTE INSERITO IN UN PIU' COMPLESSO CIRCUITO INTEGRATO DIGITALE IN TECNOLOGIA CMOS, PRESENTA UNA BASSA DISSIPAZIONE DI POTENZA ED E' IN GRADO DI OPERARE A VELOCITA' DI CIFRA DI OLTRE 300 Mbit/s.COMPRENDE- UN ANELLO AD AGGANCIO DI FASE PRINCIPALE, CHE COMANDA UN OSCILLATTORE CONTROLLATO IN TENSIONE CONTROLLANDONE CONTINUAMENTE LA FASE;- UN ANELLO SECONDARIO, CHE CONSENTE L'AGGANCIO DELL'ANELLO PRINCIPALE PORTANDO L'OSCILLATORE CONTROLLATO IN TENSIONE AD OSCILLARE AD UNA FREQUENZA PROSSIMA A QUELLA OPERATIVA.

Description

Descrizione dell'invenzione avente per titolo:
" Circuito per l'estrazione del segnale di orologio da un flusso dati ad alta velocità"
Testo della descrizione.
La presente invenzione riguarda le apparecchiature per la trasmissione di segnali numerici fra sistemi elettronici dislocati in luoghi distanti fra loro e in particolare riguarda un circuito per l’estrazione del segnale di orologio da un flusso dati ad alta velocità.
E’ noto che per interpretare correttamente un segnale dati, un’apparecchiatura di ricezione deve disporre di un segnale di orologio esattamente sincronizzato con il flusso numerico in arrivo, in modo da poter valutare i livelli logici negli istanti più favorevoli. Tuttavia non sempre il segnale dati viene trasmesso con il segnale di orologio associato, in particolare quando la trasmissione viene effettuata in modo seriale su un'unica linea. In questo caso, il segnale di orologio per la rivelazione deve essere ricostruito estraendo le informazioni necessarie dallo stesso segnale dati.
Questa operazione viene solitamente effettuata mediante il noto circuito PLL (Phase Locked Loop = Anello ad aggancio di fase) utilizzando come segnale di riferimento lo stesso segnale numerico in arrivo al ricevitore per generare in uscita un segnale di orologio di frequenza pari alla velocità di cifra del segnale dati. Il segnale di orologio ricostruito ha una relazione di fase ben precisa con il segnale dati, in modo da presentare le transizioni di livello in salita in corrispondenza dell'istante ottimo di campionamento.
Le parti principali che costituiscono l'anello ad aggancio di fase sono, come è noto, un comparatore di fase, un filtro e un oscillatore controllato in tensione, detto VCO (Voltage Controlled Oscillator = Oscillatore controllato in tensione). Il comparatore confronta la fase del segnale dati con quella del segnale di orologio generato localmente dal VCO, fornendo in uscita un segnale d'errore che, attraverso il filtro, comanda il VCO controllandone continuamente la fase.
Uno dei problemi presentati da tale circuito è quello dell'acquisizione di frequenza, cioè del raggiungimento della condizione di identità della frequenza del segnale di orologio e di quella del segnale dati: infatti, se la frequenza naturale di oscillazione del VCO, che genera il segnale di orologio, è molto diversa, un anello così strutturato potrebbe non raggiungere l'aggancio o raggiungerlo in tempi troppo lunghi.
Per ovviare a questo inconveniente, sono state proposte alcune soluzioni che prevedono l'introduzione di un anello aggiuntivo in grado di rilevare la differenza di frequenza e portare il VCO ad oscillare nei pressi della frequenza desiderata, rendendo possibile l'aggancio ad opera del comparatore di fase.
Una di queste soluzioni, che utilizza un circuito PLL costituito da un anello principale e da uno secondario, è descrìtta nella domanda di brevetto n. TO 93A000955, depositata il 16 dicembre 1993 a nome della stessa richiedente. In questo caso, l'anello secondario fa uso di un discriminatore di fase e frequenza di tipo convenzionale.
Un esempio di realizzazione di un discriminatore di frequenza è descritto nel libro dal titolo "Phaselock Techniques", di Floyd M. Gardner, alle pagg. 86-87. Questa soluzione si presta ad essere realizzata mediante circuiti integrati di tipo analogico, mentre, volendo realizzare un PLL da introdurre in un circuito integrato digitale in tecnologia CMOS, un tale discriminatore di frequenza risulta essere di diffìcile attuazione.
Ovvia ai suddetti inconvenienti il circuito per l'estrazione del segnale di orologio da un flusso dati ad alta velocità, oggetto della presente invenzione, il quale permette un rapido raggiungimento della condizione di identità delle frequenze del segnale di orologio, generato localmente, e del segnale dati, anche quando queste differiscono notevolmente fra di loro. Il circuito può essere agevolmente inserito in un più complesso circuito integrato digitale in tecnologia CMOS: ciò consente una migliore ingegnerizzazione delle piastre di circuito stampato non essendo più necessario un circuito PLL esterno. Il circuito, se realizzato in tecnologia CMOS, presenta una bassa dissipazione di potenza ed è in grado di operare a velocità di cifra di oltre 300 Mbit/s.
E’ particolare oggetto della presente invenzione un circuito per l'estrazione del segnale di orologio da un flusso dati ad alta velocità come descritto nella rivendicazione 1.
Queste ed altre caratteristiche della presente invenzione saranno meglio chiarite dalle seguente descrizione di una forma preferita di realizzazione della stessa, data a titolo di esempio non limitativo, e dai disegni annessi in cui:
- la Fig. 1 è uno schema a blocchi del circuito per l'estrazione del segnale di orologio;
- la Fig. 2 è uno schema a blocchi del blocco indicato con DFR in Fig. 1;
- la Fig. 3 è un diagramma temporale relativo relativo al funzionamento del blocco DFR di Fig. 2;
- la Fig. 4 è uno schema a blocchi del blocco indicato con CS in Fig. 1.
11 circuito per l'estrazione del segnale di orologio da un flusso dati ad alta velociti, rappresentato nello schema a blocchi di Fig. 1, è basato su una struttura a PLL. L'anello principale, composto da un comparatore di fase DFS, da un generatore di corrente pilotato PCI, da un filtro d'anello FI e da un oscillatore controllato in tensione VCO, è responsabile dell'aggancio in fase del segnale di orologio generato dal VCO, presente sul filo 2, con i dati in arrivo sul filo 1.
L'anello secondario, composto da un comparatore di frequenza DFR, da un comparatore di soglia CS, da un generatore di corrente pilotato PC2, dal filtro FI e dall'oscillatore VCO, ha il compito di consentire l'aggancio dell'anello principale portando l'oscillatore VCO ad oscillare ad una frequenza prossima a quella desiderata.
Partendo dall’ipotesi che il VCO oscilli ad una frequenza molto diversa da quella ottimale, che nel presente esempio è pari ai quadruplo di quella di riferimento presente sul filo 3, il comparatore di frequenza DFR fornisce in uscita degli impulsi di errore sul filo 4, se la frequenza sul filo 2 è troppo bassa, sul filo 5. se è troppo alta. La frequenza di questi impulsi è proporzionale alla differenza fra la frequenza presente sul filo 2 e il quadruplo di quella presente sul filo 3; inoltre, nel caso di differenze grandi, maggiori per esempio del 25%, non solo la frequenza ma anche la durata degli impulsi è proporzionale alla differenza stessa. L'effetto globale è quello di rendere il valor medio del segnale di errore proporzionale alla differenza di frequenza.
Il comparatore di soglia CS opera in modo da lasciar passare inalterati gli impulsi di errore solo se la loro frequenza sul filo 4 o sul filo 5 è superiore ad un valore prefissato, diversamente li blocca.
Il generatore di corrente pilotato PC2 fornisce una quantità di carica prefissata al filtro FI in risposta a un impulso sul filo 6, mentre toglie la stessa quantità di carica in presenza di un impulso sul filo 7. Il filtro FI, composto da una rete resistenza-capacità (RC), varia di conseguenza la tensione sul filo 12, che controlla la frequenza di oscillazione del VCO, avvicinandola a quella desiderata.
Quando la frequenza di oscillazione del VCO entra nel campo di cattura dell'anello principale, la frequenza degli impulsi in uscita da DFR diventa inferiore alla soglia del comparatore CS, che di conseguenza impedisce la propagazione di ulteriori impulsi verso il generatore di corrente pilotato PC2. In queste condizioni l'anello secondario cessa di operare e il controllo viene assunto dai blocchi che compongono l'anello principale.
La presenza del comparatore di soglia CS consente l'uso di un generatore locale in grado di fornire un segnale di riferimento con frequenza che può differire anche fino a una parte su mille rispetto a quella associata ai dati in arrivo, divisa per quattro. Potrebbe quindi essere usato, per esempio, un semplice oscillatore a cristallo di quarzo non particolarmente preciso.
Il discriminatore di fase DFS, appartenente all'anello principale, confronta la fase del segnale generato dal VCO, presente sul filo 2, con il segnale dati ricevuto sul filo 1 e fornisce in uscita sui fili 9 e 10 degli impulsi d'errore, la cui differenza di durata è pari al l'errore di fase. La corrente netta che il generatore di corrente pilotato PCI inietta nel filtro FI mediante il filo 11 è proporzionale alla differenza di durata degli impulsi; la conseguente variazione di tensione ottenuta in uscita da FI sul filo 12 provoca una corrispondente variazione di frequenza del segnale sul filo 2, che porta a zero l'errore di fase.
Il blocco indicato con DFR è rappresentato in dettaglio nello schema a blocchi di Fig. 2.
Il comparatore di frequenza DFR funziona in modo sincrono con il segnale di riferimento presente in ingresso sul filo 3, che ha frequenza pari ad un quarto di quella che si deve imporre sul segnale presente sul filo 2. La scelta di un quarto è legata alla particolare realizzazione, ma, adattando opportunamente i moduli che compongono la struttura, il rapporto fra le frequenze in ingresso può essere qualsiasi.
La frequenza del segnale sul filo 2 viene divisa per 16 da un divisore DI, la cui uscita sul filo 22 viene campionata da un blocco campionatore SI, consistente essenzialmente in un flip-flop comandato dal segnale sul filo 3. Il segnale in uscita dal blocco S I sul filo 23, che risulta così sincronizzato, viene fornito a un successivo divisore D2, il quale lo divide per due fornendo in uscita sul filo 24 impulsi a livello logico stabile.
I blocchi MI, PU1 e PD1 hanno lo scopo di generare gli impulsi di correzione a partire dalla misura della durata del livello logico "1" sul filo 24, i blocchi M2, PU2 e PD2 hanno lo scopo di generare gli impulsi di correzione a partire dalla misura della durata del livello logico "1" sul filo 25, corrispondente al livello logico "0" sul filo 24, essendo interposto un invertitore II.
Quando il filo 24 si porta dal livello logico "0" al livello logico T, il blocco MI, che consiste in un circuito monostabile, genera in uscita sul filo 26 un impulso a livello logico "Γ di durata pari a quella che dovrebbe avere l'impulso sul filo 24 se la frequenza di oscillazione del VCO (Fig. 1) fosse quella desiderata. La durata dell'impulso sul filo 26 viene determinata sulla base del segnale di riferimento sul filo 3, mentre l'inizio dell'impulso viene comandato dal segnale sul filo 24.
Se la durata del livello logico T sul filo 24 è superiore a quella dell'impulso sul filo 26, significa che la frequenza di oscillazione del segnale sul filo 2 è troppo bassa. La porta AND PU1, che riceve ai suoi ingressi il segnale sul filo 24 e il negato del segnale sul filo 26, rileva questa differenza di durata fornendo in uscita sul filo 28 un impulso di durata pari alla differenza stessa. Quest'ultimo impulso, arrivando al filo 4 attraverso la porta OR PU3, contribuisce ad alzare la frequenza di oscillazione del segnale sul filo 2.
Se la durata del livello logico "1" sul filo 24 è inferiore a quella dell'impulso sul filo 26, significa che la frequenza di oscillazione del segnale sul filo 2 è troppo alta. La porta AND PD1, che riceve ai suoi ingressi il negato del segnale sul fila 24 e il segnale sul filo 26, rileva questa differenza di durata fornendo in uscita sul filo 29 un impulso di durata pari alla differenza stessa, che, arrivando al filo S attraverso la porta OR PD3, contribuisce ad abbassare la frequenza di oscillazione del segnale sul filo 2.
Come già accennato, il circuito monostabile M2, insieme con le pone AND PU2 e PD2, opera le stesse correzioni valutando la durata del livello logico "1" sul filo 25, ottenuto invertendo mediante II il segnale sul filo 24. L'impulso per far aumentare la frequenza di oscillazione del segnale sul filo 2 viene fornito da PU2 sul filo 30 e passa sul filo 4 attraverso la porta OR PU3, mentre l'impulso per fare diminuire la suddetta frequenza è fornito da PD2 sul filo 31 e passa sul filo 5 attraverso la porta OR PD3. L’uso di una struttura duplicala, che utilizza sia l'informazione contenuta nella durata del livello logico "1", sia quella contenuta nella durata del livello logico "0", consente una più veloce convergenza del PLL alla situazione di aggancio.
In Fig. 3 è illustrato un diagramma temporale relativo al funzionamento del comparatore di frequenza DFR, dove ogni forma d'onda è indicata con lo stesso numero utilizzato per identificare il relativo filo nelle figure precedenti. L'esempio mostrato si riferisce ad una situazione in cui la frequenza di oscillazione all'uscita del VCO è inferiore a quella operativa.
Nel caso in cui la differenza di frequenza fosse minore di quella illustrata in figura, gli impulsi di correzione presenti sul ilio 4, pur mantenendo la stessa durata, sarebbero meno frequenti nel tempo.
La Fig. 4 illustra lo schema a blocchi del comparatore di soglia CS.
Il compito di CS è quello di escludere il contributo di correzione del comparatore di frequenza DFR (Fig. 1) quando la frequenza di oscillazione all’uscita del VCO è entrata nel campo di cattura dell'anello principale, che si incarica di effettuare l'aggancio di fase. Al contrario, non appena la differenza di frequenza supera un valore predefinito, il comparatore di soglia ripristina il funzionamento dell'anello secondario.
L'elemento principale del comparatore è il blocco M3, il quale in presenza di un impulso all'ingresso sul filo 40 fornisce in uscita sul filo 41 un impulso di durata pari ad un numero N di cicli del segnale di orologio in ingresso sul filo 3, per esempio 256. Il segnale sul filo 41 comanda l'apertura e la chiusura delle porte PU4 e PD4, attivando e disattivando le operazioni deH’anelIo secondario. Se arriva un impulso in ingresso sul filo 40 mentre il segnale sul filo 41 è attivo, la durata dello stesso impulso sul filo 41 viene prolungata in modo da mantenerlo attivo per N cicli a partire dall'ultimo impulso giunto.
Un impulso sul filo 4, oppure sul filo S, passa attraverso la porta OR P4 attivando il funzionamento del blocco M3, che abilita l'apertura delle due porte PU4 e PD4. Un successivo impulso sul filo 4, o sul filo 5, può essere trasferito attraverso la porta PU4 o PD4, rispettivamente, al filo 6 o 7, se giunge entro l'intervallo di abilitazione dato dal segnale sul filo 41, diversamente viene bloccato.
E' evidente che quanto descritto & stato dato a titolo di esempio non limitativo. Varianti e modifiche sono possibili senza per questo uscire dall'ambito di protezione delle rivendicazioni.

Claims (2)

  1. Ri ven di cazi on i 1. Circuito per l'estrazione del segnale di orologio da un flusso dati ad alta velocità, consistente in: - un anello ad aggancio di fase principale, composto da un comparatore di fase (DFS), un generatore di corrente pilotato (PCI), un filtro (FI) e un oscillatore controllato in tensione (VCO) in cui il comparatore di fase confronta la fase del segnale dati (1) con quella di un segnale di orologio generato localmente (2), fornendo in uscita un segnale d'errore che, attraverso il generatore di corrente pilotato e il filtro, comanda l'oscillatore controllato in tensione controllandone continuamente la fase; - un anello secondario, che consente l'aggancio deH'anello principale portando l'oscillatore controllato in tensione ad oscillare ad una frequenza prossima a quella operativa; caratterizzato da ciò che l'anello secondario è composto da un comparatore di frequenza (DFR), da un comparatore di soglia (CS) e da un generatore di corrente pilotato (PC2) che alimenta il suddetto filtro (FI), il comparatore di frequenza (DFR) comprendendo: - un primo divisore (DI), il quale divide il segnale di orologio generato localmente (2); - un blocco campionatore (SI), il quale sincronizza il segnale (22) fornito dal primo divisore ad un segnale di riferimento (3); - un secondo divisore (D2), il quale divide per 2 il segnale (23) fornito dal blocco campionatore; - un primo circuito monostabile (MI), il quale genera in uscita (26) impulsi che hanno una durata determinata sulla base del segnale di riferimento (3) e che hanno istante di inizio determinato dalle transizioni del segnale (24) fornito dal secondo divisore (D2); - un secondo circuito monostabile (M2), il quale genera in uscita (27) impulsi che hanno una durata determinata sulla base del segnale di riferimento (3) e che hanno istante di inizio determinato dalle transizioni del segnale (25) ottenuto invertendo il segnale fornito dal secondo divisore (D2); - una prima porta AND (PU1) che riceve il segnale (24) fornito dal secondo divisore (D2) e il negato del segnale (26) fornito dal primo circuito monostabile (MI); - una seconda porta AND (PD1) che riceve il negato del segnale (24) fornito dal secondo divisore (D2) e il segnale (26) fornito dal primo circuito monostabile (MI); - una terza porta AND (PU2) che riceve il negato (25) del segnale (24) fornito dal secondo divisore (D2) e il negato del segnale (27) fornito dal secondo circuito monostabile (M2); - una quarta porta AND (PD2) che riceve il segnale (24) fornito dal secondo divisore (D2) e il segnale (27) fornito dal secondo circuito monostabile (M2); - una prima porta OR (PU3) che riceve il segnale (28) fornito dalla prima porta AND (PU1) e il segnale (30) fornito dalla terza porta AND (PU2) e fornisce impulsi (4) di frequenza e durata proporzionale all'errore di frequenza, se la frequenza del segnale di orologio (2) è minore di quella dei segnale di riferimento (3); - una seconda porta OR (PD3) che riceve il segnale (29) fornito dalla seconda porta AND (PD1) e il segnale (31) fornito dalla quarta porta AND (PD2) e fornisce impulsi (5) di frequenza e durata proporzionale all'errore di frequenza, se la frequenza del segnale di orologio (2) è maggiore di quella del segnale di riferimento (3).
  2. 2. Circuito per l’estrazione del seguale di orologio da un flusso dati ad alta velocità come nella rivendicazione 1, caratterizzato dal fatto che detto comparatore di soglia (CS) comprende: - una terza porta OR (P4) che riceve in ingresso i segnali (4, 5) fomiti da dette prima e seconda porta OR (PU3, PD3); - un blocco (M3) il quale genera in uscita un impulso (41) di durata pari ad alcuni cicli del segnale di riferimento (3) ogni volta che riceve al suo ingresso (40) un impulso fornito dalla terza porta OR; - una quinta e una sesta porta AND (PU4, PD4), le quali permettono il passaggio alle rispettive uscite (6, 7) dei segnali (4, 5) fomiti da dette prima e seconda porta OR (PU3, PD3), quando abilitate dall'impulso (41) fornito dal blocco (M3), per alimentare detto generatore di corrente pilotato (PC2).
IT95TO000190A 1995-03-14 1995-03-14 Circuito per l'estrazione del segnale di orologio da un flusso dati ad alta velocita'. IT1279165B1 (it)

Priority Applications (6)

Application Number Priority Date Filing Date Title
IT95TO000190A IT1279165B1 (it) 1995-03-14 1995-03-14 Circuito per l'estrazione del segnale di orologio da un flusso dati ad alta velocita'.
US08/605,393 US5686849A (en) 1995-03-14 1996-02-22 Circuit for clock signal extraction from a high speed data stream
DE0732830T DE732830T1 (de) 1995-03-14 1996-03-12 Schaltung zur Taktsignalgewinnung aus einem Hochgeschwindigkeitsdatenstrom
EP96103852A EP0732830A3 (en) 1995-03-14 1996-03-12 Circuit for clock signal extraction from a high speed data stream
CA002171690A CA2171690C (en) 1995-03-14 1996-03-13 Circuit for clock signal extraction from a high speed data stream
JP8448196A JP2847493B2 (ja) 1995-03-14 1996-03-14 高速データストリームからのクロック信号抽出回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
IT95TO000190A IT1279165B1 (it) 1995-03-14 1995-03-14 Circuito per l'estrazione del segnale di orologio da un flusso dati ad alta velocita'.

Publications (3)

Publication Number Publication Date
ITTO950190A0 ITTO950190A0 (it) 1995-03-14
ITTO950190A1 true ITTO950190A1 (it) 1996-09-14
IT1279165B1 IT1279165B1 (it) 1997-12-04

Family

ID=11413351

Family Applications (1)

Application Number Title Priority Date Filing Date
IT95TO000190A IT1279165B1 (it) 1995-03-14 1995-03-14 Circuito per l'estrazione del segnale di orologio da un flusso dati ad alta velocita'.

Country Status (6)

Country Link
US (1) US5686849A (it)
EP (1) EP0732830A3 (it)
JP (1) JP2847493B2 (it)
CA (1) CA2171690C (it)
DE (1) DE732830T1 (it)
IT (1) IT1279165B1 (it)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6020765A (en) * 1997-05-30 2000-02-01 Sun Microsystems, Inc. Frequency difference detector for use with an NRZ signal
JP3407197B2 (ja) 1999-11-26 2003-05-19 松下電器産業株式会社 ＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）回路
GB2360152A (en) * 2000-03-10 2001-09-12 Rover Group Control circuit arrangements
KR100680476B1 (ko) * 2000-06-30 2007-02-08 매그나칩 반도체 유한회사 차동 주파수 전류 변환기를 구비한 위상고정루프
US6987824B1 (en) * 2000-09-21 2006-01-17 International Business Machines Corporation Method and system for clock/data recovery for self-clocked high speed interconnects
EP1518325A1 (en) 2002-06-28 2005-03-30 Advanced Micro Devices, Inc. Phase-locked loop with automatic frequency tuning
GB2426879C (en) * 2003-12-12 2008-01-21 Qualcomm Inc A phase locked loop that sets gain automatically
JP3968525B2 (ja) * 2004-03-04 2007-08-29 ソニー株式会社 位相同期回路および情報再生装置
US8208596B2 (en) * 2007-01-17 2012-06-26 Sony Corporation System and method for implementing a dual-mode PLL to support a data transmission procedure
KR102781501B1 (ko) * 2019-07-18 2025-03-17 삼성전자주식회사 서브 샘플링 pll 회로를 포함하는 pll 회로 및 클록 발생기

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4069462A (en) * 1976-12-13 1978-01-17 Data General Corporation Phase-locked loops
US4272729A (en) * 1979-05-10 1981-06-09 Harris Corporation Automatic pretuning of a voltage controlled oscillator in a frequency synthesizer using successive approximation
US4365211A (en) * 1980-10-31 1982-12-21 Westinghouse Electric Corp. Phase-locked loop with initialization loop
US4787097A (en) * 1987-02-11 1988-11-22 International Business Machines Corporation NRZ phase-locked loop circuit with associated monitor and recovery circuitry
US5157355A (en) * 1988-09-13 1992-10-20 Canon Kabushiki Kaisha Phase-locked loop device having stability over wide frequency range
US5015970A (en) * 1990-02-15 1991-05-14 Advanced Micro Devices, Inc. Clock recovery phase lock loop having digitally range limited operating window
KR950008461B1 (ko) * 1992-03-18 1995-07-31 재단법인 한국전자통신연구소 Nrz 데이터 비트 동기 장치
KR970003097B1 (ko) * 1994-12-02 1997-03-14 양승택 다단 제어구조를 갖는 고속 비트동기 장치

Also Published As

Publication number Publication date
EP0732830A3 (en) 1999-05-06
JPH08279747A (ja) 1996-10-22
CA2171690C (en) 2000-07-18
IT1279165B1 (it) 1997-12-04
ITTO950190A0 (it) 1995-03-14
DE732830T1 (de) 1999-08-19
EP0732830A2 (en) 1996-09-18
JP2847493B2 (ja) 1999-01-20
CA2171690A1 (en) 1996-09-15
US5686849A (en) 1997-11-11

Similar Documents

Publication Publication Date Title
US5793822A (en) Bist jitter tolerance measurement technique
US6373911B1 (en) Bit synchronization circuit
US6631144B1 (en) Multi-rate transponder system and chip set
US6667663B2 (en) Phase locked loop circuit
US6076175A (en) Controlled phase noise generation method for enhanced testability of clock and data generator and recovery circuits
EP0671829A2 (en) Clock regeneration circuit
US5761255A (en) Edge-synchronized clock recovery unit
US7170964B2 (en) Transition insensitive timing recovery method and apparatus
US10320509B2 (en) Fail safe clock buffer and clock generator
JPH0828701B2 (ja) データ及びクロツク信号回復装置
JPH06188727A (ja) 入力データ信号とクロック信号との同期方法とデータシステム
US5594762A (en) Apparatus for retiming digital data transmitted at a high speed
ITTO950190A1 (it) Circuito per l'estrazione del segnale di orologio da un flusso dati ad alta velocita'.
US5764709A (en) Jitter attenuator
US4661965A (en) Timing recovery circuit for manchester coded data
CN102823137B (zh) 弥补注入锁定的装置及方法
US6389090B2 (en) Digital clock/data signal recovery method and apparatus
FI109853B (fi) Menetelmä kellogeneraattorin vaiheen säätämiseksi datasignaalin suhteen
CA1104663A (en) Digital frequency-lock circuit
US4800340A (en) Method and apparatus for generating a data recovery window
CN111446957A (zh) 一种多pll并联输出时钟同步系统及其工作方法
CN113541915B (zh) 一种宽动态范围的快速时钟恢复实现方法及装置
US6680991B1 (en) Detection of frequency differences between signals
US9344098B1 (en) Digital frequency-locked loop with reference clock error detection
US4713830A (en) Continuously variable synchronizer apparatus

Legal Events

Date Code Title Description
0001 Granted