ITTO990943A1 - Circuito di lettura per una memoria non volatile. - Google Patents

Circuito di lettura per una memoria non volatile. Download PDF

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Sandre Guido De
Marco Pasotti
Pier Luigi Rolandi
Giovanni Guaitini
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St Microelectronics Srl
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Description

D E S C R I Z I O N E
del brevetto per invenzione industriale
La presente invenzione è relativa ad un circuito di lettura per una memoria non volatile.
Come è noto, in una cella di memoria non volatile del tipo a porta flottante, la memorizzazione di uno stato logico viene effettuata programmando la tensione di soglia della cella stessa attraverso la definizione della quantità di carica elettrica immagazzinata nella regione di porta flottante.
La lettura di una cella di memoria viene effettuata mediante un circuito di lettura generalmente noto col nome di amplificatore di sense, il quale,· oltre al riconoscimento dello stato logico memorizzato nella cella di memoria, provvede anche alla corretta polarizzazione del terminale di pozzo della cella di memoria stessa.
Nella figura 1 è illustrato a titolo di esempio un amplificatore di sense noto utilizzato per la lettura di celle di memoria flash multilivello.
L'amplificatore di sense, indicato nel suo insieme con 1, è del tipo ad approssimazioni successive e comprende una linea di alimentazione 2 posta alla tensione di alimentazione VCC; una linea di massa 4 posta alla tensione di massa VGND; un ramo di matrice 6 collegato, attraverso una linea di bit di matrice 8, ad una cella di memoria 10 non volatile della quale si vuole leggere il contenuto; un ramo di riferimento 12 collegato, attraverso una linea di bit di riferimento 14, ad un convertitore digitale/analogico 16 richiedente<' >in uscita una corrente di riferimento IR; uno stadio convertitore corrente/tensione 18 collegato ai rami di matrice e di riferimento 6, 12 per convertire le correnti fluenti in tali rami in un potenziale di matrice VM e rispettivamente, in un potenziale di riferimento VR; uno stadio comparatore 20 di tipo differenziale avente lo scopo di confrontare fra loro i potenziali di matrice e di riferimento VM e VR e fornire in uscita un segnale di confronto COMP di tipo logico indicativo dell'esito del confronto; ed un registro ad approssimazioni successive 22 ad n bit, in cui n è il numero di bit memorizzati nella cella di memoria 10, avente un ingresso collegato all'uscita dello stadio comparatore 20 ed una pluralità n di uscite collegate a rispettivi ingressi del convertitore digitale/analogico 16 ed avente lo scopo di pilotare il convertitore digitale/analogico 16 stesso per variare, nel modo descritto in dettaglio in seguito, la corrente di riferimento IR da questo richiesta in uscita.
Nell'esempio illustrato, la cella di memoria 10 da leggere è una cella di memoria multilivello in cui sono memorizzati quattro bit (sedici livelli) e presenta un terminale di porta ricevente un segnale di lettura VREAD, un terminale di pozzo collegato alla linea di bit di matrice 8 ed un terminale di sorgente collegati alla linea di massa 4.
Nell'esempio illustrato, il registro ad approssimazioni successive 22 è conseguentemente un registro a quattro bit e presenta quattro uscite associate, ciascuna, ad un rispettivo bit e sulle quali fornisce quattro segnali di comando, indicati con B3, B2, B1 e B0, assumenti un livello logico correlato al valore logico assunto dal bit corrispondente.
Il ramo di matrice 6 comprende uno stadio di polarizzazione di matrice 24 avente lo scopo di polarizzare ad un potenziale prefissato, tipicamente 1 V, il terminale di pozzo della cella di memoria 10.
In particolare, lo stadio di polarizzazione di matrice 24 presenta una struttura cascode retroazionata negativamente e formata da un transistore NMOS 26 e da un invertitore logico 28; il transistore NMOS 26 presenta terminale di pozzo collegato allo stadio convertitore corrente/tensione 18, terminale di sorgente collegato alla linea di bit di matrice 8 ed al terminale di ingresso dell'invertitore logico 28 e terminale di porta collegato al terminale di uscita dell'invertitore logico 28. Con tale configurazione, il potenziale elettrico del terminale di pozzo della cella di memoria 10 è circa pari alla tensione di soglia dell'invertitore logico, alla quale, cioè', si ha la commutazione dell'invertitore da un livello logico all'altro.
Il ramo di riferimento 12 comprende uno stadio di polarizzazione di riferimento 30 del tutto identico allo stadio di polarizzazione di matrice 24 e presentante una struttura cascode retroazionata formata da un transistore NMOS 32 e da un invertitore logico 34; il transistore NMOS 32 presenta terminale di pozzo collegato allo stadio convertitore corrente/tensione 18, terminale di sorgente collegato alla linea di bit di riferimento 14 ed al terminale di ingresso dell'invertitore logico 34 e terminale di porta collegato al terminale di uscita dell'invertitore logico 34 .
Lo stadio convertitore corrente/tensione 18 è formato da uno specchio di corrente comprendente un primo transistore PMOS 36 collegato a diodo posto sul ramo di matrice 6 ed un secondo transistore PMOS 38 posto sul ramo di riferimento 12; in particolare, i transistori PMOS 36 e 38 presentano terminali di porta collegati fra loro ed al terminale di pozzo del transistore PMOS 36, terminali di sorgente collegati alla linea di alimentazione 2 e terminali di pozzo collegati ai terminali di pozzo del transistore NMOS 26 e, rispettivamente, del transistore NMOS 32 e definenti un nodo di matrice 40 e, rispettivamente, un nodo di riferimento 42 sui quali sono presenti i summenzionati potenziale di matrice VM e, rispettivamente, potenziale di riferimento VR ed ai quali sono collegati i due terminali di ingresso dello stadio comparatore 20.
Il funzionamento dell'amplificatore di sense 1 è il seguente .
Applicando al terminale di porta della cella di memoria 10 una tensione di lettura VREAD costante di valore maggiore della più alta tensione di soglia programmabile nella cella di memoria 10 e dato che il terminale di pozzo della cella di memoria 10 è mantenuto ad un valore sufficientemente basso e costante di circa 1 V, la cella di memoria 10 si trova a lavorare nella zona di funzionamento a triodo e richiede una corrente di matrice lM che è inversamente proporzionale alla tensione di soglia programmata, ossìa più elevata è la sua tensione di soglia minore è la corrente che in essa scorre,
La corrente di matrice IM viene specchiata sul nodo di riferimento 42 dai transistori PMOS 36 e 38 dello specchio di corrente 18 e nel nodo di riferimento 42 a tale corrente specchiata viene sottratta la corrente di riferimento IR richiesta dal convertitore digitale/analogico 16.
Il potenziale di matrice VM, ed il potenziale di riferimento VR presenti sul nodo di matrice 40 e, rispettivamente, sul nodo di riferimento 42 risultano quindi correlati alla corrente di matrice IM e, rispettivamente, alla differenza fra la corrente di riferimento IR e la corrente di matrice IM specchiata sul ramo di riferimento 12 e tali potenziali vengono confrontati fra loro dallo stadio comparatore 20, il quale fornisce in uscita il segnale dì confronto COMP che assume un primo livello logico se VM è maggiore di VR ed un secondo livello logico basso se VM è minore di VR.
Il segnale di confronto COMP viene quindi fornito al registro ad approssimazioni successive 22, il quale, in base al livello logico di tale segnale, modifica il livello logico dei segnali di comando B3-B0 implementando un algoritmo dicotomico noto e qui di seguito descritto in maniera sintetica.
In particolare, il registro ad approssimazioni successive 20 pilota il convertitore digitale/analogico 16 in modo da far variare a scalini la corrente di riferimento IR da esso richiesta in funzione del livello logico assunto dal segnale di confronto COMP . In dettaglio, non appena al terminale di porta della cella di memoria 10 viene fornito il segnale di lettura VREAD, il registro ad approssimazioni successive 22 viene comandato in modo da porre il segnale di comando B3 al livello logico alto (bit più significativo posto ad "1") . Di conseguenza, il convertitore digitale/analogico 16 richiede una corrente di riferimento IR di valore pari a metà del valore massimo da esso fornibile (ossia di valore correlato al peso del bit più significativo che è stato posto ad "1") e tale corrente inizia a scorrere nel ramo di riferimento 12.
Se la corrente di riferimento IR è minore della corrente di matrice IM specchiata sul ramo di riferimento 12, allora il potenziale VR evolve verso valori maggiori di quelli del potenziale di matrice VM ed il livello logico conseguentemente assunto dal segnale di confronto COMP comanda il registro ad approssimazioni successive 22 in modo da porre anche il segnale di comando B2 al livello logico alto (secondo bit più significativo posto ad "1"), mentre se la corrente di riferimento IR è maggiore della corrente di matrice IM specchiata sul ramo di riferimento 12, allora il potenziale VR evolve verso valori minori di quelli del potenziale di matrice VM ed il livello logico conseguentemente assunto dal segnale di confronto COMP comanda il registro ad approssimazioni successive 22 in modo da porre il segnale di comando B3 al livello logico basso (bit più significativo posto a "0") ed il segnale di comando B2 al livello logico alto (secondo bit più significativo posto ad "1").
Nel primo caso, la corrente di riferimento IR richiesta dal convertitore digitale/analogico 16 si incrementa di conseguenza di un valore pari ad un quarto del valore massimo fornibile (ossia di un valore correlato al peso del secondo bit più significativo che è stato posto ad "1") e così in totale assume un valore pari a tre quarti della massima corrente fornibile, mentre nel secondo caso la corrente di riferimento IR richiesta dal convertitore digitale/analogico 16 assume un valore pari ad un quarto del valore massimo fornibile .
Viene quindi nuovamente effettuato il confronto fra i nuovi valori assunti dai potenziali di matrice e di riferimento VM e VR e modificato di conseguenza il livello logico dei segnali di comando B3-B0 e procedendo così per approssimazioni successive, ad ogni passo dì confronto viene determinato il valore di uno dei quattro bit memorizzati nella cella di memoria 10 (algoritmo dicotomico) e quindi in quattro passi nel registro ad approssimazioni successive 20 risultano essere scritti i quattro bit memorizzati nella cella di memoria 10.
L'inconveniente principale degli amplificatori di sense noti è il loro elevato consumo di corrente, specialmente nel caso in cui la cella di memoria da leggere sia vergine o presenti una bassa tensione di soglia. In questi casi, infatti, l'elevata tensione di lettura VREAD fornita al terminale di porta della cella di memoria da leggere unitamente al la bassa tensione di soglia della cella di memoria fanno sì che la corrente fluente nella cella di memoria stessa assuma un valore piuttosto elevato, dell'ordine dei 50 μΑ, che, moltiplicato per il numero di amplificatori di sense che generalmente funzionano contemporaneamente per effettuare la lettura in parallelo di più celle di memoria, determina un consumo complessivo che in alcune applicazione può risultare inaccettabile.
Inoltre, gli amplificatori di sense noti sono soggetti all'ulteriore inconveniente di presentare un tempo di lettura che aumenta sensibilmente quando le correnti di matrice e di riferimento IR e IM assumono valori simili; in queste condizioni di funzionamento, infatti, la variazione del potenziale di matrice VM è piuttosto lenta e quindi occorre aspettare un tempo relativamente lungo prima di poter abilitare lo stadio comparatore 20 ed avere così a disposizione il contenuto della cella di memoria.
Le considerazioni qui sopra riportate per gli amplificatori di sense ad approssimazioni successive dedicati alla lettura di celle di memoria multilivello valgono tali e quali anche per gli amplificatori di sense dedicati alla lettura di celle di memoria flash in cui è memorizzato un unico bit ed in cui la corrente di riferimento IR è costante e viene generata mediante una cella di memoria di riferimento di contenuto noto.
Scopo della presente invenzione è quello di realizzare un circuito di lettura avente un consumo di corrente minore rispetto a quello dei circuiti di lettura secondo l'arte nota.
Convenientemente, il circuito di lettura secondo la presente invenzione deve anche presentare tempi di lettura sostanzialmente uguali in tutte le condizioni di funzionamento .
Secondo la presente invenzione viene realizzato un circuito di lettura per una memoria non volatile, come definito nella rivendicazione 1.
Per una migliore comprensione della presente invenzione vengono ora descritte due forme di realizzazione preferite, a puro titolo di esempio non limitativo e con riferimento ai disegni allegati, nei quali:
- la figura 1 mostra un amplificatore di sense secondo l'arte nota;
la figura 2 mostra un amplificatore di sense secondo una prima forma realizzativa della presente invenzione
- la figura 3 mostra un amplificatore di sense secondo una seconda forma realizzativa della presente invenzione;
la figura 4 mostra un amplificatore di sense secondo una terza forma realizzativa della presente invenzione; e
la figura 5 mostra un amplificatore di sense secondo una quarta forma realizzativa della presente invenzione.
Nella figura 2 è illustrato un amplificatore di sense secondo una prima forma realizzativa della presente invenzione.
L'amplificatore di sense, indicato nel suo insieme con 1', presenta una struttura circuitale simile a quella dell'amplificatore di sense 1 precedentemente descritto, per cui parti identiche verranno indicate con gli stessi numeri di riferimento.
In particolare, , l'amplificatore di sense 1' differisce dall'amplificatore di sense 1 per il fatto che il convertitore digitale/analogico 16 è stato eliminato e la corrente di riferimento IR è costante ed è generata da una cella di memoria 50 non volatile della quale è noto il contenuto, avente terminale di pozzo collegato alla linea di bit di riferimento 14, terminale di sorgente collegato alla linea di massa 4 e-terminale di porta ricevente la tensione di lettura VREAD.
Inoltre, gli invertitori logici 28, 34 sono stati eliminati ed ai terminali di porta dei transistori NMOS 26, 32 viene fornita una stessa tensione di polarizzazione VB che è sufficientemente bassa da mantenere la cella di memoria di matrice 10 e la cella di memoria di riferimento 50 nella zona di funzionamento a triodo.
L'amplificatore di sense 1' differisce inoltre dall'amplificatore di sense 1 per il fatto di comprendere un primo generatore di corrente 52 collegato fra il terminale di pozzo della cella di memoria di matrice 10 e la linea di massa 4 e fornente una corrente di offset IOFF, ed un secondo generatore di corrente 54 collegato fra il terminale di pozzo della cella di memoria di riferimento 50 e la linea di massa 4 e fornente anch'esso la corrente di offset IOFF-Le correnti di offset I0FF fornite dai generatori di corrente 52, 54 si sommano alle correnti di matrice e di riferimento IM, IR ed essendo uguali fra loro non danno contributi al confronto; l'unica funzione svolta dalle correnti di offset I0FF è quella di mantenere il flusso di corrente nell'amplificatore di sense 1' a valori accettabili durante,la fase di lettura della cella di memoria 10 anche nel caso in cui quest'ultima presenti una tensione di soglia così elevata da essere spenta.
L'amplificatore di sense 1' differisce inoltre dall'amplificatore di sense 1 per il fatto che lo stadio convertitore corrente/tensione, indicato qui con 18', è formato da uno specchio di corrente avente un rapporto di specchiaggio variabile in funzione dei livelli logici assunti dai segnali di comando B3-B0 e comprendente un primo transistore PMOS 60 collegato a diodo disposto sul ramo di riferimento 12 ed un secondo, un terzo, un quarto ed un quinto transistore PMOS 64, 66, 68, 70 disposti sul ramo di matrice 6. In particolare, il transistore PMOS 60 presenta terminale di sorgente collegato alla linea di alimentazione 2, terminale di pozzo collegato al nodo di riferimento 42 attraverso un transistore PMOS 62 e terminale di porta collegato al proprio terminale di pozzo ed ai terminali di porta dei transistori PMOS 64, 66, 68, 70, i quali presentano a loro volta terminali di sorgente collegati alla linea di alimentazione 2 e terminali di pozzo collegati al nodo di matrice 40 attraverso rispettivi transistori PMOS 72, 74, 76, 78.
In particolare, il transistore PMOS 62 presenta terminale di sorgente collegato al terminale di pozzo del transistore PMOS 60, terminale di pozzo collegato al nodo di riferimento 42 e terminale di porta collegato alla linea di massa 4, mentre ciascuno dei transistori PMOS 72, 74, 76, 78 presenta un terminale di sorgente collegato al terminale di pozzo del rispettivo transistore PMOS 64, 66, 68, 70, terminale di pozzo collegato al nodo di matrice 40 e terminale di porta ricevente un rispettivo segnale di comando B3, B2, Bl, B0 fornito dal registro ad approssimazioni successive 22.
Ciascuno dei transistori PMOS 72, 74, 76, 78 si comporta come un interruttore chiuso quando il relativo segnale di comando B3-B0 assume un livello logico basso e come un interruttore aperto quando il relativo segnale di comando B3-B0 assume un livello logico alto, mentre il transistore PMOS 62, avendo il terminale di porta collegato alla linea di massa 4, risulta invece perennemente acceso e la funzione da esso svolta è quella rendere la struttura circuitale del ramo di riferimento 12 simmetrica rispetto a quella del ramo di matrice 6.
I transistori PMOS 60, 64, 66, 68, 70 presentano valori di W/L correlati fra loro, i quali possono essere scelti secondo due differenti criteri che consentono di ottenere differenti modalità di funzionamento dello specchio di corrente 18'.
In particolare, secondo il primo criterio di scelta, indicando con SO un valore di W/L di riferimento, i transistori PMOS 60, 64, 66, 68, 70
determinando così un funzionamento dello specchio di corrente 18' come divisore di corrente, mentre, secondo il secondo criterio di scelta, i transistori PMOS 60, 64, 66, 68, 70 presentano rispettivamente i seguenti
funzionamento dello secchio di corrente 18' come moltiplicatore di corrente.
I rapporti di specchiaggio derivanti dall'utilizzo del primo criterio di scelta permettono di usare piccoli valori della corrente di riferimento IR, con conseguente riduzione dei consumi di energia nel ramo di riferimento 12, mentre i rapporti di specchiaggio derivanti dall'utilizzo del secondo criterio di scelta permettono di avere precisioni di lettura più elevate poiché la minima corrente di matrice IM viene moltiplicata anziché divisa ed è conseguentemente meno soggetta a disturbi indesiderati.
L'amplificatore di sense 1' comprende infine un transistore PMOS 80 di equalizzaz one avente terminali di pozzo e di sorgente collegati al nodo di matrice 40 ed al nodo di riferimento 42 e terminale di porta ricevente un segnale di equalizzazione EQ.
La principale differenza fra il funzionamento dell'amplificatore di sense 1 e quello dell'amplificatore di sense 1' risiede nel fatto che in quest'ultimo la corrente di riferimento IR è costante ed il valore contenuto nel registro ad approssimazioni successive 22 viene utilizzato per modificare il rapporto di specchiaggio dello specchio di corrente 18', in modo da variare la corrente iniettata nel nodo di matrice 40 ed ottenuta specchiando sul ramo di matrice la corrente di riferimento IR. ·
Con la struttura circuitale sopra descritta, a seconda dei livelli logici assunti dai segnali di comando B0-B3 forniti dal registro ad approssimazioni successive 22 è infatti possibile iniettare nel nodo di matrice 40 una corrente variabile fra un valore minimo pari a zero ed un valore massimo pari a IR, nel caso in cui i valori di W/L dei transitori PMOS 60, 64, 66, 68, 70 vengano scelti secondo il primo criterio (specchio divisore di corrente), oppure fra un valore minimo pari a zero ed un valore massimo pari a 15*IR/ nel caso in cui i valori di W/L dei transitori PMOS 60, 64, 66, 68, 70 vengano scelti secondo il secondo criterio (specchio moltiplicatore di corrente).
In particolare, il funzionamento dell'amplificatore di sense 1' è il seguente.
Inizialmente, il segnale di equalizzazione EQ viene posto al livello logico basso e quindi il transistore PMOS 80 è acceso e collega fra loro i nodi di matrice e di riferimento 40, 42, portando così i loro potenziali ad assumere sostanzialmente lo stesso valore.
Terminata 1'equalizzazione dei nodi di matrice e di riferimento 40, 42, il segnale di equalizzazione EQ viene posto al livello logico alto in modo da separare elettricamente fra loro i nodi di matrice e di riferimento 40, 42 stessi.
Ai terminali di porta delle celle di memoria 10, 50 viene quindi applicata la tensione di lettura VREAD, tipicamente 5,5 o 6 V, ed il registro ad approssimazioni successive 22 viene comandato in modo tale da porre il segnale di comando B3 al livello logico basso ed i segnali di comando B2-B0 al livello logico alto; in questo modo, il transistore PMOS 72 è acceso mentre i transistori PMOS 74-78 sono spenti.
In questa situazione, il transistore PMOS 64 risulta quindi elettricamente collegato al nodo di matrice 4G mentre gli altri transistori PMOS 66-70 risultano elettricamente scollegati dal nodo di matrice 40.
Il transistore PMOS 64 inietta quindi nel nodo di matrice 40 una corrente che è pari a 8/15*IR (rapporto fra i valori di W/L dei transistori PMOS 60 e 64) se i rapporti di specchiaggio dei transistori PMOS 60 e 64 sono stati scelti secondo il primo criterio summenzionato, mentre è pari 8*IR se i rapporti di specchiaggio dei transitori PMOS 60 e 64 sono stati scelti secondo il secondo criterio summenzionato.
Se la corrente iniettata dal transistore PMOS 64 nel nodo di matrice 40 è minore della corrente di matrice IM, allora il potenziale di matrice VM tende ad assumere valori minori di quelli assunti dal potenziale di riferimento VR ed il livello logico assunto conseguentemente dal segnale di confronto COMP comanda il registro ad approssimazioni successive 22 in modo tale da porre anche il segnale di comando B2 al livello logico basso, mentre se la corrente iniettata dal transistore PMOS 64 nel nodo di matrice 40 è maggiore della corrente di matrice IM, allora il potenziale di matrice VM tende ad assumere valori maggiori di quelli assunti dal potenziale di riferimento VR ed il livello logico assunto conseguentemente dal segnale di confronto COMP comanda il registro ad approssimazioni successive 22 in modo da porre il segnale di comando B3 al livello logico alto ed il segnale di comando B2 al livello logico basso.
Nel primo caso, sia il transistore PMOS 72 che il transistore PMOS 74 sono accesi e quindi sia il transistore PMOS 64 che il transistore PMOS 66 risultano elettricamente collegati al nodo di matrice 40, mentre nel secondo caso soltanto il transistore PMOS 74 è acceso e quindi soltanto transistore PMOS 66 risulta elettricamente collegato al nodo di matrice 40.
In entrambi i casi, il transistore PMOS 66 inietta nel nodo di matrice 40 una corrente pari a 4/15*IR (rapporto fra i valori di W/L dei transistori PMOS 60 e 66) se i rapporti di specchiaggio dei transistori PMOS 60 e 66 sono stati scelti secondo il primo criterio summenzionato, oppure pari 4*IR se i rapporti di specchiaggio dei transitori PMOS 60 e 66 sono stati scelti secondo il secondo criterio summenzionato, la quale nel primo caso si somma alla corrente iniettata dal transistore PMOS 64.
Viene quindi nuovamente effettuato il confronto fra i potenziali di matrice e di riferimento VM e VR e modificato di conseguenza il livello logico dei segnali di comando B3-B0 e procedendo così per approssimazioni successive, ad ogni passo di confronto viene determinato il valore di uno dei quattro bit memorizzati nella cella di memoria 10 (algoritmo dicotomico) e quindi in quattro passi nel registro ad approssimazioni successive 22 risultano essere scritti i'quattro bit memorizzati nella cella di memoria 10.
I vantaggi dell'amplificatore di sense 1' sono i seguenti .
La struttura mostrata nella figura 2 consente da un lato di avere un risparmio di area sul silicio in quanto lo spazio necessario per la realizzazione dei summenzionati transistori PMOS ed interruttori è minore di quella necessaria per realizzare un intero convertitore digitale/analogico e dall'altro di conseguire una maggiore compattazione del circuito sul silicio in quanto i summenzionati transistori PMOS ed interruttori possono essere realizzati direttamente sul ramo di matrice anziché separatamente dai rami di matrice e di riferimento come invece tipicamente avviene per un convertitore digitale/analogico.
Inoltre, la maggiore compattazione del circuito che si ottiene sul silicio permette un ulteriore risparmio di energia rispetto agli amplificatori di sense tradizionali in quanto il percorso complessivo compiuto dalla corrente è minore di quello che essa compie quando il convertitore digitale/analogico è realizzato separatamente e ciò determina una conseguente minore dissipazione di potenza.
Nella figura 3 è illustrato un amplificatore di sense secondo una seconda forma realizzativa della presente invenzione.
L'amplificatore di sense, indicato nel suo insieme con 1", presenta una struttura circuitale simile a quella dell'amplificatore di sense 1' precedentemente descritto, per cui parti identiche verranno indicate con gli stessi numeri di riferimento.
In particolare, l'amplificatore di sense 1" differisce dall'amplificatore di sense 1' per il fatto che lo specchio di corrente, indicato qui con 18", differisce dallo specchio di corrente 18' per il fatto di presentare una retroazione positiva. In particolare, il transistore PMOS 60 non è più collegato a diodo e presenta terminale di porta collegato al nodo di matrice 40 mentre il transistore PMOS 64 presenta terminale di porta collegato al nodo di riferimento 42.
Il funzionamento dell'amplificatore di sense 1" è del tutto simile a quello dell'amplificatore di sense 1' per quanto riguarda l'algoritmo dicotomico di lettura del contenuto della cella di memoria 10 e pertanto non verrà nuovamente ripetuto.
La differenza principale fra l'amplificatore di sense 1' e l'amplificatore di sense 1" risiede nella maggiore velocità con cui viene effettuata la lettura del contenuto della cella di memoria 10.
Infatti, il collegamento sopra descritto dei terminali di porta dei transistori PMOS 60 e 64 realizza una reazione positiva che tende ad amplificare considerevolmente e molto rapidamente anche la più piccola differenza esistente fra il potenziale di matrice VM ed il potenziale di riferimento VR, fino a portare al completo sbilanciamento dei rami di matrice e di riferimento 6, 12 dell'amplificatore di sense 1".
Si consideri ad esempio il caso in cui soltanto i transistori PMOS 60 e 64 sono coinvolti nell'operazione di conversione corrente/tensione. In questo caso, se potenziale di matrice VM è anche di poco inferiore al potenziale di riferimento VR, il transistore PMOS 60 condurrà una corrente che è di poco maggiore di quella condotta dal transistore PMOS 64 e ciò farà sì che il potenziale di riferimento VR tenderà a salire ulteriormente ed il potenziale di matrice VM a scendere ulteriormente, innescando così un meccanismo rigenerativo che in pochissimo tempo porterebbe al completo sbilanciamento dei rami di matrice e di riferimento 6, 12.
Questa maggiore velocità di evoluzione dei potenziali di matrice e di riferimento VM e VR, unita al fatto che generalmente lo stadio comparatore 20 non necessita di grandi differenze di potenziale fra i suoi terminali di ingresso per evolvere verso una condizione di sbilanciamento, fa sì che l'istante di tempo in cui risulta possibile abilitare lo stadio comparatore 20 sia relativamente poco dipendente dalla differenza fra tali correnti, rendendo così il tempo complessivo di lettura approssimativamente simile in tutte le condizioni di funzionamento.
Inoltre, dato che per effettuare la comparazione non risulta necessario far evolvere di molto i potenziali di matrice e di riferimento VM e VR, questi potenziali possono anche essere equalizzati molto più velocemente.
Una ulteriore conseguenza dell'aumentata velocità di lettura risiede nel fatto che le correnti generate durante la lettura scorrono nel circuito per tempi ridotti rispetto a quelli degli amplificatori di sense privi di retroazione positiva sullo specchio di corrente 18", contribuendo così ulteriormente al risparmio di corrente .
Risulta infine chiaro che agli amplificatori di sense 1', 1" qui descritti ed illustrati possono essere apportate modifiche e varianti senza per questo uscire dall'ambito protettivo della presente invenzione.
Ad esempio, la configurazione circuitale degli specchi di corrente 18', 18" potrebbe essere invertita rispetto a quanto descritto ed illustrato nelle figure 2 e 3, come mostrato nelle figure 4 e 5 in cui le varie parti sono indicate con gli stessi numeri di riferimento utilizzati nelle figure 2 e figura 3, ossia i transistori PMSO 60 e 62 potrebbero essere disposti sul ramo di matrice 6 e collegati fra la linea di alimentazione 2 ed il nodo di matrice 40 ed i transistori PMOS 64-70 e 72-78 potrebbero essere disposti sul ramo di riferimento 12 e collegati fra la linea di alimentazione 2 ed il nodo di riferimento 42. In questo caso sarà quindi la corrente di matrice IH ad.
essere specchiata sul ramo di riferimento 12 secondo un rapporto di specchiaggio variabile in funzione di quali transistori PMOS 72-78 sono accesi.

Claims (8)

  1. R I V E N D I C A Z I O N I 1. Circuito di lettura (1'; 1") per una memoria non volatile, comprendente un ramo di matrice (6) collegato ad una cella di memoria di matrice (10) multilivello; un ramo di riferimento (12) collegato a mezzi generatori di corrente (50); mezzi convertitori corrente/tensione (18'; 18") collegati a detti rami di matrice e di riferimento (6, 12) e fornenti su un nodo di matrice (40) e su un nodo di riferimento (42) un potenziale di matrice (VM) e, rispettivamente, un potenziale di riferimento (VR) correlati a correnti fluenti in detto ramo di matrice (6) e, rispettivamente, in detto ramo di riferimento (12); e mezzi comparatori (20) aventi un primo ed un secondo ingresso collegati a detti nodi di matrice e di riferimento (40, 42) per confrontare fra loro detti potenziale di matrice e di riferimento (VM, VR) ; caratterizzato dal fatto che detti mezzi generatori di corrente comprendono una cella di memoria di riferimento (50) e dal fatto che detti mezzi convertitori corrente/tensione comprendono mezzi a specchio di corrente (18'; 18") collegati a detti nodi di matrice e di riferimento (40, 42) ed aventi un rapporto di specchiaggio variabile.
  2. 2. Circuito di lettura secondo la rivendicazione 1, caratterizzato dal fatto che detti mezzi a specchio di corrente (18') comprendono una linea di riferimento (2) posta ad un potenziale di riferimento (VCc) ; primi mezzi transistori (60) collegati a diodo aventi un primo terminale collegato a detta linea di riferimento (2), un secondo terminale collegato a detto nodo di riferimento (42) ed un terminale di controllo collegato al proprio secondo terminale; ed una pluralità di secondi mezzi transistori (64, 66, 68, 70) in numero pari al numero n di bit memorizzati in detta cella di memoria di matrice (10) aventi terminali di controllo collegati fra loro ed al detto terminale di controllo di detti primi mezzi transistori (60), primi terminali collegati a detta linea di riferimento (2), e secondi terminali collegati a detto nodo di matrice (40) attraverso rispettivi mezzi interruttori (72, 74, 76, 78) riceventi su terminali di controllo rispettivi segnali di comando (B3-B0).
  3. 3. Circuito di lettura secondo la rivendicazione 2, caratterizzato dal fatto che detti primi e secondi mezzi interruttori comprendono terzi e, rispettivamente, quarti mezzi transistori (72, 74, 76, 78).
  4. 4. Circuito di lettura secondo la rivendicazione 2 o 3, caratterizzato dal fatto di comprendere mezzi di registro ad approssimazioni successive (22) aventi un ingresso collegato ad una uscita di detti mezzi comparatori (20) ed una pluralità di uscite sulle quali forniscono detti segnali di comando (B3-B0).
  5. 5. Circuito di lettura secondo la rivendicazione 1, caratterizzato dal fatto che detti mezzi a specchio di corrente (18') comprendono una linea di riferimento (2) posta ad un potenziale di riferimento (VCC); primi mezzi transistori (60) aventi un primo terminale collegato a detta linea di riferimento (2), un secondo terminale collegato a detto nodo di matrice (40) ed un terminale di controllo collegato al proprio secondo terminale; ed una pluralità di secondi mezzi transistori (64, 66, 68, 70) in numero pari al numero n di bit memorizzati in detta cella di memoria di matrice (10) aventi terminali di controllo collegati fra loro ed al detto terminale di controllo di detti primi mezzi transistori (60), primi terminali collegati a detta linea di riferimento (2), e secondi terminali collegati a detto nodo di riferimento (42) attraverso primi e, rispettivamente, secondi mezzi interruttori (72, 74, 76, 78) riceventi su terminali di controllo rispettivi segnali di comando (B3-B0).
  6. 6. Circuito di lettura secondo la rivendicazione 5, caratterizzato dal fatto che detti primi e secondi mezzi interruttori comprendono terzi e, rispettivamente, quarti mezzi transistori (72, 74, 76, 78).
  7. 7. Circuito di lettura secondo la rivendicazione 5 o 6, caratterizzato dal fatto di comprendere mezzi di registro ad approssimazioni successive (22) aventi un ingresso collegato ad una uscita di detti mezzi comparatori (20) ed una pluralità di uscite sulle quali forniscono detti segnali di comando (B3-B0). 8. Circuito di lettura secondo la rivendicazione 1, caratterizzato dal fatto che detti mezzi a specchio di corrente (18") comprendono una linea di riferimento (2) posta ad un potenziale di riferimento (Vcc); primi mezzi transistori (60) aventi un primo terminale collegato a detta linea di riferimento (2), un secondo terminale collegato a detto nodo di riferimento (42) ed un terminale di controllo collegato a detto nodo di matrice (40); ed una pluralità di secondi mezzi transistori (64, 66, 68, 70) in numero pari al numero n di bit memorizzati in detta cella di memoria di matrice (10) aventi terminali di controllo collegati fra loro e a detto nodo di riferimento (42), primi terminali collegati a detta linea di riferimento (2); e secondi terminali collegati a detto nodo di matrice (40) attraverso primi e, rispettivamente, secondi mezzi interruttori (72, 74, 76, 78). riceventi su terminali di controllo rispettivi segnali di comando (B3-B0). 9. Circuito di lettura secondo la rivendicazione 8, caratterizzato dal fatto che detti primi e secondi mezzi interruttori comprendono terzi e, rispettivamente, quarti mezzi transistori (72, 74, 76, 78). 10. Circuito di lettura secondo la rivendicazione 8 o 9, caratterizzato dal fatto di comprendere mezzi di registro ad approssimazioni successive (22) aventi un ingresso collegato ad una uscita di detti mezzi comparatori (20) ed una pluralità di uscite sulle quali forniscono detti segnali di comando (B3-B0). 11. Circuito di lettura secondo la rivendicazione 1, caratterizzato dal fatto che detti mezzi a specchio di corrente (18") comprendono una linea di riferimento (2) posta ad un potenziale di riferimento (Vcc); primi mezzi transistori (60) aventi un primo terminale collegato a detta linea di riferimento (2), un secondo terminale collegato a detto nodo di matrice (40) ed un terminale di controllo collegato a detto nodo di riferimento (42); ed una pluralità di secondi mezzi transistori (64, 66, 68, 70) in numero pari al numero di bit memorizzati in detta cella di memoria di matrice (10) aventi terminali di controllo collegati fra loro e a detto nodo di matrice (40), primi terminali collegati a detta linea di riferimento (2); e secondi terminali collegati a detto nodo di riferimento (40) attraverso primi e, rispettivamente, secondi mezzi interruttori (72, 74, 76, 78) riceventi su terminali di controllo rispettivi segnali di comando (B3-B0). 12. Circuito di lettura secondo la rivendicazione 11, caratterizzato dal fatto che detti primi e secondi mezzi interruttori comprendono terzi e, rispettivamente, quarti mezzi transistori (72, 74, 76, 78). 13. Circuito di lettura secondo la rivendicazione 11 o 12, caratterizzato dal fatto di comprendere mezzi di registro ad approssimazioni successive (22) aventi un ingresso collegato ad una uscita di detti mezzi comparatori (20) ed una pluralità di uscite sulle quali forniscono detti segnali di comando (B3-B0).
  8. 8. Circuito di lettura per una memoria non volatile, sostanzialmente come descritto con riferimento ai disegni allegati. 14. Circuito di lettura per una memoria non volatile, sostanzialmente come descritto con riferimento alle figure allegate.
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Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6768165B1 (en) 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
IT1319037B1 (it) * 2000-10-27 2003-09-23 St Microelectronics Srl Circuito di lettura di memorie non volatili
US6525966B1 (en) * 2000-12-06 2003-02-25 Advanced Micro Devices, Inc. Method and apparatus for adjusting on-chip current reference for EEPROM sensing
JP2002230989A (ja) * 2001-01-31 2002-08-16 Mitsubishi Electric Corp 不揮発性半導体記憶装置
DE10113239C1 (de) * 2001-03-19 2002-08-22 Infineon Technologies Ag Bewerterschaltung zum Auslesen einer in einer Speicherzelle gespeicherten Information
US6584017B2 (en) 2001-04-05 2003-06-24 Saifun Semiconductors Ltd. Method for programming a reference cell
US6535428B2 (en) * 2001-06-14 2003-03-18 Stmicroelectronics S.R.L. Sensing circuit for memory cells
US6700818B2 (en) 2002-01-31 2004-03-02 Saifun Semiconductors Ltd. Method for operating a memory device
US6917544B2 (en) 2002-07-10 2005-07-12 Saifun Semiconductors Ltd. Multiple use memory chip
US7136304B2 (en) 2002-10-29 2006-11-14 Saifun Semiconductor Ltd Method, system and circuit for programming a non-volatile memory array
US7251178B2 (en) * 2004-09-07 2007-07-31 Infineon Technologies Ag Current sense amplifier
US6946882B2 (en) * 2002-12-20 2005-09-20 Infineon Technologies Ag Current sense amplifier
US7433253B2 (en) * 2002-12-20 2008-10-07 Qimonda Ag Integrated circuit, method of operating an integrated circuit, method of manufacturing an integrated circuit, memory module, stackable memory module
US7178004B2 (en) 2003-01-31 2007-02-13 Yan Polansky Memory array programming circuit and a method for using the circuit
US7142464B2 (en) * 2003-04-29 2006-11-28 Saifun Semiconductors Ltd. Apparatus and methods for multi-level sensing in a memory array
US7123532B2 (en) 2003-09-16 2006-10-17 Saifun Semiconductors Ltd. Operating array cells with matched reference cells
ITVA20040021A1 (it) * 2004-05-04 2004-08-04 St Microelectronics Srl Amplificatore di sensing per la lettura di una cella di memoria non volatile
US7317633B2 (en) 2004-07-06 2008-01-08 Saifun Semiconductors Ltd Protection of NROM devices from charge damage
US7095655B2 (en) 2004-08-12 2006-08-22 Saifun Semiconductors Ltd. Dynamic matching of signal path and reference path for sensing
US7638850B2 (en) 2004-10-14 2009-12-29 Saifun Semiconductors Ltd. Non-volatile memory structure and method of fabrication
US7535765B2 (en) 2004-12-09 2009-05-19 Saifun Semiconductors Ltd. Non-volatile memory device and method for reading cells
US7242618B2 (en) * 2004-12-09 2007-07-10 Saifun Semiconductors Ltd. Method for reading non-volatile memory cells
EP1684308A1 (en) 2005-01-19 2006-07-26 Saifun Semiconductors Ltd. Methods for preventing fixed pattern programming
US8053812B2 (en) 2005-03-17 2011-11-08 Spansion Israel Ltd Contact in planar NROM technology
JP2007027760A (ja) 2005-07-18 2007-02-01 Saifun Semiconductors Ltd 高密度不揮発性メモリアレイ及び製造方法
US7668017B2 (en) 2005-08-17 2010-02-23 Saifun Semiconductors Ltd. Method of erasing non-volatile memory cells
US8116142B2 (en) * 2005-09-06 2012-02-14 Infineon Technologies Ag Method and circuit for erasing a non-volatile memory cell
US7221138B2 (en) 2005-09-27 2007-05-22 Saifun Semiconductors Ltd Method and apparatus for measuring charge pump output current
US20070087503A1 (en) * 2005-10-17 2007-04-19 Saifun Semiconductors, Ltd. Improving NROM device characteristics using adjusted gate work function
US7352627B2 (en) 2006-01-03 2008-04-01 Saifon Semiconductors Ltd. Method, system, and circuit for operating a non-volatile memory array
US7808818B2 (en) 2006-01-12 2010-10-05 Saifun Semiconductors Ltd. Secondary injection for NROM
US8253452B2 (en) 2006-02-21 2012-08-28 Spansion Israel Ltd Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same
US7692961B2 (en) 2006-02-21 2010-04-06 Saifun Semiconductors Ltd. Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection
US7760554B2 (en) 2006-02-21 2010-07-20 Saifun Semiconductors Ltd. NROM non-volatile memory and mode of operation
US7638835B2 (en) 2006-02-28 2009-12-29 Saifun Semiconductors Ltd. Double density NROM with nitride strips (DDNS)
US7701779B2 (en) 2006-04-27 2010-04-20 Sajfun Semiconductors Ltd. Method for programming a reference cell
US7369450B2 (en) 2006-05-26 2008-05-06 Freescale Semiconductor, Inc. Nonvolatile memory having latching sense amplifier and method of operation
US7605579B2 (en) 2006-09-18 2009-10-20 Saifun Semiconductors Ltd. Measuring and controlling current consumption and output current of charge pumps
US7522463B2 (en) * 2007-01-12 2009-04-21 Atmel Corporation Sense amplifier with stages to reduce capacitance mismatch in current mirror load
US7605644B2 (en) * 2007-05-03 2009-10-20 Arm Limited Integrated circuit power-on control and programmable comparator
US7590001B2 (en) 2007-12-18 2009-09-15 Saifun Semiconductors Ltd. Flash memory with optimized write sector spares
US8564470B2 (en) * 2011-06-14 2013-10-22 Infineon Technologies Ag Successive approximation analog-to-digital converter
CN102394109B (zh) * 2011-09-28 2016-08-03 上海华虹宏力半导体制造有限公司 闪存
JP5922935B2 (ja) * 2012-01-24 2016-05-24 エスアイアイ・セミコンダクタ株式会社 不揮発性メモリ装置の読出し回路
CN103366804B (zh) * 2012-03-30 2017-10-13 硅存储技术公司 具有电流注入读出放大器的非易失性存储装置
KR101999764B1 (ko) * 2012-08-24 2019-07-12 에스케이하이닉스 주식회사 반도체 메모리 장치
US9437257B2 (en) * 2012-12-31 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Sensing circuit, memory device and data detecting method
US9460785B2 (en) * 2014-03-06 2016-10-04 Kabushiki Kaisha Toshiba Semiconductor storage device
US10319438B2 (en) * 2016-08-02 2019-06-11 Stmicroelectronics S.R.L. Memory with margin current addition and related methods
US9991000B2 (en) * 2016-08-02 2018-06-05 Stmicroelectronics S.R.L. Memory with margin current addition and related methods
DE102021116145A1 (de) * 2021-06-22 2022-12-22 Infineon Technologies Ag Zugriff auf einen Speicher
US11915733B2 (en) 2021-07-23 2024-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Memory devices, circuits and methods of adjusting a sensing current for the memory device
CN116030863B (zh) * 2023-02-08 2025-07-04 中科南京智能技术研究院 一种应用于rram存算电路的电流减法电路及方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3160316B2 (ja) * 1991-07-25 2001-04-25 株式会社東芝 不揮発性半導体記憶装置
DE69425367T2 (de) * 1994-04-19 2001-02-15 Stmicroelectronics S.R.L., Agrate Brianza Leseschaltkreis für Speichermatrixzelle
EP0740307B1 (en) * 1995-04-28 2001-12-12 STMicroelectronics S.r.l. Sense amplifier circuit for semiconductor memory devices
DE69630672D1 (de) * 1996-03-29 2003-12-18 St Microelectronics Srl Referenzsystem zur Bestimmung des Programmierungs-/Nicht-Programmierungszustandes einer Speicherzelle, insbesondere für nichtflüchtige Speicher
US6219290B1 (en) * 1998-10-14 2001-04-17 Macronix International Co., Ltd. Memory cell sense amplifier

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