ITVA20010034A1 - Dispositivo di memoria non volatile a doppia modalita' di funzionamento parallela e seriale con protocollo di comunicazione selezionabile. - Google Patents

Description

“DISPOSITIVO DI MEMORIA NON VOLATILE A DOPPIA MODALITÀ DI FUNZIONAMENTO PARALLELA E SERIALE CON PROTOCOLLO DI COMUNICAZIONE SELEZIONABILE”

La presente invenzione concerne un dispositivo di memoria non volatile standard funzionante in modo parallelo attraverso una relativa interfaccia con un bus di ingresso/uscita dati o in modo seriale attraverso una specifica interfaccia impostabile in fase di fabbricazione o mediante comando esterno per funzionare secondo uno di più protocolli di comunicazione seriale selezionabili secondo necessità o preferenza.

Esistono innumerevoli applicazioni per memorie in grado di immagazzinare grandi quantità di dati in modo non volatile da riversare o rendere accessibili in un secondo tempo ad un elaboratore, come ad esempio memorie per applicazioni PCBios su bus di tipo PCI, in macchine fotografiche digitali, agende elettroniche, strumenti di misura, equipaggiamenti elettronici di veicoli e simili.

Attualmente i tipi di memorie usate in queste applicazioni sono le memorie cosiddette FLASH.

I dati possono essere scritti nella memoria e da essa letti, rendendoli disponibili attraverso un circuito di interfaccia di uscita.

Un dispositivo di memoria FLASH standard incorpora la circuiteria di indirizzamento, di decodifica di riga e colonna, scrittura e lettura dei dati, governata da un controllore della memoria, spesso sottoforma di un microprocessore integrato nello stesso dispositivo. La modalità di funzionamento di una memoria FLASH standard e parallela attraverso un bus di controllo e di ingresso/uscita dati i cui fili fanno capo ad altrettanti piedini del dispositivo.

Il controllore della memoria FLASH coordina la registrazione dell’informazione acquisita in punti specifici della matrice da cui i dati possono essere richiamati per renderli disponibili alla circuiteria esterna.

Naturalmente il controllore della memoria esegue tutte le funzioni necessarie ad assicurare il corretto funzionamento, stabilendo funzioni di ridondanza o di by-pass di aree o celle difettose durante i cicli di lettura e di scrittura.

Spesso questi dispositivi di memoria FLASH includono anche un’interfaccia seriale progettata in modo da implementare o supportare un determinato protocollo seriale di comunicazione che determina attraverso l’impiego di un segnale di clock di sistema la scansione delle distinte fasi del protocollo di comunicazione, sia durante la lettura che durante la scrittura dei dati.

Molto spesso il protocollo di comunicazione è del tipo noto con la sigla LPC (acronimo per Low Pin Count).

In molte applicazioni la modalità parallela è utilizzata durante le fasi di test su wafer (EWS) del dispositivo in corso di fabbricazione ed eventualmente anche per accelerare la scrittura dei dati da riversare nella memoria.

Per un produttore di chip assume una grande importanza la compatibilità di un certo dispositivo di memoria non volatile prodotto con esigenze spesso diverse dei suoi clienti, tipicamente costruttori di apparecchiature elettroniche.

La possibilità di rendere compatibile un certo dispositivo prodotto ad uno specifico protocollo di comunicazione seriale secondo i requisiti del cliente in una fase conclusiva del processo di fabbricazione può determinare ragguardevoli economie di scala, potendo fabbricare dispositivi in quantità multiple nel soddisfare le esigenze di clienti diversi.

Ancor più significativo sarebbe il vantaggio di produrre un dispositivo il cui protocollo di comunicazione seriale possa essere selezionato stabilendo un certo stato logico su un piedino del dispositivo stesso offrendo quindi allo stesso utilizzatore la facoltà di scegliere tra diversi protocolli di comunicazione seriale.

Resta peraltro il fatto che, in questi tipi di dispositivi, la numerosità dei piedini è un aspetto di progetto relativamente critico ed è assai arduo rendere disponibili piedini aggiuntivi per implementare altre funzionalità oltre a quelle più direttamente correlate alle funzioni proprie di un già complesso dispositivo di memoria. Inoltre, l’integrazione di blocchi circuitali destinati all’espletamento di ulteriori funzioni accessorie come ad esempio di interfacce seriali multiple, ciascuna dedicata ad implementare un certo protocollo di comunicazione, pone notevoli problemi di costo/beneficio, trattandosi di dispositivi in cui è giustamente privilegiata la capacità di memoria a parità di dimensioni e di packaging del dispositivo.

E’ stata ora trovata e costituisce l’oggetto della presente invenzione, un’architettura di dispositivo di memoria non volatile in cui, pur non richiedendo piedini dedicati aggiuntivi e con modifiche circuitali di trascurabile entità in termini di requisito aggiuntivo d’area di silicio all’interfaccia seriale, consente la selezione tra almeno due diversi protocolli di comunicazione seriale, ampliando cosi considerevolmente le opportunità d’uso del dispositivo.

Secondo una prima forma di realizzazione, la selezione dell’uno o dell’altro protocollo di comunicazione seriale è attuata settando in fase di prova su wafer (EWS) dei dispositivi in corso di fabbricazione una certa cella UPROM dello schieramento di celle normalmente presente in un dispositivo di memoria non volatile standard per impostare durante la fabbricazione le caratteristiche di ATD, di ridondanza e di altre funzioni della memoria.

Secondo un’alternativa forma di realizzazione dell’invenzione, la realizzazione è attuata attraverso un piedino del bus di ingresso/uscita dati del dispositivo di memoria che non risulta utilizzato durante il funzionamento del dispositivo in modalità seriale.

Esso corrisponde ad un piedino del bus di ingresso/uscita dei dati quando il dispositivo funziona in modo parallelo attraverso la relativa interfaccia.

Ad esempio in un dispositivo di memoria avente un bus di ingresso/uscita dati a otto bit (otto fili attestati a otto piedini del dispositivo), un filo del bus passante attraverso il buffer di ingresso/uscita serve per porre in comunicazione la memoria con il mondo esterno. Questo filo del bus è utilizzato quando il dispositivo funziona in modalità parallela come filo di input per passare alla memoria il dato da programmare durante fasi di scrittura dei dati e come uscita di un dato letto dalla memoria durante una fase di lettura.

In modalità di funzionamento seriale, ad esempio impiegando un protocollo del tipo LPC, si utilizzano usualmente quattro fili del bus dati e il buffer I/O relativi ai fili del bus dati di ingresso/uscita non supportano alcuna informazione ma rappresentano delle risorse definibile come RFU (Reserved for Future Use) e uno di tali fili, corrispondente ad un certo piedino esterno, viene utilizzato per operare l’impostazione del protocollo di comunicazione seriale desiderato tra quelli disponibili.

In entrambi i casi, il dispositivo dell’invenzione consente un’elevata economia di scala nel produrre il dispositivo di memoria. Inoltre, nel caso della seconda forma di realizzazione, l’utente finale sarà libero di decidere quale tra le due modalità seriali utilizzare, semplicemente pilotando un certo piedino del dispositivo.

L’invenzione è più precisamente definita nelle annesse rivendicazioni. La Figura 1 è uno schema funzionale a blocchi di un dispositivo di memoria non volatile secondo una comune architettura di questo tipo di dispositivo fornita anche di interfaccia seriale.

La Figura 2 è uno schema funzionale a blocchi di un dispositivo di memoria non volatile realizzato secondo una prima forma di realizzazione della presente invenzione.

La Figura 3 è uno schema funzionale a blocchi di un dispositivo di memoria non volatile realizzato secondo una forma di realizzazione alternativa.

La Figura 4 è un dettaglio circuitale che mostra una porzione dello schieramento di celle UPROM di impostazione del dispositivo di memoria.

La Figura 5 è uno schema del circuito di selezione del protocollo seriale.

A puro titolo illustrativo viene riportato uno schema di principio a blocchi di un tipico dispositivo di memoria non volatile FLASH MEMORY di tipo noto.

Lo schema evidenzia le parti funzionali di pertinenza all’oggetto della presente invenzione, indicando in un unico blocco Flash Core la memoria integrata nel dispositivo. Il Flash Core oltre alla matrice, suddivisa o non in settori, di comuni celle di memoria FLASH, indirizzabili attraverso circuiti di decodifica di riga e di colonna, include tutta la circuiteria logica di gestione di ingresso e di uscita dei dati, di decodifica, nonché il controllore che può essere costituito da un microprocessore dedicato alla gestione della memoria e di eventuali schiere di celle di ridondanza, etc.

Evidenziato in un blocco separato è lo schieramento di celle di memoria a sola lettura, UPROM Bank, mediante il quale vengono impostati durante la fase di prova su wafer (EWS) dei dispositivi in corso di fabbricazione, i vari parametri e caratteristiche di funzionamento della memoria secondo le comuni tecniche usate.

Lo schema evidenzia inoltre il blocco di interfaccia parallela Parallel Interface con il relativo bus dati Parallel Data Bus [7:0], che nell’esempio illustrato è a otto bit (otto fili) nonché il blocco di interfaccia seriale, Serial Interface, ad esempio di tipo LPC, tipicamente accoppiato a quattro fili del bus dati.

Lo schieramento dei buffers di ingresso/uscita dei diversi fili del bus attestati ad altrettanti piedini del dispositivo è identificato dal blocco I/O Buffers.

La Fig. 2 è uno schema di principio del dispositivo di memoria non volatile dell’invenzione secondo una prima forma di realizzazione.

L’esempio illustrato riproduce l’architettura di base di un dispositivo di tipo noto della Fig. 1 in modo da evidenziare facilmente le parti che realizzano l’impostazione di un certo protocollo tra due resi disponibili e alternativamente selezionabili nel dispositivo dell’invenzione, secondo l’esempio considerato.

Secondo questa prima forma di realizzazione, l’impostazione del protocollo di comunicazione seriale desiderato può vantaggiosamente avvenire durante la fase di prova su wafer (EWS) dei dispositivi in corso di fabbricazione.

Secondo l’indicazione del cliente, una cella dello schieramento di celle a sola lettura UPROM Bank di configurazione del dispositivo di memoria, è dedicata all’impostazione, in questo caso permanente e non modificabile, del protocollo di comunicazione seriale prescelto.

La selezione è attuata dal blocco Prot Option Demux, in funzione della programmazione imposta alla cella dedicata all’impostazione del segnale UPROM Prot dello schieramento di celle UPROM di configurazione.

La circuiteria di interfaccia seriale è realizzata in modo che, indifferentemente dalla selezione operata in fase di configurazione durante la prova su wafer del dispositivo di uno o dell’altro protocollo di comunicazione seriale, la parte più cospicua di circuiteria, LPC Common Interface, sia unica e sempre usata quando il dispositivo funziona in modalità seriale, mentre il segnale di selezione del protocollo abilita esclusivamente la circuiteria logica specifica al protocollo di comunicazione seriale selezionato, lasciando pertanto inattiva la circuiteria logica del protocollo di comunicazione seriale deselezionato.

In questo modo, anche l’incremento di complessità del circuito di interfaccia seriale in termini di numerosità di componenti circuitali aggiuntivi, può essere minimizzato al punto da implicare un trascurabile aumento del requisito d’aria di silicio per la sua implementazione.

Una forma di realizzazione alternativa dell’invenzione è illustrata nello schema di principio della Fig. 3.

Differentemente dall’esempio di realizzazione della Fig. 2, in questo caso la selezione del protocollo di comunicazione seriale desiderato può essere operata sul dispositivo finito dallo stesso utilizzatore attraverso un piedino dedicato di impostazione PIN_(x).

Dato che la selezione del particolare protocollo di comunicazione seriale si impone soltanto quando il dispositivo è comandato a funzionare in modo seriale, è possibile dedicare a tale funzione un piedino attestato ad un filo del bus dati (nell’esempio a otto fili) che non è utilizzato durante il funzionamento in modalità seriale del dispositivo di memoria che, secondo la tipologia dei protocolli LPC, necessita comunemente di solo quattro fili.

Ad esempio il piedino PIN x utilizzabile per impostare il protocollo di comunicazione seriale desiderato, può essere un piedino che è utilizzato durante il funzionamento in modalità parallela del dispositivo come input per trasferire alla memoria, Flash Core, il dato da programmare durante l’operazione di scrittura e come output, per rendere disponibile all’ esterno il dato letto dalla memoria durante le operazioni di lettura in modalità parallela.

In Fig. 4 è illustrata una possibile architettura dello schieramento di celle di memoria non volatile, UPROM cell, di configurazione secondo una comune tecnica.

Nello schema parziale di principio dello schieramento, è evidenziata la struttura di una singola cella, UPROM celi, composta dal latch di configurazione, dal transistore di polarizzazione di colonna BL BIAS e la cella di memoria non volatile, Flash Celi, in cui viene immagazzinata in modo non volatile l’informazione di impostazione.

Nello schema di principio illustrato in Fig. 4, la seconda cella da sinistra è dedicata all’impostazione di configurazione del protocollo di comunicazione seriale prescelto in fase di prova su wafer e configurazione delle caratteristiche del dispositivo di memoria, secondo la forma di realizzazione della Fig. 2.

In Fig. 5 è mostrato in dettaglio lo schema circuitale di un buffer I/O relativo al piedino PIN_x del bus dati del dispositivo di memoria. Lo schema evidenzia come il buffer di uscita venga disabilitato mediante il segnale Dis Out quando il dispositivo è comandato a funzionare in modalità seriale attraverso il comando IC di selezione della modalità di funzionamento.

Il circuito di selezione del protocollo, Prot Option Demux, è identificato dal perimetro a linea tratteggiata, contenente gli elementi funzionali che operano la disabilitazione della logica di implementazione del protocollo deselezionato in funzione o del dato preimpostato in modo permanente e immodificabile in fase di prova su wafer attraverso una cella UPROM di configurazione dedicata a produrre il segnale di configurazione Conf Prot applicato ad un ingresso del circuito Prot Option Demux o attraverso un comando esterno applicabile attraverso il piedino PIN x, secondo l’alternativa forma di realizzazione dell’invenzione descritta in relazione allo schema della Fig. 3.

Claims (3)

1. RIVENDICAZIONI 1. Dispositivo di memoria comprendente una memoria non volatile standard (Flash Core), uno schieramento di celle programmabili a sola lettura (UPROM Bank) di impostazione in fase di prova su wafer (EWS) di parametri fondamentali di funzionamento della memoria, un’interfaccia seriale (Serial Interface) implementante un certo protocollo di comunicazione seriale, un’interfaccia parallela (Parallel Interface), un bus di ingresso/uscita dei dati (I/O Data Bus) ai fili del quale si accoppiano dette interfacce (Parallel Interface, Serial Interface) e i cui fili fanno capo ad altrettanti piedini del dispositivo, caratterizzato dal fatto che comprende mezzi circuitali di configurazione in detta interfaccia seriale (Serial Interface) atti ad implementare, se selezionati, uno specifico protocollo di comunicazione seriale (Proti, Prot2); un circuito di selezione (Prot Option Demux) di uno di detti protocolli di comunicazione seriale (Prot1, Prot2), impostabile durante la prova su wafer tramite una cella (UPROM Prot) di detto schieramento di celle di sola lettura (UPROM Bank) o tramite comando esterno attraverso un piedino (PIN_ x); il buffer di uscita di detto piedino (PIN _x) essendo disabilitato da un segnale (Dis Out) di disabilitazione durante il funzionamento in modalità seriale della memoria.
2. 2. Il dispositivo secondo la rivendicazione 1, caratterizzato dal fatto che detto piedino (PIN_x) corrisponde ad un filo di detto bus di ingresso/uscita dei dati non utilizzato durante il funzionamento in modalità seriale della memoria.
3. 3. Il dispositivo di memoria secondo la rivendicazione 1, caratterizzato dal fatto che detti diversi protocolli di comunicazione seriale (Prot1, Prot2) sono di tipo LPC e detta interfaccia seriale è composta da una circuiteria comune di interfaccia (LPC Common Interface) e da distinti blocchi logici (Protocol 1 Logic, Protocol 2 Logic) di implementazione di altrettanti protocolli di comunicazione seriale di tipo LPC, attivabili in modo mutualmente esclusivo da un segnale di abilitazione generato da detto circuito di selezione (Prot Option Demux).