JP2000003285A - 割り込み処理方法および割り込み回路 - Google Patents
割り込み処理方法および割り込み回路Info
- Publication number
- JP2000003285A JP2000003285A JP16387098A JP16387098A JP2000003285A JP 2000003285 A JP2000003285 A JP 2000003285A JP 16387098 A JP16387098 A JP 16387098A JP 16387098 A JP16387098 A JP 16387098A JP 2000003285 A JP2000003285 A JP 2000003285A
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- central processor
- external
- control circuit
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 6
- 238000003672 processing method Methods 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 5
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
Abstract
(57)【要約】
【課題】 中央プロッセッサの割り込み入力信号以上の
割り込み発生回路を接続可能とする。 【解決手段】 外部割り込み発生回路１０〜１３より外
部割り込み信号１００〜１３０が発生すると、割り込み
回路１内の割り込み制御回路３０は、割り込み制御回路
３０内の割り込み状況をラッチ回路２０〜２３に保持
し、中央プロセッサ４０に対して割り込み信号３００を
出力する。中央プロセッサ４０は、割り込み制御回路３
０に対しアドレスバス４００にて読み込み要求を行い、
要求を受けた割り込み制御回路３０は、割り込み制御回
路３０内のレジスタの内容を中央プロセッサ４０に対し
データバス４１０にて出力する。中央プロセッサ４０
は、レジスタの内容に基づいて割り込み処理を行う。
割り込み発生回路を接続可能とする。 【解決手段】 外部割り込み発生回路１０〜１３より外
部割り込み信号１００〜１３０が発生すると、割り込み
回路１内の割り込み制御回路３０は、割り込み制御回路
３０内の割り込み状況をラッチ回路２０〜２３に保持
し、中央プロセッサ４０に対して割り込み信号３００を
出力する。中央プロセッサ４０は、割り込み制御回路３
０に対しアドレスバス４００にて読み込み要求を行い、
要求を受けた割り込み制御回路３０は、割り込み制御回
路３０内のレジスタの内容を中央プロセッサ４０に対し
データバス４１０にて出力する。中央プロセッサ４０
は、レジスタの内容に基づいて割り込み処理を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、中央プロセッサに
対する割り込み処理方法および割り込み回路に関する。
対する割り込み処理方法および割り込み回路に関する。
【０００２】
【従来の技術】従来の割り込み処理方法について図６を
参照して説明する。従来の割り込み処理方法では、外部
割り込み発生回路１０、１１、１２、１３からの割り込
み信号３００，３０１，３０２，３０３が中央プロセッ
サ４０に直接入力され、割り込み解除も、外部割り込み
発生回路１０，１１，１２，１３で直接行っていた。こ
のため、外部割り込み発生回路１０，１１，１２，１３
が直接接続されているので、中央プロセッサ４０に入力
される割り込み信号は、割り込み信号３００，３０１，
３０２，３０３となり、外部割り込み発生回路の数だけ
必要となる。
参照して説明する。従来の割り込み処理方法では、外部
割り込み発生回路１０、１１、１２、１３からの割り込
み信号３００，３０１，３０２，３０３が中央プロセッ
サ４０に直接入力され、割り込み解除も、外部割り込み
発生回路１０，１１，１２，１３で直接行っていた。こ
のため、外部割り込み発生回路１０，１１，１２，１３
が直接接続されているので、中央プロセッサ４０に入力
される割り込み信号は、割り込み信号３００，３０１，
３０２，３０３となり、外部割り込み発生回路の数だけ
必要となる。
【０００３】
【発明が解決しようとする課題】上述したように、従来
の割り込み処理方法では、割り込みの本数が増えると、
その本数分、中央プロセッサの割り込みの本数を増やさ
なければならない。しかしながら、中央プロセッサの割
り込みの本数は決定されているため、中央プロセッサに
接続できる外部割り込み発生回路の数に制限があった。
の割り込み処理方法では、割り込みの本数が増えると、
その本数分、中央プロセッサの割り込みの本数を増やさ
なければならない。しかしながら、中央プロセッサの割
り込みの本数は決定されているため、中央プロセッサに
接続できる外部割り込み発生回路の数に制限があった。
【０００４】この発明は上述した事情に鑑みてなされた
もので、中央プロッセッサの割り込み入力信号以上の割
り込み発生回路を接続することができる割り込み処理方
法および割り込み回路を提供することを目的とする。
もので、中央プロッセッサの割り込み入力信号以上の割
り込み発生回路を接続することができる割り込み処理方
法および割り込み回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】上述した問題点を解決す
るために、請求項１記載の発明では、複数の外部割り込
み発生回路から発生する外部割り込み信号の各々の状態
をビット単位で保持するステップと、前記外部割り込み
信号の状態をパラレルデータとして中央プロセッサに送
出するステップと、前記外部割り込み信号の状態をビッ
ト単位で判別することにより、いずれの外部割り込み発
生回路からの外部割り込みであるかを識別するステップ
と、識別した外部割り込み発生回路に応じた割り込み処
理を実行するステップとを有することを特徴とする。
るために、請求項１記載の発明では、複数の外部割り込
み発生回路から発生する外部割り込み信号の各々の状態
をビット単位で保持するステップと、前記外部割り込み
信号の状態をパラレルデータとして中央プロセッサに送
出するステップと、前記外部割り込み信号の状態をビッ
ト単位で判別することにより、いずれの外部割り込み発
生回路からの外部割り込みであるかを識別するステップ
と、識別した外部割り込み発生回路に応じた割り込み処
理を実行するステップとを有することを特徴とする。
【０００６】また、請求項２記載の発明では、請求項１
記載の割り込み処理方法において、外部割り込みの発生
は、既存の１ビットの割り込み信号で通知することを特
徴とする。
記載の割り込み処理方法において、外部割り込みの発生
は、既存の１ビットの割り込み信号で通知することを特
徴とする。
【０００７】また、請求項３記載の発明では、請求項１
記載の割り込み処理方法において、前記割り込み処理の
優先順位は、前記パラレルデータのビット位置で決定さ
れることを特徴とする。
記載の割り込み処理方法において、前記割り込み処理の
優先順位は、前記パラレルデータのビット位置で決定さ
れることを特徴とする。
【０００８】また、請求項４記載の発明では、請求項１
記載の割り込み処理方法において、前記割り込み処理の
優先順位は、ソフトウェアによって選択的に決定される
ことを特徴とする。
記載の割り込み処理方法において、前記割り込み処理の
優先順位は、ソフトウェアによって選択的に決定される
ことを特徴とする。
【０００９】また、上述した問題点を解決するために、
請求項５記載の発明では、複数の外部割り込み回路から
の割り込み要求を中央プロセッサに送出する回路であっ
て、前記複数の外部割り込み発生回路から発生する外部
割り込み信号の各々の状態を保持する保持手段と、前記
保持手段に保持された外部割り込み信号の状態をパラレ
ルデータとして中央プロセッサに送出するとともに、外
部割り込みの発生を既存の１ビットの割り込み信号で通
知する割り込み制御手段とを具備することを特徴とす
る。
請求項５記載の発明では、複数の外部割り込み回路から
の割り込み要求を中央プロセッサに送出する回路であっ
て、前記複数の外部割り込み発生回路から発生する外部
割り込み信号の各々の状態を保持する保持手段と、前記
保持手段に保持された外部割り込み信号の状態をパラレ
ルデータとして中央プロセッサに送出するとともに、外
部割り込みの発生を既存の１ビットの割り込み信号で通
知する割り込み制御手段とを具備することを特徴とす
る。
【００１０】この発明では、外部割り込み発生回路より
出力される外部割り込み信号の状態をビット単位で保持
し、１本以上の割り込みが発生したとき、複数の割り込
みをまとめてパラレルデータとして中央プロセッサに出
力し、外部割り込み信号の状態をビット単位で判別する
ことにより、いずれの外部割り込み発生回路からの外部
割り込みであるかを識別し、識別した外部割り込み発生
回路に応じた割り込み処理を実行する。したがって、外
部割り込み発生回路が複数存在しても、中央プロセッサ
の割り込み信号を増やすことなく、中央プロセッサの１
本の割り込み入力で多本数の外部割り込み信号発生回路
を接続することが可能となる。
出力される外部割り込み信号の状態をビット単位で保持
し、１本以上の割り込みが発生したとき、複数の割り込
みをまとめてパラレルデータとして中央プロセッサに出
力し、外部割り込み信号の状態をビット単位で判別する
ことにより、いずれの外部割り込み発生回路からの外部
割り込みであるかを識別し、識別した外部割り込み発生
回路に応じた割り込み処理を実行する。したがって、外
部割り込み発生回路が複数存在しても、中央プロセッサ
の割り込み信号を増やすことなく、中央プロセッサの１
本の割り込み入力で多本数の外部割り込み信号発生回路
を接続することが可能となる。
【００１１】
【発明の実施の形態】以下、図面を用いて本発明の実施
の形態を説明する。 Ａ．実施形態の構成 図１は、本発明の実施形態による全体の構成を示すブロ
ック図である。なお、図６に対応する部分には同一の符
号を付けて説明を省略する。図において、ラッチ回路２
０，２１，２２，２３は、外部割り込み発生回路１０，
１１，１２，１３より外部割り込み信号１００，１１
０，１２０，１３０が入力されたとき、この外部割り込
み信号１００，１１０，１２０，１３０の状態を保持
し、各々割り込み制御回路３０へラッチ信号２００，２
１０，２２０，２３０として出力する。
の形態を説明する。 Ａ．実施形態の構成 図１は、本発明の実施形態による全体の構成を示すブロ
ック図である。なお、図６に対応する部分には同一の符
号を付けて説明を省略する。図において、ラッチ回路２
０，２１，２２，２３は、外部割り込み発生回路１０，
１１，１２，１３より外部割り込み信号１００，１１
０，１２０，１３０が入力されたとき、この外部割り込
み信号１００，１１０，１２０，１３０の状態を保持
し、各々割り込み制御回路３０へラッチ信号２００，２
１０，２２０，２３０として出力する。
【００１２】割り込み制御回路３０は、内部に４ビット
のレジスタを保有しており、このレジスタの初期値は、
割り込みを受け付けていない状態（全ビット“０"）で
ある。この４ビットの割り込みレジスタの、 １ビット
目、２ビット目、３ビット目、４ビット目は、各々、ラ
ッチ信号２００，２１０，２２０，２３０に対応してい
る。割り込み制御回路３０は、外部割り込み信号が供給
されるのを待っており、この外部割り込み信号のうち、
１本でも供給されると、その出力された外部割り込み信
号のラッチ信号に対応する割り込み制御回路３０内のレ
ジスタのビットを“１"に書き換え、割り込み信号３０
０ を出力する。
のレジスタを保有しており、このレジスタの初期値は、
割り込みを受け付けていない状態（全ビット“０"）で
ある。この４ビットの割り込みレジスタの、 １ビット
目、２ビット目、３ビット目、４ビット目は、各々、ラ
ッチ信号２００，２１０，２２０，２３０に対応してい
る。割り込み制御回路３０は、外部割り込み信号が供給
されるのを待っており、この外部割り込み信号のうち、
１本でも供給されると、その出力された外部割り込み信
号のラッチ信号に対応する割り込み制御回路３０内のレ
ジスタのビットを“１"に書き換え、割り込み信号３０
０ を出力する。
【００１３】中央プロセッサ４０は、割り込みを受け付
けたとき、割り込み制御回路３０にアドレス４００を出
力し、割り込みレジスタの読み込み要求を行う。読み込
み要求を受け付けた割り込み制御回路３０は、割り込み
制御回路３０内に保有している４ビットのレジスタをデ
ータバス４１０に出力する。中央プロセッサ４０は、４
ビットのレジスタを受け取ると、このレジスタを元に割
り込みレジスタの１ビット目から優先的に割り込み処理
を行う。割り込み制御回路３０は、レジスタ内容をデー
タバス４１０に出力するとともに、各ラッチ回路２０，
２１，２２，２３に対してリセット信号３１０を出力
し、割り込みを解除する。また、データバス４１０に割
り込みレジスタを出力するとともに、割り込み制御回路
３０内の割り込みレジスタの全ビットを“０"に書き換
える。
けたとき、割り込み制御回路３０にアドレス４００を出
力し、割り込みレジスタの読み込み要求を行う。読み込
み要求を受け付けた割り込み制御回路３０は、割り込み
制御回路３０内に保有している４ビットのレジスタをデ
ータバス４１０に出力する。中央プロセッサ４０は、４
ビットのレジスタを受け取ると、このレジスタを元に割
り込みレジスタの１ビット目から優先的に割り込み処理
を行う。割り込み制御回路３０は、レジスタ内容をデー
タバス４１０に出力するとともに、各ラッチ回路２０，
２１，２２，２３に対してリセット信号３１０を出力
し、割り込みを解除する。また、データバス４１０に割
り込みレジスタを出力するとともに、割り込み制御回路
３０内の割り込みレジスタの全ビットを“０"に書き換
える。
【００１４】Ｂ．実施例の動作 次に、図２および図３を参照して本実施例の割り込みの
動作について詳細に説明する。外部割り込み発生回路１
０から外部割り込み信号１００の割り込みが発生すると
（図２の「ａ」）、ラッチ回路２０は、外部割り込み信
号１００の割り込み発生の状態を保持し、図３の「Ａ」
の通り初期値が“００００"である割り込みレジスタの
１ビット目を“１"に書き換える（図３の「Ｂ」）。
動作について詳細に説明する。外部割り込み発生回路１
０から外部割り込み信号１００の割り込みが発生すると
（図２の「ａ」）、ラッチ回路２０は、外部割り込み信
号１００の割り込み発生の状態を保持し、図３の「Ａ」
の通り初期値が“００００"である割り込みレジスタの
１ビット目を“１"に書き換える（図３の「Ｂ」）。
【００１５】割り込み制御回路３０は、外部割り込み発
生回路１０より外部割り込み信号１００の割り込みが発
生したため、中央プロセッサ４０に対して割り込み信号
３００を出力する（図２の「ｂ」）。割り込み信号３０
０が入力された中央プロセッサ４０は、割り込み制御回
路３０に割り込みレジスタの読み込み要求をアドレスバ
ス４００を介して通知する（図２の「ｃ」）。割り込み
制御回路３０は、この要求が生じたとき割り込み制御回
路３０内の割り込みレジスタ（図３の「Ｃ」）の値を中
央プロセッサ４０に対して出力する（図２の「ｄ」）。
生回路１０より外部割り込み信号１００の割り込みが発
生したため、中央プロセッサ４０に対して割り込み信号
３００を出力する（図２の「ｂ」）。割り込み信号３０
０が入力された中央プロセッサ４０は、割り込み制御回
路３０に割り込みレジスタの読み込み要求をアドレスバ
ス４００を介して通知する（図２の「ｃ」）。割り込み
制御回路３０は、この要求が生じたとき割り込み制御回
路３０内の割り込みレジスタ（図３の「Ｃ」）の値を中
央プロセッサ４０に対して出力する（図２の「ｄ」）。
【００１６】また、割り込み制御回路３０は、割り込み
レジスタの値を中央プロセッサ４０に出力するととも
に、ラッチ回路２０，２１，２２，２３にリセット信号
３１０を出力し、割り込み解除を行う（図２の
「ｅ」）。割り込み解除時、割り込み制御回路３０は、
割り込み制御回路３０内の割り込みレジスタの値を中央
プロセッサ４０に出力すると同時に割り込みレジスタの
全ビットを“０"に書き換える（第３図の「Ｄ」）。
レジスタの値を中央プロセッサ４０に出力するととも
に、ラッチ回路２０，２１，２２，２３にリセット信号
３１０を出力し、割り込み解除を行う（図２の
「ｅ」）。割り込み解除時、割り込み制御回路３０は、
割り込み制御回路３０内の割り込みレジスタの値を中央
プロセッサ４０に出力すると同時に割り込みレジスタの
全ビットを“０"に書き換える（第３図の「Ｄ」）。
【００１７】中央プロセッサ４０は、割り込み制御回路
３０より出力された割り込みレジスタを読み込み、読み
込んだレジスタの値より外部割り込み信号１００のみが
発生したことを認識し、外部割り込み信号１００に対応
する割り込み処理を行う（図２の「ｆ」）。
３０より出力された割り込みレジスタを読み込み、読み
込んだレジスタの値より外部割り込み信号１００のみが
発生したことを認識し、外部割り込み信号１００に対応
する割り込み処理を行う（図２の「ｆ」）。
【００１８】次に、外部割り込み回路１２，１３より外
部割り込み信号１２０，１３０が出力されると（図２の
「ｇ」、「ｈ」）、ラッチ回路２２，２３は、この状態
を保持し、割り込み制御回路３０は、割り込みレジスタ
の３ビット目，４ビット目を“１"に書き換える（図３
の「Ｅ」、「Ｆ」）。また、上記 書き換えと同時に、
中央プロセッサ４０に割り込み信号３００を出力する
（図２の「ｉ」）。
部割り込み信号１２０，１３０が出力されると（図２の
「ｇ」、「ｈ」）、ラッチ回路２２，２３は、この状態
を保持し、割り込み制御回路３０は、割り込みレジスタ
の３ビット目，４ビット目を“１"に書き換える（図３
の「Ｅ」、「Ｆ」）。また、上記 書き換えと同時に、
中央プロセッサ４０に割り込み信号３００を出力する
（図２の「ｉ」）。
【００１９】割り込み信号３００を受け付けた中央プロ
セッサ４０は、割り込み制御回路３０内の割り込みレジ
スタを読み込むために、読み込み要求を割り込み制御回
路３０にアドレスバス４００を通して出力する（図２の
「ｊ」）。ここで、外部割り込み発生回路１２，１３か
ら外部割り込み信号１２０，１３０が発生してから中央
プロセッサ４０が割り込みレジスタの読み込み要求を行
うまでの間に、外部割り込み信号１２０，１３０以外の
外部割り込み信号１１０が出力されたならば（図２の
「ｋ」）、割り込み回路１内のラッチ回路２１は、外部
割り込み発生回路１１の割り込みを保持し、割り込み制
御回路３０は、割り込み制御回路３０内の割り込みレジ
スタの２ビット目を“１"に書き換える（図３ の
「Ｇ」）。
セッサ４０は、割り込み制御回路３０内の割り込みレジ
スタを読み込むために、読み込み要求を割り込み制御回
路３０にアドレスバス４００を通して出力する（図２の
「ｊ」）。ここで、外部割り込み発生回路１２，１３か
ら外部割り込み信号１２０，１３０が発生してから中央
プロセッサ４０が割り込みレジスタの読み込み要求を行
うまでの間に、外部割り込み信号１２０，１３０以外の
外部割り込み信号１１０が出力されたならば（図２の
「ｋ」）、割り込み回路１内のラッチ回路２１は、外部
割り込み発生回路１１の割り込みを保持し、割り込み制
御回路３０は、割り込み制御回路３０内の割り込みレジ
スタの２ビット目を“１"に書き換える（図３ の
「Ｇ」）。
【００２０】中央プロセッサ４０から割り込みレジスタ
の読み込み要求がアドレスバス４００に出力された後、
割り込み制御回路３０は、データバス４１０に割り込み
制御回路３０内の割り込みレジスタの値を出力するとと
もに（図２の「ｌ」、図３の「Ｈ」）、割り込みを保持
していたラッチ回路２１，２２，２３にリセット信号３
１０を出力して割り込みを解除する（図２の「ｍ」）。
また、割り込み解除と同時に割り込み制御回路３０内の
レジスタを“００００"に書き換える（図３の
「Ｉ」）。
の読み込み要求がアドレスバス４００に出力された後、
割り込み制御回路３０は、データバス４１０に割り込み
制御回路３０内の割り込みレジスタの値を出力するとと
もに（図２の「ｌ」、図３の「Ｈ」）、割り込みを保持
していたラッチ回路２１，２２，２３にリセット信号３
１０を出力して割り込みを解除する（図２の「ｍ」）。
また、割り込み解除と同時に割り込み制御回路３０内の
レジスタを“００００"に書き換える（図３の
「Ｉ」）。
【００２１】出力された割り込みレジスタを読み込んだ
中央プロセッサ４０は、読み込んだ割り込みレジスタの
値より割り込み制御回路３０内の割り込みレジスタの２
ビット目、３ビット目、４ビット目が“１" となってい
ることから外部割り込み発生回路１１，１２，１３から
割り込みが発生したことを認識する。割り込み発生を認
識した中央プロセッサ４０は、１ビット目より処理を行
うが、１ビット目に割り込みが発生していないため、２
ビット目、３ビット目、４ビット目の順番で割り込み制
御回路３０内のレジスタの各ビットに対応した外部割り
込み信号の割り込み処理を行う（図２の「ｎ」）。
中央プロセッサ４０は、読み込んだ割り込みレジスタの
値より割り込み制御回路３０内の割り込みレジスタの２
ビット目、３ビット目、４ビット目が“１" となってい
ることから外部割り込み発生回路１１，１２，１３から
割り込みが発生したことを認識する。割り込み発生を認
識した中央プロセッサ４０は、１ビット目より処理を行
うが、１ビット目に割り込みが発生していないため、２
ビット目、３ビット目、４ビット目の順番で割り込み制
御回路３０内のレジスタの各ビットに対応した外部割り
込み信号の割り込み処理を行う（図２の「ｎ」）。
【００２２】次に、図４を参照して割り込み回路１の動
作について説明する。図４は、外部割り込み発生回路１
０，１１，１２，１３から出力された外部割り込み信号
１００，１１０，１２０，１３０に対応するタイミング
チャートである。外部割り込み発生回路１０からパルス
の割り込み信号１００が入力されると、ラッチ回路２０
は、その状態を保持し、割り込み制御回路３０へラッチ
信号２００を出力する。割り込み制御回路３０は、外部
割り込み信号１００が出力されたことを中央プロセッサ
４０に知らせるため、割り込み信号３００を出力する。
作について説明する。図４は、外部割り込み発生回路１
０，１１，１２，１３から出力された外部割り込み信号
１００，１１０，１２０，１３０に対応するタイミング
チャートである。外部割り込み発生回路１０からパルス
の割り込み信号１００が入力されると、ラッチ回路２０
は、その状態を保持し、割り込み制御回路３０へラッチ
信号２００を出力する。割り込み制御回路３０は、外部
割り込み信号１００が出力されたことを中央プロセッサ
４０に知らせるため、割り込み信号３００を出力する。
【００２３】中央プロセッサ４０は、割り込み信号３０
０を受け付けた後、割り込みレジスタを割り込み制御回
路３０から読み込むために、割り込み制御回路３０へ読
み込み要求を行う。割り込み制御回路３０は、読み込み
要求を受け付けた後、割り込み制御回路３０内の割り込
みレジスタの値をデータバス４１０に出力するととも
に、ラッチ回路２０，２１，２２，２３にリセット信号
３１０を出力して割り込み信号３００を解除する。
０を受け付けた後、割り込みレジスタを割り込み制御回
路３０から読み込むために、割り込み制御回路３０へ読
み込み要求を行う。割り込み制御回路３０は、読み込み
要求を受け付けた後、割り込み制御回路３０内の割り込
みレジスタの値をデータバス４１０に出力するととも
に、ラッチ回路２０，２１，２２，２３にリセット信号
３１０を出力して割り込み信号３００を解除する。
【００２４】次に、外部割り込み発生回路１２，１３か
ら外部割り込み信号１２０，１３０が出力されたとき割
り込み制御回路３０は、中央プロセッサ４０に割り込み
信号３００を出力する。中央プロセッサ４０は、割り込
み制御回路３０から出力された割り込み信号３００を受
け付けた後、割り込み制御回路３０に割り込みレジスタ
の読み込み要求をするが、割り込み制御回路３０が割り
込み信号３００を出力してから中央プロセッサ４０が割
り込み制御回路３０内の割り込みレジスタを読み込むた
めに割り込み制御回路３０へ読み込み要求を行うまで
に、外部割り込み発生回路１１から外部割り込み信号１
１０が出力された場合には、ラッチ回路２１は、この状
態を保持して中央プロセッサ４０に出力する割り込み制
御レジスタの値を書き換える。
ら外部割り込み信号１２０，１３０が出力されたとき割
り込み制御回路３０は、中央プロセッサ４０に割り込み
信号３００を出力する。中央プロセッサ４０は、割り込
み制御回路３０から出力された割り込み信号３００を受
け付けた後、割り込み制御回路３０に割り込みレジスタ
の読み込み要求をするが、割り込み制御回路３０が割り
込み信号３００を出力してから中央プロセッサ４０が割
り込み制御回路３０内の割り込みレジスタを読み込むた
めに割り込み制御回路３０へ読み込み要求を行うまで
に、外部割り込み発生回路１１から外部割り込み信号１
１０が出力された場合には、ラッチ回路２１は、この状
態を保持して中央プロセッサ４０に出力する割り込み制
御レジスタの値を書き換える。
【００２５】割り込み制御回路３０は、中央プロセッサ
４０が読み込みの要求を出力してきた後、割り込み制御
回路３０内の割り込みのレジスタを中央プロセッサ４０
にデータバス４１０を通して出力する。また出力ととも
にラッチ回路２０，２１，２２，２３にリセット信号３
１０を出力して保持していたラッチ回路２１，２２，２
３の状態を解除させる。この時割り込み信号３００の出
力も停止する。
４０が読み込みの要求を出力してきた後、割り込み制御
回路３０内の割り込みのレジスタを中央プロセッサ４０
にデータバス４１０を通して出力する。また出力ととも
にラッチ回路２０，２１，２２，２３にリセット信号３
１０を出力して保持していたラッチ回路２１，２２，２
３の状態を解除させる。この時割り込み信号３００の出
力も停止する。
【００２６】次に、図５に動作を説明するためのフロー
チャートを示す。最初に割り込み制御回路３０は、外部
割り込み発生回路１０，１１，１２，１３から割り込み
が入力されるのを待っており（Ｓ５０１）、外部割り込
みが発生すると、発生した割り込みを保持し（Ｓ５０
２）、発生した外部割り込み信号に対応する割り込み制
御回路３０内の割り込みレジスタのビットを“１"に書
き換える（Ｓ５０３）。
チャートを示す。最初に割り込み制御回路３０は、外部
割り込み発生回路１０，１１，１２，１３から割り込み
が入力されるのを待っており（Ｓ５０１）、外部割り込
みが発生すると、発生した割り込みを保持し（Ｓ５０
２）、発生した外部割り込み信号に対応する割り込み制
御回路３０内の割り込みレジスタのビットを“１"に書
き換える（Ｓ５０３）。
【００２７】割り込み制御回路３０は、割り込みレジス
タを書き換えるのと同時に中央プロセッサ４０に割り込
み信号３００を出力する（Ｓ５０４）。次に、割り込み
制御回路３０は、中央プロセッサ４０に割り込み信号３
００を出力した後、外部割り込み発生回路１０，１１，
１２，１３から割り込みが出力されるのを待つ（Ｓ５０
１）と同時に中央プロセッサ４０から割り込み制御回路
３０内のレジスタを読込むための読み込み要求がアドレ
スバス４００に出力されるのを待つ（Ｓ５１０）。
タを書き換えるのと同時に中央プロセッサ４０に割り込
み信号３００を出力する（Ｓ５０４）。次に、割り込み
制御回路３０は、中央プロセッサ４０に割り込み信号３
００を出力した後、外部割り込み発生回路１０，１１，
１２，１３から割り込みが出力されるのを待つ（Ｓ５０
１）と同時に中央プロセッサ４０から割り込み制御回路
３０内のレジスタを読込むための読み込み要求がアドレ
スバス４００に出力されるのを待つ（Ｓ５１０）。
【００２８】ここで、中央プロセッサ４０から割り込み
制御回路３０へ割り込みレジスタの読み込み要求をアド
レスバス４００に出力（Ｓ５１０）される前に、割り込
み入力が発生したならば（Ｓ５０１）、割り込み制御回
路３０は、発生した割り込みを保持し（Ｓ５０２）、割
り込み制御回路３０内のレジスタで発生した外部割り込
み発生回路に対応するビットを“１"に書き換え（Ｓ５
０３）、中央プロセッサ４０に対して割り込み信号３０
０を出力する（Ｓ５０４）。
制御回路３０へ割り込みレジスタの読み込み要求をアド
レスバス４００に出力（Ｓ５１０）される前に、割り込
み入力が発生したならば（Ｓ５０１）、割り込み制御回
路３０は、発生した割り込みを保持し（Ｓ５０２）、割
り込み制御回路３０内のレジスタで発生した外部割り込
み発生回路に対応するビットを“１"に書き換え（Ｓ５
０３）、中央プロセッサ４０に対して割り込み信号３０
０を出力する（Ｓ５０４）。
【００２９】中央プロセッサ４０から割り込み制御回路
３０内のレジスタを読み込むための読み込み要求を待つ
動作（Ｓ５１０）と割り込み要求を待つ動作（Ｓ５０
１）とが同時に実行されているときに（Ｓ５２０）、中
央プロセッサ４０から割り込み制御回路３０に割り込み
制御回路３０内の割り込みレジスタの読み込み要求が発
生すると（Ｓ５１０）、割り込み制御回路３０は、割り
込み制御回路３０内の割り込みレジスタの値を中央プロ
セッサ４０にデータバス４１０にて出力する（Ｓ５１
１）。割り込み制御レジスタを中央プロセッサ４０に出
力した割り込み制御回路３０は、出力とともに外部割り
込み発生回路から出力された割り込みを保持していたラ
ッチ回路にリセット信号３１０を出力し（Ｓ５１２）、
割り込みを解除するとともに、割り込み制御回路３０内
の割り込みレジスタを初期値の“００００"に書き換え
る（Ｓ５１３）。
３０内のレジスタを読み込むための読み込み要求を待つ
動作（Ｓ５１０）と割り込み要求を待つ動作（Ｓ５０
１）とが同時に実行されているときに（Ｓ５２０）、中
央プロセッサ４０から割り込み制御回路３０に割り込み
制御回路３０内の割り込みレジスタの読み込み要求が発
生すると（Ｓ５１０）、割り込み制御回路３０は、割り
込み制御回路３０内の割り込みレジスタの値を中央プロ
セッサ４０にデータバス４１０にて出力する（Ｓ５１
１）。割り込み制御レジスタを中央プロセッサ４０に出
力した割り込み制御回路３０は、出力とともに外部割り
込み発生回路から出力された割り込みを保持していたラ
ッチ回路にリセット信号３１０を出力し（Ｓ５１２）、
割り込みを解除するとともに、割り込み制御回路３０内
の割り込みレジスタを初期値の“００００"に書き換え
る（Ｓ５１３）。
【００３０】Ｃ．他の実施例 次に、本発明の他の実施例について説明する。図１にお
いて、外部割り込み発生回路１０，１１，１２，１３か
ら割り込みが発生した後に、中央プロセッサ４０は、割
り込み制御回路３０から割り込み制御回路３０内の割り
込みレジスタを受け取り、受け取ったレジスタの値に基
づいてどの外部割り込み発生回路から割り込みが出力さ
れたかを知ることができる。そこで、中央プロセッサ４
０で外部割り込み信号１００，１１０，１２０，１３０
の処理の行う順番をソフトウェアによって可変するよう
にしてもよく、これにより中央プロセッサが１本の割り
込みであっても、多数の割り込みの処理の優先度をソフ
トウェアによって自由に設定できる。
いて、外部割り込み発生回路１０，１１，１２，１３か
ら割り込みが発生した後に、中央プロセッサ４０は、割
り込み制御回路３０から割り込み制御回路３０内の割り
込みレジスタを受け取り、受け取ったレジスタの値に基
づいてどの外部割り込み発生回路から割り込みが出力さ
れたかを知ることができる。そこで、中央プロセッサ４
０で外部割り込み信号１００，１１０，１２０，１３０
の処理の行う順番をソフトウェアによって可変するよう
にしてもよく、これにより中央プロセッサが１本の割り
込みであっても、多数の割り込みの処理の優先度をソフ
トウェアによって自由に設定できる。
【００３１】したがって、外部回路によって外部割り込
み信号に重要度を付けてハードウェアを設計してしまっ
た場合には、外部割り込み信号の重要度が変わってしま
った時、ハードウェアを変更することは容易に出来なか
ったが、上述した他の実施例においては、各外部割り込
み発生回路からの割り込み出力を割り込み制御回路内の
割り込みレジスタ３０でまとめることにより、ほぼ同時
に変化した複数の外部割り込み信号に関して、ソフトウ
ェア３０にて自由に割り込み処理の順番を決定すること
ができるようになる。
み信号に重要度を付けてハードウェアを設計してしまっ
た場合には、外部割り込み信号の重要度が変わってしま
った時、ハードウェアを変更することは容易に出来なか
ったが、上述した他の実施例においては、各外部割り込
み発生回路からの割り込み出力を割り込み制御回路内の
割り込みレジスタ３０でまとめることにより、ほぼ同時
に変化した複数の外部割り込み信号に関して、ソフトウ
ェア３０にて自由に割り込み処理の順番を決定すること
ができるようになる。
【００３２】
【発明の効果】以上説明したように、本発明によれば、
外部割り込み発生回路より出力される外部割り込み信号
の状態をビット単位で保持し、１本以上の割り込みが発
生したとき、複数の割り込みをまとめてパラレルデータ
として中央プロセッサに出力し、外部割り込み信号の状
態をビット単位で判別することにより、いずれの外部割
り込み発生回路からの外部割り込みであるかを識別し、
識別した外部割り込み発生回路に応じた割り込み処理を
実行するようにしたので、中央プロセッサの割り込み信
号の数以上の外部割り込み発生回路が存在したときで
も、中央プロセッサの割り込み信号入力が１本さえあれ
ば中央プロッセッサの割り込み入力信号以上の割り込み
発生回路が接続することができるという利点が得られ
る。
外部割り込み発生回路より出力される外部割り込み信号
の状態をビット単位で保持し、１本以上の割り込みが発
生したとき、複数の割り込みをまとめてパラレルデータ
として中央プロセッサに出力し、外部割り込み信号の状
態をビット単位で判別することにより、いずれの外部割
り込み発生回路からの外部割り込みであるかを識別し、
識別した外部割り込み発生回路に応じた割り込み処理を
実行するようにしたので、中央プロセッサの割り込み信
号の数以上の外部割り込み発生回路が存在したときで
も、中央プロセッサの割り込み信号入力が１本さえあれ
ば中央プロッセッサの割り込み入力信号以上の割り込み
発生回路が接続することができるという利点が得られ
る。
【図１】 本発明の実施形態による全体の構成を示すブ
ロック図である。
ロック図である。
【図２】 割り込みの動作を説明するための概念図であ
る。
る。
【図３】 割り込みの動作を説明するための概念図であ
る。
る。
【図４】 割り込みの動作を説明するためのタイミング
チャートである。
チャートである。
【図５】 割り込み回路の動作を説明するためのフロー
チャートである。
チャートである。
【図６】 従来の割り込み処理方法を説明するためのブ
ロック図である。
ロック図である。
１ 割り込み回路 １０，１１，１２,１３ 外部割り込み発生回路 １００，１１０，１２０，１３０ 外部割り込み信号 ２０，２１，２２，２３ ラッチ回路（保持手段） ２００，２１０，２２０，２３０ ラッチ信号 ３０ 割り込み制御回路（制御手段） ３００，３０１，３０２，３０３ 割り込み信号 ３１０ リセット信号 ４０ 中央プロセッサ（ＣＰＵ） ４００ アドレスバス ４１０ データバス
Claims (5)
- 【請求項１】 複数の外部割り込み発生回路から発生す
る外部割り込み信号の各々の状態をビット単位で保持す
るステップと、 前記外部割り込み信号の状態をパラレルデータとして中
央プロセッサに送出するステップと、 前記外部割り込み信号の状態をビット単位で判別するこ
とにより、いずれの外部割り込み発生回路からの外部割
り込みであるかを識別するステップと、 識別した外部割り込み発生回路に応じた割り込み処理を
実行するステップとを有することを特徴とする割り込み
処理方法。 - 【請求項２】 外部割り込みの発生は、既存の１ビット
の割り込み信号で通知することを特徴とする請求項１記
載の割り込み処理方法。 - 【請求項３】 前記割り込み処理の優先順位は、前記パ
ラレルデータのビット位置で決定されることを特徴とす
る請求項１記載の割り込み処理方法。 - 【請求項４】 前記割り込み処理の優先順位は、ソフト
ウェアによって選択的に決定されることを特徴とする請
求項１記載の割り込み処理方法。 - 【請求項５】 複数の外部割り込み回路からの割り込み
要求を中央プロセッサに送出する回路であって、 前記複数の外部割り込み発生回路から発生する外部割り
込み信号の各々の状態を保持する保持手段と、 前記保持手段に保持された外部割り込み信号の状態をパ
ラレルデータとして中央プロセッサに送出するととも
に、外部割り込みの発生を既存の１ビットの割り込み信
号で通知する割り込み制御手段とを具備することを特徴
とする割り込み回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16387098A JP2000003285A (ja) | 1998-06-11 | 1998-06-11 | 割り込み処理方法および割り込み回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16387098A JP2000003285A (ja) | 1998-06-11 | 1998-06-11 | 割り込み処理方法および割り込み回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000003285A true JP2000003285A (ja) | 2000-01-07 |
Family
ID=15782347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16387098A Pending JP2000003285A (ja) | 1998-06-11 | 1998-06-11 | 割り込み処理方法および割り込み回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000003285A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009505258A (ja) * | 2005-08-19 | 2009-02-05 | インターナショナル・ビジネス・マシーンズ・コーポレーション | プロセッサと外部装置との間で命令およびデータを伝達するためのシステムおよび方法 |
| JP2016224520A (ja) * | 2015-05-27 | 2016-12-28 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1998
- 1998-06-11 JP JP16387098A patent/JP2000003285A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009505258A (ja) * | 2005-08-19 | 2009-02-05 | インターナショナル・ビジネス・マシーンズ・コーポレーション | プロセッサと外部装置との間で命令およびデータを伝達するためのシステムおよび方法 |
| JP2016224520A (ja) * | 2015-05-27 | 2016-12-28 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01237864A (ja) | Ｄｍａ転送制御装置 | |
| JP2000003285A (ja) | 割り込み処理方法および割り込み回路 | |
| KR100606163B1 (ko) | 디렉트 메모리 엑세스 장치, 디렉트 메모리 엑세스 장치를통한 데이터를 송수신하는 시스템 및 방법 | |
| JPH11249906A (ja) | 割り込み処理回路 | |
| JP2776785B2 (ja) | シリアルデータ転送装置 | |
| JPH064301A (ja) | 時分割割込制御方式 | |
| JP2004213666A (ja) | Ｄｍａモジュールとその操作方法 | |
| JPH1011411A (ja) | 割込み制御システム | |
| JP2635863B2 (ja) | 中央処理装置 | |
| JPH05128279A (ja) | ワンチツプマイクロコンピユータ | |
| JP2747154B2 (ja) | 入出力処理装置 | |
| JP2845780B2 (ja) | データ転送制御回路 | |
| JPH04369064A (ja) | 割込処理制御方法及びその装置 | |
| JPH11136309A (ja) | データ処理装置 | |
| JP6138482B2 (ja) | 組み込みシステム | |
| JPH03204254A (ja) | データ受信装置 | |
| JP2615504B2 (ja) | マイクロコントローラ | |
| JP2752921B2 (ja) | 並列コンピュータシステム | |
| JPS6086625A (ja) | デ−タ処理装置 | |
| JPH05120205A (ja) | Ｄｍａ転送用アドレス変換装置付きプロセツサシステムおよびｄｍａ転送方法 | |
| JPH0962611A (ja) | データ転送制御装置 | |
| JPH10312354A (ja) | 割り込み処理システム | |
| JPH103457A (ja) | バス間結合システム | |
| JPH06301551A (ja) | 割り込み処理装置 | |
| JPH04102955A (ja) | 割込み制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000118 |