JPH05128279A - ワンチツプマイクロコンピユータ - Google Patents

Abstract

(57)【要約】 【目的】 ＣＰＵの内部レジスタとＲＡＭあるいはＩ／
Ｏバッファ等の周辺回路との間でデータ交換処理が１マ
シンサイクルでできるワンチップマイクロコンピュータ
を提供することにある。 【構成】 データバスを第１のバスと第２のバスの２系
統とし、内部レジスタがデータを出すバスとＲＡＭある
いはＩ／Ｏバッファがデータを送出するバスとをそれぞ
れ異ならしめる。そして同じマシンサイクル内で同時に
内部レジスタとＲＡＭあるいはＩ／Ｏバッファとがそれ
ぞれのデータを異なるバス上に同じタイミングで出すよ
うにし、異なるバス上にデータが存在するのでそれぞれ
のバスにあるデータを内部レジスタとＲＡＭあるいはＩ
／Ｏバッファとが同じタイミングで同時に取込むように
するものである。これにより１マシンサイクル内のある
タイミングで内部レジスタとＲＡＭあるいはＩ／Ｏバッ
ファのバス上へのデータ送出が同時に行え、かつ、別の
あるタイミングで内部レジスタとＲＡＭあるいはＩ／Ｏ
バッファによるバス上からのデータの取込みが同時に行
える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ワンチップマイクロ
コンピュータに関し、詳しくは、その内部レジスタやＲ
ＡＭ、Ｉ／Ｏバッファ等のと間でデータ交換を行う場合
にその処理速度を向上させることができるようなワンチ
ップマイクロコンピュータに関する。

【０００２】

【従来の技術】ワンチップマイクロコンピュータは、カ
メラや家庭用電気器具、その他の電子機器に制御回路と
して多く使用され、４ビットや８ビット制御のものが多
数作られている。この種のワンチップマイクロコンピュ
ータの内部構成は、汎用のマイクロプロセッサと多少異
なる。１チップの内部にＲＡＭ等が固定の容量で内部の
バスに接続された形であらかじめ内蔵されている。外部
に対しての信号の授受は、内部のバスに接続されたＩ／
Ｏバッファで行う。これら回路をセントラルプロセッサ
（あるいはコントローラ、以下これらを含めてＣＰＵと
いう）が制御して、Ｉ／Ｏバッファを介して外部回路と
データの授受を行うようにこの種のワンチップマイクロ
コンピュータは設計されている。また、ワンチップマイ
クロコンピュータでは、制御を効率的に行うために、汎
用のマイクロプロセッサと異なる各種の命令が組み込ま
れている。その中の１つにＣＰＵ内のレジスタとＣＰＵ
に対して外部回路となるＲＡＭやＩ／Ｏバッファとの間
で内部バスを経由してデータの交換をする命令（データ
交換命令）がある。

【０００３】従来のワンチップマイクロコンピュータの
データ交換命令の実行によるデータ交換処理には、次の
ような方法がある。第１の方法は、図３（ａ）に示すよ
うに、１マシンサイクル内で交換対象となる２種類のデ
ータ１１（例えば、内部レジスタに保持されたデー
タ），データ１２（例えば、ＲＡＭあるいはＩ／Ｏバッ
ファに保持されたデータ）を時分割で順次データバス上
に送出して転送を行う方法である。第２の方法は、同図
（ｂ）に示すように、それぞれ別のマシンサイクルでデ
ータ１１，１２を一方から他方へ転送するものである。
これは、２マシンサイクルあるのでＣＰＵ（内部レジス
タ）側からＲＡＭやＩ／Ｏバッファへの転送タイミング
とこれらからＣＰＵ側へのデータ転送タイミングとを別
のマシンサイクルに割り当てることができる。そこで、
データ転送方向をマシンサイクルで切り分けることが可
能である。しかし、この場合には図示するようにデータ
交換には２マシンサイクルの期間が必要になる。なお、
各マシンサイクルの最後の期間１３は、バスに対するプ
リチャージ期間である。

【０００４】

【発明が解決しようとする課題】このようなデータ交換
処理において、第１の方法は、１マシンサイクルでデー
タ交換の処理をすることが可能であるが、１マシンサイ
クル内での限られた数のクロックに応じてデータ交換の
対象となるＲＡＭやＩ／Ｏバッファと内部レジスタとの
間で一方から他方へのデータ転送を順次行うことが必要
になるためにバス上へのデータ送出のタイミングを時分
割で制御しなければならず、転送制御が複雑になる欠点
がある。第２の方法は、２マシンサイクルを必要とする
ために命令実効に時間がかかる欠点がある。しかも、ワ
ンチップマイクロコンピュータでは、データ交換命令が
多く使用されるのでトータル処理速度の低下をまねく。
この発明の目的は、このような従来技術の問題点を解決
するものであって、ＣＰＵの内部レジスタとＲＡＭある
いはＩ／Ｏバッファ等の周辺回路との間でデータ交換処
理が１マシンサイクルでできるワンチップマイクロコン
ピュータを提供することにある。この発明の他の目的
は、制御系の配線や回路を単純化できるワンチップマイ
クロコンピュータを提供することにある。

【０００５】

【課題を解決するための手段】このような目的を達成す
るこの発明のワンチップマイクロコンピュータの特徴
は、データバスを第１のバスと第２のバスの２系統と
し、内部レジスタがデータを出すバスとＲＡＭあるいは
Ｉ／Ｏバッファがデータを送出するバスとをそれぞれ異
ならしめる。そして同じマシンサイクル内で同時に内部
レジスタとＲＡＭあるいはＩ／Ｏバッファとがそれぞれ
のデータを異なるバス上に同じタイミングで出すように
し、異なるバス上にデータが存在するのでそれぞれのバ
スにあるデータを内部レジスタとＲＡＭあるいはＩ／Ｏ
バッファとが同じタイミングで同時に取込むようにする
ものである。その具体的な構成としては、内部にデータ
バスを含むバスに接続され、内部レジスタを有するＣＰ
Ｕと、バスに接続されたＲＡＭと、バスに接続されたＩ
／Ｏバッファとを備えていて、データバスが、内部レジ
スタにデータを送出する第１のバスと内部レジスタから
データを受ける第２のバスとの２系統に分かれていて、
データ交換処理においてＣＰＵが１マシンサイクルの第
１のクロックタイミングに応じて内部レジスタのデータ
を第２のバスに送出するとともにＲＡＭ及びＩ／Ｏバッ
ファのいずれかのデータを第１のバスに送出する制御を
する。そして、１マシンサイクルの後の第２のクロック
タイミングに応じて第１のバスのデータを内部レジスタ
に取込むとともに第２のバスのデータをＲＡＭ及びＩ／
Ｏバッファのいずれかに取込む制御をするものである。

【０００６】

【作用】このようにデータバスを内部レジスタにデータ
を送出する第１のバスと内部レジスタからデータを受け
る第２のバスとの２系統に分け、データ交換処理におい
てＣＰＵが１マシンサイクルの第１のクロックタイミン
グに応じて内部レジスタのデータを第２のバスに送出す
るとともにＲＡＭ及びＩ／Ｏバッファのいずれかのデー
タを第１のバスに送出する制御をし、さらに、１マシン
サイクルの後の第２のクロックタイミングに応じて第１
のバスのデータを内部レジスタに取込むとともに第２の
バスのデータをＲＡＭ及びＩ／Ｏバッファのいずれかに
取込む制御をすることで、１マシンサイクル内のあるタ
イミングで内部レジスタとＲＡＭあるいはＩ／Ｏバッフ
ァのバス上へのデータ送出が同時に行え、かつ、別のあ
るタイミングで内部レジスタとＲＡＭあるいはＩ／Ｏバ
ッファによるバス上からのデータの取込みが同時に行え
る。

【０００７】

【実施例】図１は、この発明を適用したワンチップマイ
クロコンピュータのブロック図であり、図２は、そのデ
ータ交換命令の処理のタイミングチャートである。図１
において、１０は、ワンチップマイクロコンピュータで
あって、チップの内部には、ＣＰＵ１が内部バス６を介
してＲＡＭ７及びＩ／Ｏバッファ８と相互に接続されて
いる。ＣＰＵ１は、マイクロプログラム等が格納されて
いるＲＯＭ２（このＲＯＭ２はＣＰＵ１の外部回路とし
て配置されていてもよい）と、このＲＯＭ２からデータ
を受けて制御動作をする、デコーダや算術演算回路（Ａ
ＬＵ）３等を有するコントローラ４、そしてレジスタ群
５等で構成されている。レジスタ群５は、内部バス６に
接続されていて、このレジスタ群５のあるレジスタを介
してＲＡＭ７及びＩ／Ｏバッファ８との間でデータの授
受が行われる。なお、レジスタ群５には、ＡＬＵ３の結
果をロードするレジスタや他の種々のレジスタが含まれ
ている。

【０００８】ここで、内部バス６は、Ｕバス６１とＬバ
ス６２とからなるデータバスと、アドレスバス６３、そ
してコントロールバス６４とから構成されている。Ｕバ
ス６１は、８ビットの制御を行うものであれば、８本、
４ビットの制御を行うものであれば、４本の線からなっ
ている。このＵバス６１は、ＣＰＵ１からデータを外部
に送出するために専用に設けられた、いわゆるアンロー
ドバスであって、レジスタ群５のうちのあるレジスタか
らのデータがこのバスに送出される専用バスである。Ｒ
ＡＭ７やＩ／Ｏバッファ８からみれば、これはデータを
受入れる専用バスになる。Ｌバス６２も同様に８ビット
の制御を行うものであれば、８本、４ビットの制御を行
うものであれば、４本の線からなってる。Ｌバス６２
は、Ｕバス６１とは逆にＣＰＵ１に対して外部からデー
タを送り込む（ロードする）ために専用に設けられた、
いわゆるロードバスであって、ＲＡＭ７やＩ／Ｏバッフ
ァ８のデータがこのバスに送出される専用バスである。
レジスタ群５からみれば、これはデータを受入れる専用
バスとなる。

【０００９】Ｕバス６１とＬバス６２とで構成されるデ
ータバスは、ここでは通常のデータバスの配線数の２倍
の配線数となっている。この２系統のバスを利用するこ
とにより、ＣＰＵ１は、１マシンサイクルでＲＡＭ７や
Ｉ／Ｏバッファ８との間で１マシンサイクルでデータ交
換を行うことができる。

【００１０】次にその動作について図２に従って説明す
る。なお、図２では、１マシンサイクルが６クロックの
周期からなるものとして説明する。また、ＲＡＭ７とＩ
／Ｏバッファ８のいずれかの対象の選択は、ＣＰＵ１か
らのアドレス信号により行われるが、この選択について
は従来と同様であって、一般技術であるのでその説明を
割愛する。

【００１１】まず、ＣＰＵ１からＲＡＭ７あるいはＩ／
Ｏバッファ８にデータを転送する処理から説明すると、
ＣＰＵ１は、１マシンサイクルの第２クロックの立上が
りでコントロールバス６４上のコントロール信号１０ａ
を立上げ、ＨＩＧＨレベル（以下“Ｈ”）にし、レジス
タ群５の所定のレジスタのデータ９ａをＵバス６１に送
り出す。そして２クロック分そのデータをＵバス６１上
に保持して第４クロックの立上がりタイミングでコント
ロール信号１０ａを立下げ、ＬＯＷレベル（以下
“Ｌ”）にする。この“Ｌ”のタイミングでＲＡＭ７あ
るいはＩ／Ｏバッファ８にＵバス６１上のデータが書込
まれる。すなわち、コントロール信号１０ａは、“Ｌ”
で直接あるいはこれに対応する書込み信号を発生してＲ
ＡＭ７あるいはＩ／Ｏバッファ８の書込み制御を行う。
なお、コントロール信号１０ａを“Ｌ”にするタイミン
グは、このコントロール信号の発生を停止するタイミン
グでもある。

【００１２】したがって、第４クロックと第５クロック
の２クロックのタイミングで確実にＵバス６１上のデー
タ９ａは、ＲＡＭ７あるいはＩ／Ｏバッファ８に転送さ
れる。その後の第６クロック（プリチャージ期間１３）
で内部バス６のプリチャージを行い、内部バス６の各線
に電荷がチャージされる。

【００１３】次に、ＲＡＭ７あるいはＩ／Ｏバッファ８
からＣＰＵ１にデータを転送する処理について説明する
と、これは、前記と同じタイミングで同時に行われる。
しかし、このとき使用されるバスはＵバス６１ではなく
Ｌバス６２である。したがって、タイミングが同じであ
ってもバス上のデータは重なることはない。すなわち、
先の図２で示すように、ＣＰＵ１は、同じ１マシンサイ
クルの第２クロックの立上がりでコントロールバス６４
上のコントロール信号１０ｂを立上げ、“Ｈ”にし、Ｒ
ＡＭ７あるいはＩ／Ｏバッファ８のデータをＬバス６２
に送り出す。そして２クロック分そのデータ９ｂをＬバ
ス６２上に保持して第４クロックの立上がりタイミング
でコントロール信号１０ｂを立下げ、“Ｌ”にする。こ
の“Ｌ”のタイミングでレジスタ群５の選択されたレジ
スタにデータ９ｂが書込まれる。なお、コントロール信
号１０ｂを“Ｌ”にするタイミングは、このコントロー
ル信号の発生を停止するタイミングでもある。先と同様
に第４クロックと第５クロックの２クロックのタイミン
グで確実にＬバス６２上のデータがレジスタ群５の所定
のレジスタに転送される。そして、第６クロックで内部
バス６がプリチャージされる。

【００１４】データ交換命令があるときに、以上のよう
な制御を同じ１マシンサイクル内の同じタイミング、す
なわち、コントロール信号１０ａ，１０ｂの立上がりお
よび立下がりタイミングで行ってもデータの混同は生じ
ない。言い換えれば、コントロール信号１０ａ，１０ｂ
を同時に発生させたとしてもデータが送出されるバスが
Ｕバス６１とＬバス６２と異なっているためデータが混
同するような問題は生じない。また、ＲＡＭ７やＩ／Ｏ
バッファ８、そしてレジスタ群５の選択されたレジスタ
がデータを受け取るときには、コントロール信号１０
ａ，１０ｂの立下がりタイミングとして示す同じタイミ
ングでそれぞれに対して行われてもそれぞれは異なるバ
スからデータを受け取るので、データのバス上での重複
はない。したがって、ＣＰＵ１のレジスタ群５のレジス
タが転送する相手先（ＲＡＭ７やＩ／Ｏバッファ８）と
レジスタ群５のレジスタが受け取る相手元（ＲＡＭ７や
Ｉ／Ｏバッファ８）とがたとえ同じ対象であってもよ
い。これら回路のデータの受取りは、データバスへデー
タを送出した後のタイミングで別のバスから行われるか
らである。

【００１５】以上のように、２系統のデータバスを設け
ることで、同じ１マシンサイクルでＣＰＵ１のレジスタ
群とＲＡＭ７あるいはＩ／Ｏバッファ８との間で双方向
にデータの交換を行うことができる。したがって、ＣＰ
Ｕ１のレジスタ群５とＲＡＭ７あるいはＩ／Ｏバッファ
８のいずれかとの間でのデータ交換は、１マシンサイク
ル内で完了させることができる。、また、ＲＡＭ７ある
いはＩ／Ｏバッファ８同士では、ＣＰＵ１の内部レジス
タを介して行うことになるが、これは、２マシンサイク
ルの短い期間でデータ交換処理が可能になる。

【００１６】ところで、ここでは、データバスを２系統
としているが、たとえ２系統のバスラインを設けたとし
ても、前記のようにデータ交換するときの制御タイミン
グが一定していて同時にできるので、制御系の配線や回
路が単純化ができる。したがって、１系統分のバスライ
ンの増加は、回路の単純化で相殺でき、他の回路のレイ
アウト等にほとんど影響を与えない。

【００１７】なお、実施例では、１マシンサイクルを６
クロックとしているが、データの保持する期間を２クロ
ック分採る必要がなければ、１マシンサイクルが４クロ
ックで構成されていてもよい。また、プリチャージ等の
１クロック分が不要であれば、１マシンサイクルが３ク
ロックでも可能である。通常、ワンチップマイクロコン
ピュータのマシンサイクルは、３クロックから６クロッ
クで１周期となるので、このようなマイクロコンピュー
タにこの発明は適用できる。なお、１マシンサイクルが
さらに多くのクロックで１周期となるものでも同様に適
用できることはもちろんである。実施例のＣＰＵはレジ
スタ群のうちの選択されたあるレジスタを介してバスに
接続されているが、あるレジスタは、ＣＰＵにより選択
されてもよいし、特定のレジスタであってもよい。ま
た、この発明では、このレジスタ群が１つのレジスタで
あってもよいことはもちろんである。実施例では、ＲＡ
Ｍ７あるいはＩ／Ｏバッファ８は、それぞれ１つづつ設
けているが、これらはそれぞれ複数設けられていてもよ
いことはもちろんである。

【００１８】

【発明の効果】以上の説明から理解できるように、この
発明にあっては、１マシンサイクル内のあるタイミング
で内部レジスタとＲＡＭあるいはＩ／Ｏバッファのバス
上へのデータ送出が同時に行え、かつ、別のあるタイミ
ングで内部レジスタとＲＡＭあるいはＩ／Ｏバッファに
よるバス上からのデータの取込みが同時に行えるので、
１マシンサイクルの期間内でデータ交換処理が可能にな
り、ＣＰＵの処理速度を向上させることができる。この
場合、データをバスに乗せるタイミングを１マシンサイ
クル内で同じタイミングにすることによりハードウエア
を単純化することができる。したがって、データバスを
２系統としても制御系の配線や回路の単純化により１系
統増加分が相殺され、他の回路のレイアウト等にもほと
んど影響を与えない。

【図面の簡単な説明】

【図１】 図１は、この発明を適用したワンチップマイ
クロコンピュータのブロック図である。

【図２】 図２は、そのデータ交換命令の処理のタイミ
ングチャートである。

【図３】 図３は、従来のデータ交換命令の処理のタイ
ミングチャートである。

【符号の説明】

１…セントラルプロセッサ（ＣＰＵ）、２…ＲＯＭ、３
…算術演算回路（ＡＬＵ）、４…コントローラ、５…レ
ジスタ群、６…内部バス、７…ＲＡＭ、８…Ｉ／Ｏバッ
ファ、９ａ，９ｂ…バス上のデータ、１０ａ，１０ｂ…
コントロール信号、１０…ワンチップマイクロコンピュ
ータ、６１…Ｕバス、６２…Ｌバス、６３…アドレスバ
ス、６４…コントロールバス。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 次の構成からなるワンチップマイクロコ
   ンピュータ。データバスを含むバスに接続されレジスタ
   を有するプロセッサと、前記データバスに接続されたＲ
   ＡＭと、前記データバスに接続されたＩ／Ｏバッファと
   を備えていて、 前記データバスは、前記レジスタにデータを送出する第
   １のバスと前記レジスタからデータを受ける第２のバス
   とからなり、 前記プロセッサは、データ交換処理において１マシンサ
   イクルの第１のクロックタイミングに応じて前記レジス
   タのデータを第２のバスに送出するとともに前記ＲＡＭ
   及びＩ／Ｏバッファのいずれかのデータを第１のバスに
   送出する制御をする。