JP2000050148A - テレビジョンカメラ装置 - Google Patents
テレビジョンカメラ装置Info
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- video signal
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- fpga
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Abstract
(57)【要約】
【課題】 ディジタル信号処理を行うテレビジョンカメ
ランステムにおいて、ＣＣＤ画素数又はフレーム画像の
アスペクト比の切換に応じて最適な映像信号処理を行う
ための信号処理回路を、交換ユニットを用いることや回
路を並列にして回路規模を増大させることなく実現す
る。 【解決手段】 ＣＣＤクロックレートでＡ／Ｄ変換し
たディジタル映像信号の処理回路として、ＲＯＭロード
タイプのＦＰＧＡを用い、ＣＣＤ画素数若くはフレーム
画像のアスペクト比に応じてＦＰＧＡ内のディジタル信
号処理回路を変更する。
ランステムにおいて、ＣＣＤ画素数又はフレーム画像の
アスペクト比の切換に応じて最適な映像信号処理を行う
ための信号処理回路を、交換ユニットを用いることや回
路を並列にして回路規模を増大させることなく実現す
る。 【解決手段】 ＣＣＤクロックレートでＡ／Ｄ変換し
たディジタル映像信号の処理回路として、ＲＯＭロード
タイプのＦＰＧＡを用い、ＣＣＤ画素数若くはフレーム
画像のアスペクト比に応じてＦＰＧＡ内のディジタル信
号処理回路を変更する。
Description
【０００１】
【発明の属する技術分野】本発明はディジタル信号処理
を行うテレビジョンカメラ装置に関し、特に、フレーム
画像のアスペクト比の変更若くはフレーム画像の画素数
の変更に対応して撮像可能なテレビジョンカメラ装置の
改良に関するものである。
を行うテレビジョンカメラ装置に関し、特に、フレーム
画像のアスペクト比の変更若くはフレーム画像の画素数
の変更に対応して撮像可能なテレビジョンカメラ装置の
改良に関するものである。
【０００２】
【従来の技術】近年、テレビジョンカメラ装置に使用さ
れるＣＣＤ（チャージ・カップルド・デバイス）撮像素
子においては、その技術的進歩に伴い、撮像可能なフレ
ーム画像の画素数が年々向上している。また、放送局等
において、フレーム画像の画素数やアスペクト比がそれ
ぞれ異なるテレビジョンカメラを複数台使用する場合が
増えている。そのため、このように複数種類の画素数や
フレーム画像のアスペクト比に対応して撮像可能なテレ
ビジョンカメラシステムの需要が高まっている。
れるＣＣＤ（チャージ・カップルド・デバイス）撮像素
子においては、その技術的進歩に伴い、撮像可能なフレ
ーム画像の画素数が年々向上している。また、放送局等
において、フレーム画像の画素数やアスペクト比がそれ
ぞれ異なるテレビジョンカメラを複数台使用する場合が
増えている。そのため、このように複数種類の画素数や
フレーム画像のアスペクト比に対応して撮像可能なテレ
ビジョンカメラシステムの需要が高まっている。
【０００３】特に、画面の縦横比（アスペクト比）を従
来の４：３から１６：９にするワイド化のための技術が
盛んに取り入れられており、放送用のテレビジョンカメ
ラ装置としては、４：３と１６：９のアスペクト比の切
り替え機能が特に求められるようになってきている。
来の４：３から１６：９にするワイド化のための技術が
盛んに取り入れられており、放送用のテレビジョンカメ
ラ装置としては、４：３と１６：９のアスペクト比の切
り替え機能が特に求められるようになってきている。
【０００４】ここで、４：３と１６：９のアスペクト比
切り替えを行う方法としては、ＣＣＤの読み出し方法を
変える方法と、メモリを用いてそのメモリへの映像信号
データの書き込みクロック・レート（クロック周波数）
とその読み出しのクロック・レートとを異ならせる方法
等がある。しかしながら、いずれの方法においても実効
的なＣＣＤ駆動周波数（サンプリング・クロック・レー
ト）を変化させる必要がある。
切り替えを行う方法としては、ＣＣＤの読み出し方法を
変える方法と、メモリを用いてそのメモリへの映像信号
データの書き込みクロック・レート（クロック周波数）
とその読み出しのクロック・レートとを異ならせる方法
等がある。しかしながら、いずれの方法においても実効
的なＣＣＤ駆動周波数（サンプリング・クロック・レー
ト）を変化させる必要がある。
【０００５】この従来の技術を用いたテレビジョンカメ
ラ装置において、ＣＣＤ撮像素子を有するカメラヘッド
から出力された映像信号を入力して映像信号処理するＣ
ＣＵ（カメラ・コントロール・ユニット）が、その映像
信号処理をアナログ信号処理によって行う場合は、ＣＣ
Ｄ撮像素子から出力されるフレーム画像の画素数が変え
られたとしても、そのアナログ映像信号処理回路の回路
構成の変更は必要とならなかった。すなわち、ディジタ
ル信号処理の場合では、クロックレートが変更されるこ
とでそれに応じて回路構成を変更する必要が生じるが、
映像信号処理がアナログ信号処理であれば、複数のクロ
ックレートに応じることで共通化が可能なアナログ信号
処理回路構成とすることができるため、回路構成上、比
較的簡単に対応でき問題はなかった。
ラ装置において、ＣＣＤ撮像素子を有するカメラヘッド
から出力された映像信号を入力して映像信号処理するＣ
ＣＵ（カメラ・コントロール・ユニット）が、その映像
信号処理をアナログ信号処理によって行う場合は、ＣＣ
Ｄ撮像素子から出力されるフレーム画像の画素数が変え
られたとしても、そのアナログ映像信号処理回路の回路
構成の変更は必要とならなかった。すなわち、ディジタ
ル信号処理の場合では、クロックレートが変更されるこ
とでそれに応じて回路構成を変更する必要が生じるが、
映像信号処理がアナログ信号処理であれば、複数のクロ
ックレートに応じることで共通化が可能なアナログ信号
処理回路構成とすることができるため、回路構成上、比
較的簡単に対応でき問題はなかった。
【０００６】しかし近年、映像信号処理においてもディ
ジタル信号処理化がすう勢であり、テレビジョンカメラ
装置に用いられる信号処理回路もディジタル化されるよ
うになってきている。
ジタル信号処理化がすう勢であり、テレビジョンカメラ
装置に用いられる信号処理回路もディジタル化されるよ
うになってきている。
【０００７】そのため、テレビジョンカメラ装置に用い
られる信号処理回路もディジタル化された場合、カメラ
ヘッド部においてフレーム画像の画素数やアスペクト比
が変わることがあると、以下の問題が生じる。即ち、放
送用テレビジョンカメラ等で、最高級の画質が求められ
るテレビジョンカメラ装置では、映像品質を低下させる
ような、映像信号におけるビートや折り返し雑音の発生
を防ぐため、ディジタル信号処理を行う際は、必要なＡ
／Ｄ変換（アナログ・トゥ・ディジタル変換）のクロッ
クレートを、ＣＣＤ撮像素子のサンプリング・クロック
・レートに合わせる方法が用いられる。
られる信号処理回路もディジタル化された場合、カメラ
ヘッド部においてフレーム画像の画素数やアスペクト比
が変わることがあると、以下の問題が生じる。即ち、放
送用テレビジョンカメラ等で、最高級の画質が求められ
るテレビジョンカメラ装置では、映像品質を低下させる
ような、映像信号におけるビートや折り返し雑音の発生
を防ぐため、ディジタル信号処理を行う際は、必要なＡ
／Ｄ変換（アナログ・トゥ・ディジタル変換）のクロッ
クレートを、ＣＣＤ撮像素子のサンプリング・クロック
・レートに合わせる方法が用いられる。
【０００８】さらに、ディジタル信号処理を行うこと
で、信号処理レートによっては、例えば、フィルタの周
波数特性が変わってしまうため、ディジタル信号処理を
行うテレビジョンカメラシステムの場合、フレーム画像
の画素数、若くは、フレーム画像のアスペクト比が変え
られると、その変更に合わせた処理回路の変更が必要と
なる。
で、信号処理レートによっては、例えば、フィルタの周
波数特性が変わってしまうため、ディジタル信号処理を
行うテレビジョンカメラシステムの場合、フレーム画像
の画素数、若くは、フレーム画像のアスペクト比が変え
られると、その変更に合わせた処理回路の変更が必要と
なる。
【０００９】したがって従来の方法では、フレーム画像
の画素数又はアスペクト比に合わせて、映像信号処理を
行うユニットの入れ替えが必要となり、その入れ替えが
可能となるような回路構成および装置構造を用いなけれ
ばならない。あるいは、各信号処理レートにそれぞれ応
じた複数のディジタル映像信号処理回路を具備しておく
必要が有り、回路規模や装置規模が膨大になる欠点を有
した。
の画素数又はアスペクト比に合わせて、映像信号処理を
行うユニットの入れ替えが必要となり、その入れ替えが
可能となるような回路構成および装置構造を用いなけれ
ばならない。あるいは、各信号処理レートにそれぞれ応
じた複数のディジタル映像信号処理回路を具備しておく
必要が有り、回路規模や装置規模が膨大になる欠点を有
した。
【００１０】
【発明が解決しようとする課題】以上のように従来のデ
ィジタル信号処理を行うカメラシステムでは、使用する
ＣＣＤに応じたフレーム画像の画素数又はアスペクト比
が変わると、信号処理回路の変更等が必要になる。
ィジタル信号処理を行うカメラシステムでは、使用する
ＣＣＤに応じたフレーム画像の画素数又はアスペクト比
が変わると、信号処理回路の変更等が必要になる。
【００１１】したがって従来の方法では、ＣＣＤに応じ
たフレーム画像の画素数又はアスペクト比に合わせて、
ユニットを入れ替えるか、各信号処理レートにあった複
数のディジタル回路を具備しておく必要性が生じ回路規
模が膨大になる欠点を有した。
たフレーム画像の画素数又はアスペクト比に合わせて、
ユニットを入れ替えるか、各信号処理レートにあった複
数のディジタル回路を具備しておく必要性が生じ回路規
模が膨大になる欠点を有した。
【００１２】本発明は上記の課題を解決し、より小規模
な回路やより簡単な装置構造でフレーム画像の画素数又
はアスペクト比の変更に対応できるデジタル映像信号処
理回路を有するテレビジョンカメラ装置の実現を目的と
する。
な回路やより簡単な装置構造でフレーム画像の画素数又
はアスペクト比の変更に対応できるデジタル映像信号処
理回路を有するテレビジョンカメラ装置の実現を目的と
する。
【００１３】
【課題を解決するための手段】本発明は上述の課題を解
決するために、映像信号処理を行うテレビジョンカメラ
装置において、前記映像信号のサンプリング・クロック
・レートを検出し、映像信号処理回路を構成するフィー
ルドプログラマブル論理デバイス（以下ＦＰＧＡ）の回
路構成情報が前記検出されたサンプリング・クロック・
レートに応じて選択され、該選択された回路構成情報が
前記ＦＰＧＡに読み込まれるようにすることで、前記Ｆ
ＰＧＡは前記検出されたサンプリング・クロック・レー
トに応じた映像信号処理回路構成になるようにしたもの
である。
決するために、映像信号処理を行うテレビジョンカメラ
装置において、前記映像信号のサンプリング・クロック
・レートを検出し、映像信号処理回路を構成するフィー
ルドプログラマブル論理デバイス（以下ＦＰＧＡ）の回
路構成情報が前記検出されたサンプリング・クロック・
レートに応じて選択され、該選択された回路構成情報が
前記ＦＰＧＡに読み込まれるようにすることで、前記Ｆ
ＰＧＡは前記検出されたサンプリング・クロック・レー
トに応じた映像信号処理回路構成になるようにしたもの
である。
【００１４】また本発明は、前記映像信号のサンプリン
グ・クロック・レートを検出する手段と、映像信号処理
を行うための回路を構成するフィールドプログラマブル
論理デバイス（以下ＦＰＧＡ）と、前記ＦＰＧＡのため
の回路構成情報を記憶する手段と、前記検出されたサン
プリング・クロック・レートに応じた回路構成情報を前
記記憶手段から前記ＦＰＧＡへ出力するよう制御する手
段とを有し、前記ＦＰＧＡは前記検出されたクロックレ
ートに応じた映像信号処理回路構成になるようにしたも
のである。
グ・クロック・レートを検出する手段と、映像信号処理
を行うための回路を構成するフィールドプログラマブル
論理デバイス（以下ＦＰＧＡ）と、前記ＦＰＧＡのため
の回路構成情報を記憶する手段と、前記検出されたサン
プリング・クロック・レートに応じた回路構成情報を前
記記憶手段から前記ＦＰＧＡへ出力するよう制御する手
段とを有し、前記ＦＰＧＡは前記検出されたクロックレ
ートに応じた映像信号処理回路構成になるようにしたも
のである。
【００１５】
【発明の実施の形態】本発明に関わるテレビジョンカメ
ラ装置の一実施例のブロック構成を図１に示し、以下こ
の図を用いて詳しく説明する。ＣＣＤ撮像素子（ＣＣ
Ｄ）１からの出力映像信号はアナログ信号処理回路２に
入力され、アナログ信号処理回路２で増幅処理等の必要
な処理が施される。アナログ信号処理回路２で処理され
た映像信号は、Ａ／Ｄ変換回路３に入力され、ＣＣＤ１
の駆動クロックと同じクロック・レートでもってサンプ
リングされ、ディジタル信号に変換される。
ラ装置の一実施例のブロック構成を図１に示し、以下こ
の図を用いて詳しく説明する。ＣＣＤ撮像素子（ＣＣ
Ｄ）１からの出力映像信号はアナログ信号処理回路２に
入力され、アナログ信号処理回路２で増幅処理等の必要
な処理が施される。アナログ信号処理回路２で処理され
た映像信号は、Ａ／Ｄ変換回路３に入力され、ＣＣＤ１
の駆動クロックと同じクロック・レートでもってサンプ
リングされ、ディジタル信号に変換される。
【００１６】Ａ／Ｄ変換回路３でディジタル化された映
像信号は、映像信号処理の内、ＣＣＤ１において撮像さ
れたフレーム画像の画素数又はアスペクト比によっては
処理回路の構成を変更する必要のない信号処理を行うた
めのディジタル信号処理回路４へ入力される。このディ
ジタル信号処理回路４で行われる映像信号処理は、ＣＣ
Ｄ１の撮像されるフレーム画像の画素数又はアスペクト
比が変更されても、その変更に係わらず共通に行われる
映像信号処理である。
像信号は、映像信号処理の内、ＣＣＤ１において撮像さ
れたフレーム画像の画素数又はアスペクト比によっては
処理回路の構成を変更する必要のない信号処理を行うた
めのディジタル信号処理回路４へ入力される。このディ
ジタル信号処理回路４で行われる映像信号処理は、ＣＣ
Ｄ１の撮像されるフレーム画像の画素数又はアスペクト
比が変更されても、その変更に係わらず共通に行われる
映像信号処理である。
【００１７】ディジタル信号処理回路４へ入力された映
像信号は、所定の映像信号処理が施された後、後述のＦ
ＰＧＡで構成されたディジタル信号処理回路６に供給さ
れる。さらにこの信号処理された映像信号はＣＰＵ部５
に入力される。ＣＰＵ部５は、入力された映像信号のサ
ンプリング・クロック・レートを検出し、その検出され
たレートを表すデータを保持する。
像信号は、所定の映像信号処理が施された後、後述のＦ
ＰＧＡで構成されたディジタル信号処理回路６に供給さ
れる。さらにこの信号処理された映像信号はＣＰＵ部５
に入力される。ＣＰＵ部５は、入力された映像信号のサ
ンプリング・クロック・レートを検出し、その検出され
たレートを表すデータを保持する。
【００１８】ディジタル信号処理回路６は、上記ＣＰＵ
部５からの上記検出されたレートに応じ保持されたデー
タに基づく制御により、ＣＣＤ１で撮像されたフレーム
画像の画素数又はアスペクト比に応じたディジタル信号
処理をおこなう。このディジタル信号処理回路６により
処理が施された信号は、Ｄ／Ａ変換（ディジタル・トゥ
・アナログ変換）回路７やディジタルＩ／Ｆ（インタフ
ェース）回路８を介し、テレビジョンカメラ装置の出力
信号としてそれぞれアナログ映像出力信号又はディジタ
ル映像出力信号とされて後段（図示せず）へ出力され
る。
部５からの上記検出されたレートに応じ保持されたデー
タに基づく制御により、ＣＣＤ１で撮像されたフレーム
画像の画素数又はアスペクト比に応じたディジタル信号
処理をおこなう。このディジタル信号処理回路６により
処理が施された信号は、Ｄ／Ａ変換（ディジタル・トゥ
・アナログ変換）回路７やディジタルＩ／Ｆ（インタフ
ェース）回路８を介し、テレビジョンカメラ装置の出力
信号としてそれぞれアナログ映像出力信号又はディジタ
ル映像出力信号とされて後段（図示せず）へ出力され
る。
【００１９】ここで、ＦＰＧＡの種類の一つである、
「ＲＯＭ（リード・オンリ・メモリ）ロードタイプ（あ
るいはＳＲＡＭ（スタティック・ランダム・アクセス・
メモリ）タイプとも称す）」と呼ばれるＦＰＧＡの構造
と、このタイプのＦＰＧＡを用いた、ＣＣＤのフレーム
画像の画素数又はアスペクト比に対応した信号処理回路
変更の方法について、簡単に説明する。
「ＲＯＭ（リード・オンリ・メモリ）ロードタイプ（あ
るいはＳＲＡＭ（スタティック・ランダム・アクセス・
メモリ）タイプとも称す）」と呼ばれるＦＰＧＡの構造
と、このタイプのＦＰＧＡを用いた、ＣＣＤのフレーム
画像の画素数又はアスペクト比に対応した信号処理回路
変更の方法について、簡単に説明する。
【００２０】ＲＯＭロードタイプのＦＰＧＡは、その内
部ブロック構成例を説明するための図４に示すように、
多数の論理回路セルと配線用スイッチングトランジスタ
とを有し、このスイッチングトランジスタのスイッチ状
態が制御されることでその制御に応じて論理回路配線が
再構築されるロジックセルアレイ部３０と、このトラン
ジスタスイッチのスイッチ状態を制御するための制御デ
ータが記憶されるＲＡＭ部３１と、電源投入時や外部か
ら制御データがロードされるための命令信号が入力され
たときに、このＲＡＭ部３１に、例えば、外付けされた
ＲＯＭからのデータを読み込むロード回路部３２より構
成される。
部ブロック構成例を説明するための図４に示すように、
多数の論理回路セルと配線用スイッチングトランジスタ
とを有し、このスイッチングトランジスタのスイッチ状
態が制御されることでその制御に応じて論理回路配線が
再構築されるロジックセルアレイ部３０と、このトラン
ジスタスイッチのスイッチ状態を制御するための制御デ
ータが記憶されるＲＡＭ部３１と、電源投入時や外部か
ら制御データがロードされるための命令信号が入力され
たときに、このＲＡＭ部３１に、例えば、外付けされた
ＲＯＭからのデータを読み込むロード回路部３２より構
成される。
【００２１】このようなＦＰＧＡで構成された信号処理
回路は、外付けＲＯＭから書き込まれるデータが変えら
れることで、自由に論理回路構成が変更できることにな
る。
回路は、外付けＲＯＭから書き込まれるデータが変えら
れることで、自由に論理回路構成が変更できることにな
る。
【００２２】本発明では、このＦＰＧＡの特徴を利用
し、あらかじめ、複数の、すなわちｎ通りの映像信号の
クロックレートにそれぞれ対応した論理回路を構成する
ための制御データが書き込まれたＲＯＭをテレビジョン
カメラ装置に搭載する。そして、ＣＰＵ部からの制御に
より、このＲＯＭに書き込まれた制御データの内一通り
の制御データを、検出された映像信号のクロックレート
に応じて選択する。そして、選択された制御データがＦ
ＰＧＡにロードされることで、ＣＣＤのフレーム画像の
画素数又はアスペクト比に適したディジタル信号処理を
行うための映像信号処理回路を実現するための論理回路
構成が、ＦＰＧＡの内部に構成可能となる。
し、あらかじめ、複数の、すなわちｎ通りの映像信号の
クロックレートにそれぞれ対応した論理回路を構成する
ための制御データが書き込まれたＲＯＭをテレビジョン
カメラ装置に搭載する。そして、ＣＰＵ部からの制御に
より、このＲＯＭに書き込まれた制御データの内一通り
の制御データを、検出された映像信号のクロックレート
に応じて選択する。そして、選択された制御データがＦ
ＰＧＡにロードされることで、ＣＣＤのフレーム画像の
画素数又はアスペクト比に適したディジタル信号処理を
行うための映像信号処理回路を実現するための論理回路
構成が、ＦＰＧＡの内部に構成可能となる。
【００２３】以下、図１において点線で囲われている、
ＣＰＵ部５とディジタル信号処理回路６とからなる回路
ブロックの構成例を示した図３を用いて、その動作を説
明する。ＣＰＵ部５はＣＣＤのフレーム画像の画素数又
はアスペクト比の変更に応じた、映像信号のクロックレ
ートを検出し、その検出情報をＲＯＭ選択回路２４へ出
力する。ＲＯＭ選択回路２４は複数のＲＯＭが接続され
る。それらｎ個のＲＯＭ２１〜ＲＯＭ２３には、映像信
号の各クロックレートにそれぞれ対応する制御データが
記憶されており、それら制御データがそれぞれのＲＯＭ
から出力されてＲＯＭ選択回路２４へ入力される。ＲＯ
Ｍ選択回路２４では、ＣＰＵ部５から入力された検出情
報に基づき、ｎ個のＲＯＭ２１〜ＲＯＭ２３の内、検出
されたクロックレートに対応した制御データが記憶され
ているＲＯＭから出力された制御データを選択してＦＰ
ＧＡ２０へ出力する。そうすることで、ＣＣＤ画素数又
はフレーム画像のアスペクト比に適した制御データの入
ったＲＯＭの出力が選択されるので、テレビジョンカメ
ラ装置の電源投入時や、ＦＰＧＡ２０に対する制御デー
タの再ロードを指示するロード命令が得られたときに
は、その選択された制御データがＦＰＧＡ２０にロード
される。
ＣＰＵ部５とディジタル信号処理回路６とからなる回路
ブロックの構成例を示した図３を用いて、その動作を説
明する。ＣＰＵ部５はＣＣＤのフレーム画像の画素数又
はアスペクト比の変更に応じた、映像信号のクロックレ
ートを検出し、その検出情報をＲＯＭ選択回路２４へ出
力する。ＲＯＭ選択回路２４は複数のＲＯＭが接続され
る。それらｎ個のＲＯＭ２１〜ＲＯＭ２３には、映像信
号の各クロックレートにそれぞれ対応する制御データが
記憶されており、それら制御データがそれぞれのＲＯＭ
から出力されてＲＯＭ選択回路２４へ入力される。ＲＯ
Ｍ選択回路２４では、ＣＰＵ部５から入力された検出情
報に基づき、ｎ個のＲＯＭ２１〜ＲＯＭ２３の内、検出
されたクロックレートに対応した制御データが記憶され
ているＲＯＭから出力された制御データを選択してＦＰ
ＧＡ２０へ出力する。そうすることで、ＣＣＤ画素数又
はフレーム画像のアスペクト比に適した制御データの入
ったＲＯＭの出力が選択されるので、テレビジョンカメ
ラ装置の電源投入時や、ＦＰＧＡ２０に対する制御デー
タの再ロードを指示するロード命令が得られたときに
は、その選択された制御データがＦＰＧＡ２０にロード
される。
【００２４】ここで、例えば、ディジタル映像信号処理
回路６の回路変更を行わずに、映像信号のクロックレー
ト、すなわちクロック周波数が変更された場合につい
て、ディジタル映像信号処理回路６で実現しているディ
ジタルフィルタ特性の変化について説明する。クロック
レート変更前の映像信号に対しては、例えば、図５の
（Ａ）に示すようなフィルタリング特性を示すディジタ
ルフィルタ回路が、ディジタル映像信号処理回路６でも
ちいられていたとする。ここで、クロックレートが変換
されて、例えば、クロックレートが大きくなる場合は、
図５の（Ｂ）に示すように、その特性が変化してしま
う。
回路６の回路変更を行わずに、映像信号のクロックレー
ト、すなわちクロック周波数が変更された場合につい
て、ディジタル映像信号処理回路６で実現しているディ
ジタルフィルタ特性の変化について説明する。クロック
レート変更前の映像信号に対しては、例えば、図５の
（Ａ）に示すようなフィルタリング特性を示すディジタ
ルフィルタ回路が、ディジタル映像信号処理回路６でも
ちいられていたとする。ここで、クロックレートが変換
されて、例えば、クロックレートが大きくなる場合は、
図５の（Ｂ）に示すように、その特性が変化してしま
う。
【００２５】従って本発明では、映像信号のクロックレ
ート変換がおこなわれ、その変換の後においても、クロ
ックレート変換前のディジタルフィルタ特性と同じディ
ジタルフィルタの特性を、ディジタル映像信号処理回路
６で実現するためには、そのディジタルフィルタのフィ
ルタ係数値や、タップ数などを変更することで、同一の
フィルタ特性が得られるようにする。
ート変換がおこなわれ、その変換の後においても、クロ
ックレート変換前のディジタルフィルタ特性と同じディ
ジタルフィルタの特性を、ディジタル映像信号処理回路
６で実現するためには、そのディジタルフィルタのフィ
ルタ係数値や、タップ数などを変更することで、同一の
フィルタ特性が得られるようにする。
【００２６】本発明では、上述のディジタルフィルタの
フィルタ係数値や、タップ数などの変更を行うための論
理回路構成を、ＲＯＭ２１〜ＲＯＭ２３からの制御デー
タを選択することで、ＦＰＧＡ２０の内部論理回路構成
がそれぞれのクロックレートに適した構成となるため、
ユニットの交換や回路規模の大幅な増大を招くことな
く、ＣＣＤのフレーム画像の画素数又はアスペクト比に
適したディジタル信号処理が可能になる。
フィルタ係数値や、タップ数などの変更を行うための論
理回路構成を、ＲＯＭ２１〜ＲＯＭ２３からの制御デー
タを選択することで、ＦＰＧＡ２０の内部論理回路構成
がそれぞれのクロックレートに適した構成となるため、
ユニットの交換や回路規模の大幅な増大を招くことな
く、ＣＣＤのフレーム画像の画素数又はアスペクト比に
適したディジタル信号処理が可能になる。
【００２７】次に、本発明の第２の実施例を説明する。
この実施例は、放送用テレビジョンカメラ装置によくみ
られる、カメラヘッドとカメラコントロールユニット
（以下ＣＣＵ）とに分離される形式のテレビジョンカメ
ラ装置に本発明を用いた実施例である。ここで示すテレ
ビジョンカメラシステムにおいては、複数のカメラヘッ
ドが用いられる場合に、一つのＣＣＵに、異なる画素数
のＣＣＤを有するカメラヘッドが複数接続され、それら
カメラヘッドからＣＣＵへ出力される映像信号同士のク
ロックレートが、異なる場合がある。
この実施例は、放送用テレビジョンカメラ装置によくみ
られる、カメラヘッドとカメラコントロールユニット
（以下ＣＣＵ）とに分離される形式のテレビジョンカメ
ラ装置に本発明を用いた実施例である。ここで示すテレ
ビジョンカメラシステムにおいては、複数のカメラヘッ
ドが用いられる場合に、一つのＣＣＵに、異なる画素数
のＣＣＤを有するカメラヘッドが複数接続され、それら
カメラヘッドからＣＣＵへ出力される映像信号同士のク
ロックレートが、異なる場合がある。
【００２８】この実施例は、ＣＣＵへ、異なるクロック
レートの映像信号がそれぞれ入力され、入力された映像
信号の中から選択された映像信号について映像信号処理
を行う場合に対しても、その選択された映像信号に関す
るＣＣＤのフレーム画像の画素数又はアスペクト比に適
したディジタル信号処理に切り替えてＣＣＵでその信号
処理を行うことを可能にするものである。
レートの映像信号がそれぞれ入力され、入力された映像
信号の中から選択された映像信号について映像信号処理
を行う場合に対しても、その選択された映像信号に関す
るＣＣＤのフレーム画像の画素数又はアスペクト比に適
したディジタル信号処理に切り替えてＣＣＵでその信号
処理を行うことを可能にするものである。
【００２９】以下、この実施例の構成と動作とを、図２
を用いて説明する。１０はカメラヘッドで、このカメラ
ヘッド１０において上述の第一の実施例と同様、ＣＣＤ
１から出力された映像信号はアナログ信号処理回路２で
増幅等の必要な処理を施された後、Ａ／Ｄ変換回路３に
入力され、ＣＣＤ駆動クロックレートと同じクロックレ
ートでサンプリングされることでディジタル信号に変換
される。Ａ／Ｄ変換回路３でディジタル化された映像信
号は、映像信号処理の内、ＣＣＤ１の撮像されるフレー
ム画像の画素数又はアスペクト比によっては処理回路の
構成を変更する必要のない信号処理を行うためのディジ
タル信号処理回路４へ入力される。
を用いて説明する。１０はカメラヘッドで、このカメラ
ヘッド１０において上述の第一の実施例と同様、ＣＣＤ
１から出力された映像信号はアナログ信号処理回路２で
増幅等の必要な処理を施された後、Ａ／Ｄ変換回路３に
入力され、ＣＣＤ駆動クロックレートと同じクロックレ
ートでサンプリングされることでディジタル信号に変換
される。Ａ／Ｄ変換回路３でディジタル化された映像信
号は、映像信号処理の内、ＣＣＤ１の撮像されるフレー
ム画像の画素数又はアスペクト比によっては処理回路の
構成を変更する必要のない信号処理を行うためのディジ
タル信号処理回路４へ入力される。
【００３０】ディジタル信号処理回路４で信号処理され
出力された映像信号は、ＣＣＵ画素数及びアスペクト比
情報等を含むＣＰＵ部１２から出力されるデータ信号と
共に、ディジタル信号伝送ユニット１３に入力され多重
される。ディジタル信号伝送ユニット１３で多重された
信号は、カメラヘッド１０から出力されて、ＣＣＵ１１
へ伝送される。
出力された映像信号は、ＣＣＵ画素数及びアスペクト比
情報等を含むＣＰＵ部１２から出力されるデータ信号と
共に、ディジタル信号伝送ユニット１３に入力され多重
される。ディジタル信号伝送ユニット１３で多重された
信号は、カメラヘッド１０から出力されて、ＣＣＵ１１
へ伝送される。
【００３１】このＣＣＵ１１では、カメラヘッド１０か
らの信号を入力する。さらに、カメラヘッド１０’ある
いはカメラヘッド１０”からも同様な信号を入力する。
それら複数のカメラヘッドから伝送されてきた信号は、
ＣＣＵ１１のディジタル信号受信ユニット１４に入力さ
れる。
らの信号を入力する。さらに、カメラヘッド１０’ある
いはカメラヘッド１０”からも同様な信号を入力する。
それら複数のカメラヘッドから伝送されてきた信号は、
ＣＣＵ１１のディジタル信号受信ユニット１４に入力さ
れる。
【００３２】このディジタル信号受信ユニット１４で
は、複数のカメラヘッドから入力された信号の内、所定
の信号を選択して、その選択された信号からＣＰＵ部１
２からのデータ信号と、映像信号とを分離する。そし
て、分離されたデータ信号をＣＰＵ部１５へ出力し、分
離された映像信号をＲＯＭロードタイプＦＰＧＡを用い
たディジタル信号処理回路６へ出力する。なお、このデ
ィジタル信号処理回路６の構成は、図３に示した第一の
実施例のディジタル信号処理回路６と全く同じである。
そして、このディジタル信号処理回路６は、ＣＰＵ部１
５の制御により、上記選択されたカメラヘッドからの映
像信号のクロックレートに応じた信号処理を行う。
は、複数のカメラヘッドから入力された信号の内、所定
の信号を選択して、その選択された信号からＣＰＵ部１
２からのデータ信号と、映像信号とを分離する。そし
て、分離されたデータ信号をＣＰＵ部１５へ出力し、分
離された映像信号をＲＯＭロードタイプＦＰＧＡを用い
たディジタル信号処理回路６へ出力する。なお、このデ
ィジタル信号処理回路６の構成は、図３に示した第一の
実施例のディジタル信号処理回路６と全く同じである。
そして、このディジタル信号処理回路６は、ＣＰＵ部１
５の制御により、上記選択されたカメラヘッドからの映
像信号のクロックレートに応じた信号処理を行う。
【００３３】このように処理されたディジタル映像信号
１７はＤ／Ａ変換器７でアナログ映像出力信号に変換さ
れる、あるいはディジタルＩ／Ｆ回路８を介して、ディ
ジタル映像出力信号として後段（図示せず）へ出力され
る。
１７はＤ／Ａ変換器７でアナログ映像出力信号に変換さ
れる、あるいはディジタルＩ／Ｆ回路８を介して、ディ
ジタル映像出力信号として後段（図示せず）へ出力され
る。
【００３４】以上のように、従来のシステムで必要とし
たユニットの入替え機能や、複数の回路を並列に設けて
回路構成を膨大なものとすることなく、同一のＣＣＵに
異なる画素数のＣＣＤをもつカメラヘッドを複数接続す
ることが可能となり、カメラシステムの運用性を大幅に
向上させることができる。
たユニットの入替え機能や、複数の回路を並列に設けて
回路構成を膨大なものとすることなく、同一のＣＣＵに
異なる画素数のＣＣＤをもつカメラヘッドを複数接続す
ることが可能となり、カメラシステムの運用性を大幅に
向上させることができる。
【００３５】なお、以上の説明ではＲＯＭに格納された
データに基づき、ＣＣＤの画素数に適したディジタル信
号処理を行う素子にＦＰＧＡを用いたが、ＤＳＰ（ディ
ジタルシグナルプロセッサ）を代わりに用いても、同様
の効果得ることが可能である。
データに基づき、ＣＣＤの画素数に適したディジタル信
号処理を行う素子にＦＰＧＡを用いたが、ＤＳＰ（ディ
ジタルシグナルプロセッサ）を代わりに用いても、同様
の効果得ることが可能である。
【００３６】
【発明の効果】以上説明したように、本発明によれば、
ＣＣＤの画素数又はフレーム画像のアスペクト比に適し
たディジタル信号処理を簡単に行うことが可能となり、
かつ、装置の小型化・低コスト化と共に、システムの運
用性向上を図ることができる。
ＣＣＤの画素数又はフレーム画像のアスペクト比に適し
たディジタル信号処理を簡単に行うことが可能となり、
かつ、装置の小型化・低コスト化と共に、システムの運
用性向上を図ることができる。
【図１】本発明のテレビジョンカメラ装置の一実施例の
ブロック構成を示す図
ブロック構成を示す図
【図２】本発明のテレビジョンカメラ装置の他の一実施
例のブロック構成を示す図
例のブロック構成を示す図
【図３】本発明に係わるディジタル信号処理回路のブロ
ック構成例を示す図
ック構成例を示す図
【図４】ＲＯＭロードタイプのＦＰＧＡの内部ブロック
構成例を示す図
構成例を示す図
【図５】ディジタルフィルタの周波数特性を説明するた
めの図
めの図
１：ＣＣＤ撮像素子、 ２：Ａ／Ｄ変換回路、 ３：ア
ナログ信号処理回路、４：ディジタル信号処理回路、
５，１２，１５：ＣＰＵ部、 ６，１６：ディジタル信
号処理回路、 ７：Ｄ／Ａ変換回路、 ８：ディジタル
インタフェース回路。
ナログ信号処理回路、４：ディジタル信号処理回路、
５，１２，１５：ＣＰＵ部、 ６，１６：ディジタル信
号処理回路、 ７：Ｄ／Ａ変換回路、 ８：ディジタル
インタフェース回路。
Claims (2)
- 【請求項１】 映像信号処理を行うテレビジョンカメラ
装置において、前記映像信号のサンプリング・クロック
・レートを検出し、前記検出されたサンプリング・クロ
ック・レートに応じて映像信号処理回路を構成するフィ
ールドプログラマブル論理デバイス（以下ＦＰＧＡと称
す）の対応する回路構成情報を選択し、該選択された回
路構成情報を前記ＦＰＧＡに与えることで、前記ＦＰＧ
Ａの回路構成を前記検出されたサンプリング・クロック
・レートに応じた映像信号処理回路構成にすることを特
徴とするテレビジョンカメラ装置。 - 【請求項２】 映像信号処理を行うテレビジョンカメラ
装置において、前記映像信号のサンプリング・クロック
・レートを検出する手段と、映像信号処理を行うための
回路を構成するフィールドプログラマブル論理デバイス
（以下ＦＰＧＡと称す）と、前記ＦＰＧＡのための回路
構成情報を記憶する手段と、前記検出されたサンプリン
グ・クロック・レートに応じた回路構成情報を前記記憶
手段から前記ＦＰＧＡへ出力するよう制御する手段とを
有し、前記ＦＰＧＡは前記検出されたサンプリング・ク
ロック・レートに応じた映像信号処理回路を構成するこ
とを特徴とするテレビジョンカメラ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10210906A JP2000050148A (ja) | 1998-07-27 | 1998-07-27 | テレビジョンカメラ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10210906A JP2000050148A (ja) | 1998-07-27 | 1998-07-27 | テレビジョンカメラ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000050148A true JP2000050148A (ja) | 2000-02-18 |
Family
ID=16597037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10210906A Pending JP2000050148A (ja) | 1998-07-27 | 1998-07-27 | テレビジョンカメラ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000050148A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002290787A (ja) * | 2001-03-23 | 2002-10-04 | Olympus Optical Co Ltd | 撮像装置 |
| JP2006304280A (ja) * | 2005-03-24 | 2006-11-02 | National Univ Corp Shizuoka Univ | 情報システム |
| CN111831055A (zh) * | 2020-07-17 | 2020-10-27 | 南京典格通信科技有限公司 | Fpga中基于多采样率的jesd接口共包设计方法 |
| CN118158339A (zh) * | 2024-05-10 | 2024-06-07 | 中国科学技术大学先进技术研究院 | 像素芯片的数据采集方法、系统、设备、介质及产品 |
-
1998
- 1998-07-27 JP JP10210906A patent/JP2000050148A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002290787A (ja) * | 2001-03-23 | 2002-10-04 | Olympus Optical Co Ltd | 撮像装置 |
| JP2006304280A (ja) * | 2005-03-24 | 2006-11-02 | National Univ Corp Shizuoka Univ | 情報システム |
| CN111831055A (zh) * | 2020-07-17 | 2020-10-27 | 南京典格通信科技有限公司 | Fpga中基于多采样率的jesd接口共包设计方法 |
| CN111831055B (zh) * | 2020-07-17 | 2023-01-17 | 南京典格通信科技有限公司 | Fpga中基于多采样率的jesd接口共包设计方法 |
| CN118158339A (zh) * | 2024-05-10 | 2024-06-07 | 中国科学技术大学先进技术研究院 | 像素芯片的数据采集方法、系统、设备、介质及产品 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040624 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040705 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041101 |