JPH08340480A - ディジタル信号処理を用いたテレビジョンカメラシステム - Google Patents
ディジタル信号処理を用いたテレビジョンカメラシステムInfo
- Publication number
- JPH08340480A JPH08340480A JP7147507A JP14750795A JPH08340480A JP H08340480 A JPH08340480 A JP H08340480A JP 7147507 A JP7147507 A JP 7147507A JP 14750795 A JP14750795 A JP 14750795A JP H08340480 A JPH08340480 A JP H08340480A
- Authority
- JP
- Japan
- Prior art keywords
- signal processing
- aspect ratio
- ccd
- digital signal
- television camera
- Prior art date
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Abstract
(57)【要約】
【目的】 ディジタル信号処理を行うテレビジョンカメ
ラ装置における、ＣＣＤ画素数、アスペクト比等の変更
に際し、最適な映像信号処理を、ユニットの入れ替えや
回路規模の増大を招くことなく、実現することを目的と
している。 【構成】 ＣＣＤクロックレートでＡ／Ｄ変換したディ
ジタル映像の処理に、ＲＯＭロードタイプのＦＰＧＡを
用い、かつＣＣＤ画素数若くは画面のアスペクト比によ
りＦＰＧＡ内のディジタル信号処理回路を変更するため
に、各ＣＣＤ画素数用又はアスペクト比に対応した異な
るプログラムを格納したＲＯＭを複数個搭載し、外部シ
ステムまたは操作によってカメラヘッドの画素数又はア
スペクト比を検知する手段を用い、画素数又はアスペク
ト比に連動して複数個の中から択一されたＲＯＭのデー
タをＦＰＧＡへロードする構成を採ることを特徴とする
テレビジョンカメラシステム。
ラ装置における、ＣＣＤ画素数、アスペクト比等の変更
に際し、最適な映像信号処理を、ユニットの入れ替えや
回路規模の増大を招くことなく、実現することを目的と
している。 【構成】 ＣＣＤクロックレートでＡ／Ｄ変換したディ
ジタル映像の処理に、ＲＯＭロードタイプのＦＰＧＡを
用い、かつＣＣＤ画素数若くは画面のアスペクト比によ
りＦＰＧＡ内のディジタル信号処理回路を変更するため
に、各ＣＣＤ画素数用又はアスペクト比に対応した異な
るプログラムを格納したＲＯＭを複数個搭載し、外部シ
ステムまたは操作によってカメラヘッドの画素数又はア
スペクト比を検知する手段を用い、画素数又はアスペク
ト比に連動して複数個の中から択一されたＲＯＭのデー
タをＦＰＧＡへロードする構成を採ることを特徴とする
テレビジョンカメラシステム。
Description
【０００１】
【産業上の利用分野】本発明はディジタル信号処理を行
い、かつ、アスペクト比の変更若くはＣＣＤの画素数の
変更等が可能なテレビジョンカメラの信号処理に関する
ものである。
い、かつ、アスペクト比の変更若くはＣＣＤの画素数の
変更等が可能なテレビジョンカメラの信号処理に関する
ものである。
【０００２】
【従来の技術】テレビジョンカメラに使われるＣＣＤ素
子の技術進歩に伴い、ＣＣＤの画素数が年々向上してい
る。このため、放送局等のカメラユーザでは、画素数の
異なる複数台のカメラを同時に使用するケースが生じ、
これに対応できるテレビジョンカメラシステムの需要が
高まっている。特に、近年画面の縦横比(アスペクト比)
を、従来の４：３から１６：９に変えるワイド化が進ん
でおり、放送用カメラ等では、４：３と１６：９のアス
ペクト比の切替え機能が求められるようになってきてい
る。ところで、４：３と１６：９のアスペクト比変更を
行う方法としては、ＣＣＤの読み出し方法を変える方式
と、メモリを用い、この書込みと読み出しのレート(ク
ロック周波数)を変える方法等があるが、いずれも実効
的なＣＣＤ駆動周波数が変化することになる。
子の技術進歩に伴い、ＣＣＤの画素数が年々向上してい
る。このため、放送局等のカメラユーザでは、画素数の
異なる複数台のカメラを同時に使用するケースが生じ、
これに対応できるテレビジョンカメラシステムの需要が
高まっている。特に、近年画面の縦横比(アスペクト比)
を、従来の４：３から１６：９に変えるワイド化が進ん
でおり、放送用カメラ等では、４：３と１６：９のアス
ペクト比の切替え機能が求められるようになってきてい
る。ところで、４：３と１６：９のアスペクト比変更を
行う方法としては、ＣＣＤの読み出し方法を変える方式
と、メモリを用い、この書込みと読み出しのレート(ク
ロック周波数)を変える方法等があるが、いずれも実効
的なＣＣＤ駆動周波数が変化することになる。
【０００３】従来、ＣＣＤの画素数が変わっても、カメ
ラ制御装置(以下、ＣＣＵと称す)がアナログ信号処理の
場合、回路変更が必要となるケースは少なく、比較的簡
単に対応でき問題はなかった。しかし、近年、ディジタ
ル化が趨勢で、カメラの信号処理もディジタル化される
ようになってきており、カメラヘッド部のＣＣＤ画素数
が変わることは、以下のような問題を招く。即ち、通
常、放送用カメラ等の最高級の画質が求められるカメラ
では、ビートや折り返し歪等の雑音の発生を防ぐため、
ディジタル信号処理を行う際必要となるＡ／Ｄ変換のク
ロックレートを、ＣＣＤクロックに合わせる方法がとら
れる。ディジタル信号処理を行う場合は、信号処理レー
トによって、例えばフィルタの周波数特性も変わってし
まうため、ディジタル信号処理を行うカメラシステムの
場合、ＣＣＤの画素数、若しくはアスペクト比が変わる
と、対応する信号処理回路の変更を必要とする。
ラ制御装置(以下、ＣＣＵと称す)がアナログ信号処理の
場合、回路変更が必要となるケースは少なく、比較的簡
単に対応でき問題はなかった。しかし、近年、ディジタ
ル化が趨勢で、カメラの信号処理もディジタル化される
ようになってきており、カメラヘッド部のＣＣＤ画素数
が変わることは、以下のような問題を招く。即ち、通
常、放送用カメラ等の最高級の画質が求められるカメラ
では、ビートや折り返し歪等の雑音の発生を防ぐため、
ディジタル信号処理を行う際必要となるＡ／Ｄ変換のク
ロックレートを、ＣＣＤクロックに合わせる方法がとら
れる。ディジタル信号処理を行う場合は、信号処理レー
トによって、例えばフィルタの周波数特性も変わってし
まうため、ディジタル信号処理を行うカメラシステムの
場合、ＣＣＤの画素数、若しくはアスペクト比が変わる
と、対応する信号処理回路の変更を必要とする。
【０００４】
【発明が解決しようとする課題】以上のように従来のデ
ィジタル信号処理を行うカメラシステムでは、使用する
ＣＣＤ画素数やアスペクト比が変わると、信号処理回路
の変更が必要になる。したがって、従来の方法では、Ｃ
ＣＤの画素数またはアスペクト比に合わせて対応する信
号処理のユニットを入れ替えるか、各信号処理レートに
合った、複数のディジタル回路を具備しておく必要性が
生じ、回路規模が膨大になる欠点を有する。本発明は上
記の欠点を除去し、回路規模の大幅な増大を招くことな
く、ＣＣＤの画素数またはアスペクト比等の変更に適合
したディジタル信号処理をすることを目的としている。
ィジタル信号処理を行うカメラシステムでは、使用する
ＣＣＤ画素数やアスペクト比が変わると、信号処理回路
の変更が必要になる。したがって、従来の方法では、Ｃ
ＣＤの画素数またはアスペクト比に合わせて対応する信
号処理のユニットを入れ替えるか、各信号処理レートに
合った、複数のディジタル回路を具備しておく必要性が
生じ、回路規模が膨大になる欠点を有する。本発明は上
記の欠点を除去し、回路規模の大幅な増大を招くことな
く、ＣＣＤの画素数またはアスペクト比等の変更に適合
したディジタル信号処理をすることを目的としている。
【０００５】
【課題を解決するための手段】本発明は、上記目的を達
成するため、ディジタル信号の形態で映像信号処理を行
なうテレビジョンカメラシステムにおいて、当該テレビ
ジョンカメラのＣＣＤ画素数、アスペクト比等の変更に
伴って変わる信号処理レートに応じて変更が必要となる
ディジタル信号処理回路に、ＲＯＭロードタイプのフィ
ールドプログラマブル論理デバイス(以下、ＦＰＧＡと
称す)を用い、当該テレビジョンカメラのＣＣＤ画素
数、アスペクト比等を表わす情報に基づき、上記ＦＰＧ
Ａ内の構成を、対応する信号処理回路の構成に変更設定
するものである。
成するため、ディジタル信号の形態で映像信号処理を行
なうテレビジョンカメラシステムにおいて、当該テレビ
ジョンカメラのＣＣＤ画素数、アスペクト比等の変更に
伴って変わる信号処理レートに応じて変更が必要となる
ディジタル信号処理回路に、ＲＯＭロードタイプのフィ
ールドプログラマブル論理デバイス(以下、ＦＰＧＡと
称す)を用い、当該テレビジョンカメラのＣＣＤ画素
数、アスペクト比等を表わす情報に基づき、上記ＦＰＧ
Ａ内の構成を、対応する信号処理回路の構成に変更設定
するものである。
【０００６】
【作用】本発明では、ＣＣＤの画素数、アスペクト比等
に合わせた回路構成情報が書込まれている複数のＲＯＭ
の中から選択したＲＯＭのプログラムを、ディジタル化
された映像信号処理を行うＦＰＧＡにロードすること
で、回路規模の大幅な増大を招くことなく、ＣＣＤの画
素数、アスペクト比等に適合したディジタル信号処理が
可能になる。
に合わせた回路構成情報が書込まれている複数のＲＯＭ
の中から選択したＲＯＭのプログラムを、ディジタル化
された映像信号処理を行うＦＰＧＡにロードすること
で、回路規模の大幅な増大を招くことなく、ＣＣＤの画
素数、アスペクト比等に適合したディジタル信号処理が
可能になる。
【０００７】
【実施例】本発明の第１の実施例を図１に示し、以下、
本発明を詳しく説明する。ＣＣＤ１から得られた出力映
像信号は、アナログ信号処理回路２で増幅等の必要な処
理を施された後、Ａ／Ｄ変換回路３に供給され、ＣＣＤ
駆動用のクロックと同じレートでサンプリングされ、デ
ィジタル信号に変換される。ディジタル化された画像デ
ータは、ＣＣＤの画素数、アスペクト比等に関係なく、
同一の回路で処理できる映像信号処理(例えば、ガンマ
補正、ニー補正等)を行う第１のディジタル信号処理回
路４で、必要な信号処理を施される。その後、フィール
ドプログラマブル論理デバイス(ＦＰＧＡ)等から構成さ
れ、中央制御ユニット(ＣＰＵ)５からの制御により、Ｃ
ＣＤ１の画素数、アスペクト比等に応じたディジタル信
号処理（例えば、アパーチャー補正、フィルタリング処
理等）を行う第２のディジタル信号処理回路６に供給さ
れる。そして、このような処理を施された信号は、アナ
ログまたはディジタル信号のカメラ出力として、Ｄ／Ａ
変換回路７やディジタルインタフェース回路８を通して
出力される。
本発明を詳しく説明する。ＣＣＤ１から得られた出力映
像信号は、アナログ信号処理回路２で増幅等の必要な処
理を施された後、Ａ／Ｄ変換回路３に供給され、ＣＣＤ
駆動用のクロックと同じレートでサンプリングされ、デ
ィジタル信号に変換される。ディジタル化された画像デ
ータは、ＣＣＤの画素数、アスペクト比等に関係なく、
同一の回路で処理できる映像信号処理(例えば、ガンマ
補正、ニー補正等)を行う第１のディジタル信号処理回
路４で、必要な信号処理を施される。その後、フィール
ドプログラマブル論理デバイス(ＦＰＧＡ)等から構成さ
れ、中央制御ユニット(ＣＰＵ)５からの制御により、Ｃ
ＣＤ１の画素数、アスペクト比等に応じたディジタル信
号処理（例えば、アパーチャー補正、フィルタリング処
理等）を行う第２のディジタル信号処理回路６に供給さ
れる。そして、このような処理を施された信号は、アナ
ログまたはディジタル信号のカメラ出力として、Ｄ／Ａ
変換回路７やディジタルインタフェース回路８を通して
出力される。
【０００８】さて、ここで、ＲＯＭロードタイプ（ＳＲ
ＡＭタイプ）と呼ばれるＦＰＧＡの構成と、ＣＣＤの画
素数やアスペクト比等に応じて、このＦＰＧＡを用いた
信号処理回路構成を変更する方法について簡単に説明す
る。ＲＯＭロードタイプのＦＰＧＡは、図４に示すよう
に、配線用のスイッチングトランジスタを制御すること
で、論理を自由に構築できるロジックセルアレイ部３０
と、このトランジスタスイッチの制御データを記憶する
ＲＡＭ部３１、及び電源投入時や外部からのロード命令
を受けたときに、このＲＡＭ部３１に外付けＲＯＭから
のデータを読み込むロード回路部３２より構成される。
つまり、このようなＦＰＧＡで構成された信号処理回路
は、外付けＲＯＭに書き込むデータを変えることで、自
由に論理構成を変えることができる。
ＡＭタイプ）と呼ばれるＦＰＧＡの構成と、ＣＣＤの画
素数やアスペクト比等に応じて、このＦＰＧＡを用いた
信号処理回路構成を変更する方法について簡単に説明す
る。ＲＯＭロードタイプのＦＰＧＡは、図４に示すよう
に、配線用のスイッチングトランジスタを制御すること
で、論理を自由に構築できるロジックセルアレイ部３０
と、このトランジスタスイッチの制御データを記憶する
ＲＡＭ部３１、及び電源投入時や外部からのロード命令
を受けたときに、このＲＡＭ部３１に外付けＲＯＭから
のデータを読み込むロード回路部３２より構成される。
つまり、このようなＦＰＧＡで構成された信号処理回路
は、外付けＲＯＭに書き込むデータを変えることで、自
由に論理構成を変えることができる。
【０００９】本発明では、これらの特徴を利用し、例え
ば、あらかじめ予想し得る、複数通りのＣＣＤ画素サン
プリングやアスペクト比に対応した回路データを書込ん
だ、複数個のＲＯＭをカメラ装置に搭載しておき、ＣＰ
Ｕからの制御により、これらＲＯＭの中から対応するも
のを選択し、当該回路データをＦＰＧＡにロードするこ
とにより、ＦＰＧＡをＣＣＤ画素数、アスペクト比等に
応じたディジタル信号処理回路の構成に変更するもので
ある。
ば、あらかじめ予想し得る、複数通りのＣＣＤ画素サン
プリングやアスペクト比に対応した回路データを書込ん
だ、複数個のＲＯＭをカメラ装置に搭載しておき、ＣＰ
Ｕからの制御により、これらＲＯＭの中から対応するも
のを選択し、当該回路データをＦＰＧＡにロードするこ
とにより、ＦＰＧＡをＣＣＤ画素数、アスペクト比等に
応じたディジタル信号処理回路の構成に変更するもので
ある。
【００１０】以下、図３に、図１に破線で示す、ＣＰＵ
５とＣＣＤ画素数、アスペクト比等に応じて回路構成を
変更するＦＰＧＡを用いた第２のディジタル信号処理回
路６の詳細な構成を示し、この動作を説明する。ＣＰＵ
５は、当該カメラ装置に搭載されたＣＣＤの画素数情
報、アスペクト比変換操作部(図示せず)からのアスペク
ト比変換操作情報等を検知し、この情報をＲＯＭ選択回
路２４に送る。ＲＯＭ選択回路２４は、この指示に基づ
き、複数個のＲＯＭ２１〜２３の中から、ＣＣＤ画素
数、アスペクト比に適合した信号処理回路データの入っ
たそれぞれのＲＯＭを選択し、電源投入時、ロード命令
を受け取ったときに、これらのデータがＦＰＧＡ２０に
ロードされるよう制御する。これにより、ＦＰＧＡ２０
は、ＣＣＤ画素数、アスペクト比に適合した信号処理回
路構成となる。
５とＣＣＤ画素数、アスペクト比等に応じて回路構成を
変更するＦＰＧＡを用いた第２のディジタル信号処理回
路６の詳細な構成を示し、この動作を説明する。ＣＰＵ
５は、当該カメラ装置に搭載されたＣＣＤの画素数情
報、アスペクト比変換操作部(図示せず)からのアスペク
ト比変換操作情報等を検知し、この情報をＲＯＭ選択回
路２４に送る。ＲＯＭ選択回路２４は、この指示に基づ
き、複数個のＲＯＭ２１〜２３の中から、ＣＣＤ画素
数、アスペクト比に適合した信号処理回路データの入っ
たそれぞれのＲＯＭを選択し、電源投入時、ロード命令
を受け取ったときに、これらのデータがＦＰＧＡ２０に
ロードされるよう制御する。これにより、ＦＰＧＡ２０
は、ＣＣＤ画素数、アスペクト比に適合した信号処理回
路構成となる。
【００１１】ここで、例えば、ＣＣＤの画素数変更に伴
い、クロック周波数が変わると、図５の(Ａ)，(Ｂ)に示
すように、ＦＰＧＡに構成されたディジタルフィルタの
特性が変化してしまうが、ＣＣＤの画素数に応じ、図６
の(Ａ)，(Ｂ)に示すように、ＦＰＧＡ内の回路構成を、
フィルタの係数やタップ数の異なる回路構成に組み替え
ることで、ほぼ同一のフィルタ特性に保つことができ
る。こうすることで、本発明では、ユニットの交換や回
路規模の大幅な増大を招くことなく、ＣＣＤの画素数、
アスペクト比等に適合したディジタル信号処理が可能に
なる。
い、クロック周波数が変わると、図５の(Ａ)，(Ｂ)に示
すように、ＦＰＧＡに構成されたディジタルフィルタの
特性が変化してしまうが、ＣＣＤの画素数に応じ、図６
の(Ａ)，(Ｂ)に示すように、ＦＰＧＡ内の回路構成を、
フィルタの係数やタップ数の異なる回路構成に組み替え
ることで、ほぼ同一のフィルタ特性に保つことができ
る。こうすることで、本発明では、ユニットの交換や回
路規模の大幅な増大を招くことなく、ＣＣＤの画素数、
アスペクト比等に適合したディジタル信号処理が可能に
なる。
【００１２】図２に、本発明の第２の実施例を示す。こ
の例は、放送用カメラ等によく見られる、カメラヘッド
とカメラコントロールユニット(以下、ＣＣＵと称す)分
離型カメラに本発明を用いた例である。このようなカメ
ラシステムでは、同じＣＣＵに、異なる画素数のＣＣＤ
を持つカメラヘッドが接続されたり、カメラヘッド側で
アスペクト比の変更を行う場合がある。本実施例は、こ
のようなケースに対しても、ＣＣＤの画素数、アスペク
ト比等に適合したディジタル信号処理をＣＣＵで行うこ
とを可能にするものである。
の例は、放送用カメラ等によく見られる、カメラヘッド
とカメラコントロールユニット(以下、ＣＣＵと称す)分
離型カメラに本発明を用いた例である。このようなカメ
ラシステムでは、同じＣＣＵに、異なる画素数のＣＣＤ
を持つカメラヘッドが接続されたり、カメラヘッド側で
アスペクト比の変更を行う場合がある。本実施例は、こ
のようなケースに対しても、ＣＣＤの画素数、アスペク
ト比等に適合したディジタル信号処理をＣＣＵで行うこ
とを可能にするものである。
【００１３】以下、本実施例の構成と動作を、図２を用
いて説明する。第１の実施例と同様、カメラヘッド１０
において、ＣＣＤ１の映像信号出力は、アナログ信号処
理回路２で増幅等の必要な処理を施された後、Ａ／Ｄ変
換回路３に入力され、ＣＣＤ駆動クロックと同じレート
でサンプリングされ、ディジタル信号に変換される。デ
ィジタル化された画像データは、ＣＣＤの画素数、アス
ペクト比等に関係なく、同一の回路で処理できる映像信
号処理(例えば、ガンマ補正、ニー補正等)を行う第１の
ディジタル信号処理回路４で、必要な信号処理を施され
る。この信号処理された画像信号データは、ディジタル
信号伝送ユニット１３で、ＣＣＤ画素数情報、アスペク
ト比変換操作情報を含むカメラヘッド１０のＣＰＵ１２
の出力データと多重され、ＣＣＵ１１に送られる。
いて説明する。第１の実施例と同様、カメラヘッド１０
において、ＣＣＤ１の映像信号出力は、アナログ信号処
理回路２で増幅等の必要な処理を施された後、Ａ／Ｄ変
換回路３に入力され、ＣＣＤ駆動クロックと同じレート
でサンプリングされ、ディジタル信号に変換される。デ
ィジタル化された画像データは、ＣＣＤの画素数、アス
ペクト比等に関係なく、同一の回路で処理できる映像信
号処理(例えば、ガンマ補正、ニー補正等)を行う第１の
ディジタル信号処理回路４で、必要な信号処理を施され
る。この信号処理された画像信号データは、ディジタル
信号伝送ユニット１３で、ＣＣＤ画素数情報、アスペク
ト比変換操作情報を含むカメラヘッド１０のＣＰＵ１２
の出力データと多重され、ＣＣＵ１１に送られる。
【００１４】ＣＣＵ１１内のディジタル信号受信ユニッ
ト１４は、このＣＰＵデータと画像データを分離し、前
者をＣＣＵ１１のＣＰＵ１５に、後者をＲＯＭロードタ
イプＦＰＧＡで構成されたＣＣＵ１１のディジタル信号
処理回路１６に送出する。なお、このディジタル信号処
理回路１６の構成は、図３に示した第１の実施例のディ
ジタル信号処理回路６と全く同じであり、ＣＣＵ１１の
ＣＰＵ１５の制御により、ＣＣＤの画素数、アスペクト
比等に適合した信号処理を施される。そして、このよう
な処理を施されたディジタル映像信号１７は、アナログ
又はディジタル信号のカメラ出力として、Ｄ／Ａ変換回
路７やディジタルインタフェース回路８を通して出力さ
れる。
ト１４は、このＣＰＵデータと画像データを分離し、前
者をＣＣＵ１１のＣＰＵ１５に、後者をＲＯＭロードタ
イプＦＰＧＡで構成されたＣＣＵ１１のディジタル信号
処理回路１６に送出する。なお、このディジタル信号処
理回路１６の構成は、図３に示した第１の実施例のディ
ジタル信号処理回路６と全く同じであり、ＣＣＵ１１の
ＣＰＵ１５の制御により、ＣＣＤの画素数、アスペクト
比等に適合した信号処理を施される。そして、このよう
な処理を施されたディジタル映像信号１７は、アナログ
又はディジタル信号のカメラ出力として、Ｄ／Ａ変換回
路７やディジタルインタフェース回路８を通して出力さ
れる。
【００１５】以上のように、本発明では、従来のシステ
ムでは必要としたユニットの入替え等を行うこと無く、
同一のＣＣＵに異なる画素数のＣＣＤを持つカメラヘッ
ドを接続することが可能となり、カメラシステムの運用
性を大幅に向上させることができる。なお、以上の説明
では、ＲＯＭに格納されたデータに基づき、ＣＣＤの画
素数等に適合したディジタル信号処理を行う素子にＦＰ
ＧＡを用いたが、この替わりにＤＳＰ（ディジタルシグ
ナルプロセッサ）を用いて同様の効果得ることも可能で
ある。
ムでは必要としたユニットの入替え等を行うこと無く、
同一のＣＣＵに異なる画素数のＣＣＤを持つカメラヘッ
ドを接続することが可能となり、カメラシステムの運用
性を大幅に向上させることができる。なお、以上の説明
では、ＲＯＭに格納されたデータに基づき、ＣＣＤの画
素数等に適合したディジタル信号処理を行う素子にＦＰ
ＧＡを用いたが、この替わりにＤＳＰ（ディジタルシグ
ナルプロセッサ）を用いて同様の効果得ることも可能で
ある。
【００１６】
【発明の効果】以上述べた如く、本発明を用いると、Ｃ
ＣＤの画素数、アスペクト比等に適合したディジタル信
号処理を簡単に行うことが可能となり、装置の小型化・
低コスト化と、システムの運用性向上が図れ、その効果
は大きい。
ＣＤの画素数、アスペクト比等に適合したディジタル信
号処理を簡単に行うことが可能となり、装置の小型化・
低コスト化と、システムの運用性向上が図れ、その効果
は大きい。
【図１】本発明の第１の実施例の構成を示すブロック図
【図２】本発明の第２の実施例の構成を示すブロック図
【図３】本発明のＦＰＧＡで構成したディジタル信号処
理回路の構成を表すブロック図
理回路の構成を表すブロック図
【図４】ＲＯＭロードタイプのＦＰＧＡの構成を示す模
式図
式図
【図５】クロック周波数により変化するディジタルフィ
ルタの周波数特性を表す図
ルタの周波数特性を表す図
【図６】ＲＯＭデータにより変更されるＦＰＧＡ内のフ
ィルタ回路の構成を表す図
ィルタ回路の構成を表す図
１：ＣＣＤ ５，１２，１５：ＣＰＵ ６，１６：ＦＰＧＡで構成されるディジタル信号処理回
路
路
Claims (2)
- 【請求項１】 ディジタル信号の形態で映像信号処理を
行なうテレビジョンカメラシステムにおいて、当該テレ
ビジョンカメラのＣＣＤ画素数、アスペクト比等の変更
に伴って変わる信号処理レートに応じて変更が必要とな
るディジタル信号処理回路に、ＲＯＭロードタイプのフ
ィールドプログラマブル論理デバイス(以下、ＦＰＧＡ
と称す)を用い、当該テレビジョンカメラのＣＣＤ画素
数、アスペクト比等を表わす情報に基づき、上記ＦＰＧ
Ａ内の構成を、対応する信号処理回路の構成に変更設定
することを特徴とするテレビジョンカメラシステム。 - 【請求項２】 映像信号をＣＣＤクロックレートでＡ／
Ｄ変換し、ディジタル信号の形態で映像信号処理を行う
テレビジョンカメラシステムにおいて、当該ディジタル
信号処理にＲＯＭロードタイプのＦＰＧＡを用い、当該
テレビジョンカメラのＣＣＤ画素数若しくはアスペクト
比に応じ、上記ＦＰＧＡ内のディジタル信号処理回路を
変更するための、種々のＣＣＤ画素数若しくはアスペク
ト比に対応した異なるプログラム(回路構成情報)を格納
した複数個のＲＯＭと、当該ＣＣＤ画素数情報若しくは
アスペクト比変換操作を表わす情報を検知する手段と、
検知したＣＣＤ画素数情報若しくはアスペクト比変換操
作情報に連動して対応する上記ＲＯＭに格納されたデー
タを上記ＦＰＧＡへロードする手段を設け、上記ＦＰＧ
Ａ内の構成を、対応する信号処理回路の構成に変更設定
することを特徴とするテレビジョンカメラシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7147507A JPH08340480A (ja) | 1995-06-14 | 1995-06-14 | ディジタル信号処理を用いたテレビジョンカメラシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7147507A JPH08340480A (ja) | 1995-06-14 | 1995-06-14 | ディジタル信号処理を用いたテレビジョンカメラシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08340480A true JPH08340480A (ja) | 1996-12-24 |
Family
ID=15431932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7147507A Pending JPH08340480A (ja) | 1995-06-14 | 1995-06-14 | ディジタル信号処理を用いたテレビジョンカメラシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08340480A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2778049A1 (fr) * | 1998-02-28 | 1999-10-29 | Hyundai Electronics Ind | Capteur d'image de type cmos avec un circuit de test pour verifier son fonctionnement |
| JP2006304280A (ja) * | 2005-03-24 | 2006-11-02 | National Univ Corp Shizuoka Univ | 情報システム |
-
1995
- 1995-06-14 JP JP7147507A patent/JPH08340480A/ja active Pending
Cited By (3)
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