JP2000077208A - 抵抗素子及び抵抗素子の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 抵抗値のばらつきが少ない抵抗素子及びその
製造方法を得る。 【解決手段】 抵抗素体としてのサーミスタ素体２の上
面２ａ上において、第１，第２の表面電極３，４が対向
するように形成されており、表面電極３，４が、それぞ
れ、第１，第２の金属薄膜３ａ，３ｂ，４ａ，４ｂを積
層した構造を有し、第１，第２の表面電極３，４が対向
している領域において絶縁層５が形成されており、絶縁
層５の端部が第１，第２の金属薄膜３ａ，３ｂ間もしく
は４ａ，４ｂ間に至るように表面電極３，４の対向端縁
内側に延ばされている、抵抗素子としてのサーミスタ素
子１。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばチップ型サ
ーミスタ素子のような抵抗素子及びその製造方法に関
し、より詳細には、抵抗素体の一方主面において対向さ
れた第１，第２の表面電極を有する抵抗素子及びその製
造方法の改良に関する。

【０００２】

【従来の技術】従来、温度補償回路や温度検出器にチッ
プ型サーミスタ素子が広く用いられている。

【０００３】図１０は、従来のチップ型サーミスタ素子
の一例を示す断面図である。チップ型サーミスタ素子５
１は、半導体セラミックスよりなるサーミスタ素体５２
を用いて構成されている。サーミスタ素体５２の一方端
面５２ａを覆うように第１の外部電極５３ａが形成され
ている。サーミスタ素体５２の他方端面５２ｂを覆うよ
うに第２の外部電極５３ｂが形成されている。

【０００４】外部電極５３ａ，５３ｂは、サーミスタ素
体５２の端部を導電ペーストに浸漬し、しかる後、焼き
付けることにより形成されている。サーミスタ素体５２
の端部を導電ペーストに浸漬する距離にばらつきが生じ
ると、外部電極５３ａ，５３ｂのサーミスタ素体５２の
上面、下面及び両側面に至る部分の長さにばらつきが生
じがちであった。加えて、サーミスタ素体５２の比抵抗
自体もばらつきがちであった。従って、サーミスタ素子
５１では、抵抗値のばらつきが大きいという問題があっ
た。

【０００５】上記のような問題を解決するようなものと
して、特開平３−２５０６０３号公報には、図１１に示
すサーミスタ素子５４が開示されている。サーミスタ素
子５４では、サーミスタ素体５５の上面、下面及び両側
面を覆うようにガラス被覆層５６が形成されている。サ
ーミスタ素体５５の一方端面５５ａを覆うように第１の
外部電極５７ａが形成されており、他方端面５５ｂを覆
うように外部電極５７ｂが形成されている。

【０００６】サーミスタ素子５４では、ガラス被覆層５
６が形成されているため、抵抗値は、外部電極５７ａ，
５７ｂの端面５５ａ，５５ｂ上に存在する部分間で決定
される。従って、外部電極５７ａ，５７ｂの、サーミス
タ素体５５の上面、下面及び側面に至っている部分の長
さのばらつきにより抵抗値が影響されない。

【０００７】しかしながら、外部電極５７ａ，５７ｂを
導電ペーストの塗布・焼付けにより形成した場合、ガラ
ス被覆層５６を構成している材料と、外部電極５７ａ，
５７ｂを構成している材料とが互いに拡散しがちであっ
た。そのため、相互拡散により、ガラス被覆層５６の一
部が欠落し、外部電極５７ｂがサーミスタ素体５５の下
面等において直接サーミスタ素体５５に接触することが
あった。

【０００８】上記相互拡散を制御することは困難であ
り、従って、やはり、抵抗値が設計値からずれがちであ
るという問題があった。加えて、サーミスタ素体５５自
体の抵抗値ばらつきは依然として存在し、従って所望の
抵抗値のサーミスタ素子５４を高精度に得ることは非常
に困難であった。

【０００９】さらに、様々な抵抗値のサーミスタ素子５
４を製造しようとした場合、目的とする抵抗値ごとに、
異なる比抵抗を有するサーミスタ素体５５を用意しなけ
ればならなかった。従って、様々な抵抗値のサーミスタ
素子５４を供給することも困難であった。

【００１０】そこで、特開平４−１３０７０２号公報に
は、図１２に示すチップ型サーミスタ素子５８が提案さ
れている。チップ型サーミスタ素子５８では、サーミス
タ素体５９内に、第１，第２の内部電極６０，６１が配
置されている。内部電極６０，６１は同じ高さ位置に形
成されており、かつ先端６０ａと先端６１ａとが互いに
所定距離を隔てて対向されている。内部電極６０，６１
は、それぞれ、端面５９ａ，５９ｂに引き出されてお
り、かつ外部電極６２ａ，６２ｂにそれぞれ電気的に接
続されている。

【００１１】チップ型サーミスタ素子５８は、周知の積
層セラミックス一体焼成技術を用いて得られる。この場
合、第１，第２の内部電極６０，６１は、同一セラミッ
クグリーンシート上に導電ペーストを印刷することによ
り形成される。従って、第１，第２の内部電極６０の先
端６０ａと、第２の内部電極６１の先端６１ａとの間隔
は、スクリーン印刷により容易に制御することができ
る。よって、同じサーミスタ素体５９を用いて、上記間
隔を制御することにより、様々な抵抗値のサーミスタ素
子５８を容易に実現することができる。しかしながら、
実際には、導電ペーストの滲みにより内部電極６０，６
１の端縁が歪むことがあった。

【００１２】また、導電ペーストが印刷されたセラミッ
クグリーンシートと、導電ペーストが印刷されていない
複数枚のセラミックグリーンシートとを積層し、一体焼
成しているため、焼成に際しての収縮ばらつきによって
も、内部電極６０，６１の形状にばらつきが生じがちで
あった。従って、やはり、抵抗値が設計値からずれがち
であり、設計値どおりの抵抗値を有するチップ型サーミ
スタ素子５８を高精度に得ることは困難であった。

【００１３】特開平６−６１１０１号公報には、上記の
ような抵抗値ばらつきを低減し得るチップ型サーミスタ
素子が提案されている。図１３（ａ）及び（ｂ）に示す
ように、このチップ型サーミスタ素子６３では、サーミ
スタ素体６４の上面において、矩形の第１，第２の表面
電極６５，６６が形成されている。第１，第２の表面電
極６５，６６の先端は、サーミスタ素体６４の上面中央
において所定距離を隔てて対向されている。また、表面
電極６５，６６は、それぞれ、サーミスタ素体６４の端
面６４ａ，６４ｂと上面とのなす端縁まで引き出されて
いる。

【００１４】外部電極６７ａ、６７ｂは、それぞれ、サ
ーミスタ素体６４の端面６４ａ，６４ｂを覆うように、
かつ一対の側面及び上面並びに下面に至るように形成さ
れている。外部電極６７ａは、第１の表面電極６５に、
外部電極６７ａは第２の表面電極６６に電気的に接続さ
れている。

【００１５】さらに、第１，第２の表面電極６５，６６
の対向領域及び先端近傍部分を被覆するように、絶縁層
６８が形成されている。上記表面電極６５，６６は、メ
ッキ、蒸着もしくはスパッタリングなどの薄膜形成法に
よりサーミスタ素体６４の上面に形成することができ
る。従って、薄膜形成法を用いるため、表面電極６５，
６６は正確な形状に形成することができ、サーミスタ素
子６３の抵抗値ばらつきを低減することが可能とされて
いる。

【００１６】

【発明が解決しようとする課題】上述したように、従来
のチップ型サーミスタ素子５１，５４，５８では、抵抗
値のばらつきを低減することが困難であり、設計値どお
りの抵抗値を有するサーミスタ素子を高精度に得ること
はできなかった。

【００１７】他方、チップ型サーミスタ素子は、通常、
温度検出や温度補償に用いられるものであるため、その
抵抗値については、ばらつきの小さい高い精度なものに
することが強く望まれている。

【００１８】そこで、従来、製造された多数のチップ型
サーミスタ素子の抵抗値ばらつきが大きいことに鑑み、
大量に製造されたチップ型サーミスタ素子の抵抗値を測
定し、抵抗値が設計値に近接した値のものを選別すると
いう煩雑な作業が強いられていた。従って、他の電子部
品に比べ、選別作業が必要な分だけ、コストが高くつく
という問題があった。

【００１９】他方、図１３に示したチップ型サーミスタ
素子６３では、上記表面電極６５，６６を、フォトリソ
グラフィ法を用いて形成した場合には、エッチングに際
してのオーバーエッチングにより表面電極６５，６６の
端縁の形状がばらつき、やはり抵抗値のばらつきが大き
くなることがあった。表面電極６５，６６の膜厚を薄く
すれば、上記オーバーエッチングは避けることができる
ものの、電極自身の抵抗値が上昇し、やはり抵抗値のば
らつきの原因となる。

【００２０】本発明の目的は、抵抗値のばらつきが少な
く、従って、製造後に抵抗値を選別する煩雑な作業を簡
略化することができ、かつ抵抗値の調整を容易にかつ高
精度に行い得るチップ型抵抗素子、並びに該チップ型抵
抗素子の製造方法を提供することにある。

【００２１】

【課題を解決するための手段】請求項１に記載の発明に
係る抵抗素子は、抵抗素体と、前記抵抗素体の一面にお
いて互いに対向するように形成された第１，第２の表面
電極と、前記抵抗素体の両端に形成されておりかつ第
１，第２の表面電極にそれぞれ電気的に接続された第
１，第２の外部電極とを備え、第１，第２の表面電極
が、それぞれ、第１，第２の金属薄膜を積層した構造を
有し、かつ、第１，第２の表面電極の対向し合っている
領域に絶縁層が形成されており、該絶縁層が第１，第２
の表面電極の対向し合っている端縁から電極内側に、か
つ第１，第２の金属薄膜間に至るように形成されている
ことを特徴とする。

【００２２】請求項２に記載の発明では、前記第１，第
２の表面電極の対向し合っている端縁において、それぞ
れ、第２の金属薄膜の外周縁が、第１の金属薄膜の外周
縁よりも電極内側に位置されている。

【００２３】請求項３に記載の発明では、前記第１，第
２の表面電極の対向し合っている端縁において、それぞ
れ、第２の金属薄膜の外周縁が、第１の金属薄膜の外周
縁よりも電極外側に位置されている。

【００２４】請求項４に記載の発明では、第１，第２の
表面電極及び絶縁層を被覆するように絶縁被覆層がさら
に形成されている。請求項５に記載の発明では、前記第
１，第２の外部電極が、前記抵抗素体の両端から第１第
２の表面電極が形成されている抵抗素体面に至るように
延ばされており、該抵抗素体面上においては、前記絶縁
被覆層上に積層されている。

【００２５】請求項６に記載の発明では、上記第１，第
２の金属薄膜が、フォトリソグラフィ法により形成され
た金属薄膜により構成されている。請求項７に記載の発
明では、上記抵抗素体として、正または負の抵抗温度特
性を有する半導体セラミックスよりなるサーミスタ素体
が用いられ、それによってサーミスタ素子が構成されて
いる。

【００２６】請求項８に記載の発明に係る抵抗素子の製
造方法は、抵抗素体の一面において、フォトリソグラフ
ィ法により、第１，第２の表面電極の各第１の金属薄膜
を形成する工程と、前記第１の金属薄膜が対向し合って
いる領域に、フォトリソグラフィ法により、端部が第１
の金属薄膜上に至るように絶縁層を形成する工程と、前
記絶縁層を形成した後に、フォトリソグラフィ法によ
り、第１，第２の表面電極を構成する第２の金属薄膜を
形成する工程とを備えることを特徴とする。

【００２７】

【発明の実施の形態】図１（ａ）〜（ｃ）を参照して、
本発明の一実施例のチップ型サーミスタ素子を説明す
る。

【００２８】チップ型サーミスタ素子１は、サーミスタ
素体２を用いて構成されている。サーミスタ素体２は、
正または負の抵抗温度特性を有する半導体セラミックス
により構成されている。もっとも、サーミスタ素体２
は、有機サーミスタ材料など、他の材料により構成され
てもよい。

【００２９】サーミスタ素体２は、直方体状の形状を有
する。サーミスタ素体２の上面２ａ上には、第１，第２
の表面電極３，４が対向するように形成されている。第
１の表面電極３は、サーミスタ素体２の上面２ａ上にお
いて、端面２ｃと上面２ａとのなす端縁から中央に向か
って延びるように形成されている。また、上記端縁近傍
では、第１の表面電極３は、サーミスタ素体２の全幅に
至るように形成されているが、先端側においては、幅が
狭くされている。

【００３０】第２の表面電極４は、第１の表面電極３と
同様の平面形状を有するように構成されている。第１，
第２の表面電極３，４は、それぞれ、第１，第２の金属
薄膜３ａ，３ｂ，４ａ，４ｂを積層した構造を有する。
第１の金属薄膜３ａ，４ａ及び第２の金属薄膜３ｂ，４
ｂは、それぞれ、フォトリソグラフィ法により形成され
ており、従って、導電ペーストのスクリーン印刷・焼き
付け法などに比べて高精度に形成することができる。

【００３１】また、表面電極３，４は、それぞれ、第
１，第２の金属薄膜３ａ，３ｂ，４ａ，４ｂを積層した
構造を有するため、第１，第２の金属薄膜３ａ〜４ｂ自
体の厚みを相対的に薄くすることができる。従って、第
１の金属薄膜３ａ，４ａは、オーバーエッチングを生じ
させることなく、エッチングにより高精度に形成するこ
とができる。

【００３２】他方、第１，第２の表面電極３，４が対向
している領域には、絶縁層５が形成されている。絶縁層
５は、第１，第２の表面電極３，４が対向し合っている
表面電極端縁から電極内側に、かつ第１，第２の金属薄
膜３ａ，３ｂ間または第１，第２の金属薄膜４ａ，４ｂ
間に至るように形成されている。

【００３３】すなわち、図１（ｃ）から明らかなよう
に、絶縁層５は、第１の表面電極３の第１の金属薄膜３
ａと第２の金属薄膜３ｂとの間において、第１の表面電
極３の内側に至るように延ばされている。同様に、絶縁
層５は、第２の表面電極４の端縁よりも電極の内側に至
るように、かつ第１，第２の金属薄膜４ａ，４ｂ間に介
在されるように延ばされている。

【００３４】上記絶縁層５は、特に限定されるわけでは
ないが、例えば、ポリイミドなどの合成樹脂により構成
することができる。絶縁層５は、図１（ａ）から明らか
なように、サーミスタ素体２の上面２ａにおいて、第
１，第２の表面電極３，４が対向し合っている全領域に
至るように形成されている。

【００３５】さらに、サーミスタ素体２の上面２ａ上に
おいては、第１，第２の表面電極３，４及び絶縁層５を
被覆するように、絶縁被覆層６ａが形成されている。同
様に、サーミスタ素体２の下面２ｂの全面に絶縁被覆層
６ｂが形成されている。絶縁被覆層６ａ，６ｂは、適宜
の絶縁性材料で構成されるが、好ましくは、耐熱性樹
脂、例えばポリイミドなどから構成される。

【００３６】サーミスタ素体２の端面２ｃ，２ｄを覆う
ように、第１，第２の外部電極７，８が形成されてい
る。第１の外部電極７は、端面２ｃを覆うように、かつ
サーミスタ素体２の上面２ａ及び下面２ｂ上にも至るよ
うに延ばされている。もっとも、上面２ａ及び下面２ｂ
上においては、外部電極７は、絶縁被覆層６ａ，６ｂ上
に積層されている。同様に、外部電極８についても、端
面２ｄを覆い、かつサーミスタ素体２の上面及び下面に
至るように形成されている。また、外部電極８は、サー
ミスタ素体２の上面２ａ及び下面２ｂ上においては、絶
縁被覆層６ａ，６ｂに積層されている。

【００３７】従って、外部電極７，８は、サーミスタ素
体２とは、端面２ｃ，２ｄにおいてのみ接触されてい
る。また、外部電極７，８は、それぞれ、表面電極３，
４に電気的に接続されている。

【００３８】外部電極７，８は、導電ペーストの塗布・
焼き付けなどの適宜の方法により形成される。好ましく
は、導電ペーストの塗布・焼き付けにより形成された電
極層の外表面に、Ｎｉメッキ層及びＳｎもしくは半田メ
ッキ層などを形成することにより、半田付け性に優れた
外部電極とされる。

【００３９】本実施例のチップ型サーミスタ素子１で
は、第１，第２の表面電極３，４が、それぞれ、第１，
第２の金属薄膜３ａ，３ｂ，４ａ，４ｂを積層した構造
を有する。金属薄膜３ａ〜４ｂは、上述したように、フ
ォトリソグラフィ法により高精度に形成することができ
る。しかも、第１の金属薄膜３ａ，３ｂ及び第２の金属
薄膜４ａ，４ｂの厚みは、表面電極３，４の厚みよりも
薄くなるため、エッチングにより第１，第２の金属薄膜
３ａ〜４ｂを高精度に形成することができる。

【００４０】加えて、絶縁層５が、表面電極３，４の対
向し合っている端縁よりも電極内側に至るように、かつ
第１，第２の金属薄膜３ａ，３ｂ，４ａ，４ｂ間に至る
ように形成されている。従って、第１の金属薄膜３ａ，
４ａをフォトリソグラフィ法により高精度に形成した
後、絶縁層５が形成される。よって、第１の金属薄膜３
ａ，４ａの膜厚を薄くし、それによって第１，第２の金
属薄膜３ａ，４ａを高精度に形成し、該金属薄膜３ａ，
４ａ間の抵抗値により抵抗値を支配して抵抗値のばらつ
きを高精度に制御することができる。この理由を、以下
においてより具体的に説明する。

【００４１】フォトリソグラフィ法により金属薄膜を形
成する場合、一般に、その膜厚が厚いとサイドエッチン
グが大きくなり、目的とする形状以上にエッチングが進
行することになる。また、エッチングのばらつきも大き
くなる。従って、通常、所望とする形状の金属薄膜を高
精度に形成する場合には、その膜厚は０．０１〜１μｍ
とすることが望ましい。すなわち、金属薄膜の平面形状
の精度は、膜厚の１〜１０倍の範囲となるため、例えば
０．１μｍの厚みの金属薄膜を形成した場合、その平面
形状の精度は０．１〜１μｍとなる。逆に、金属薄膜の
厚みが１μｍを超えると、精度は１μｍを超え、１０μ
ｍ程度まで低下することになる。

【００４２】従って、本実施例では、上記第１の金属薄
膜３ａ，４ａは、好ましくは、０．０１〜１μｍの厚み
とされ、それによって第１の金属薄膜３ａ，４ａの平面
形状の精度が０．１〜１μｍの範囲に高められ、より好
ましくは、０．０５〜０．５μｍの厚みに形成される。

【００４３】他方、上記のように、金属薄膜３ａ，４ａ
の厚みを１μｍ以下と薄くした場合には、その電気的抵
抗が上昇するため、抵抗値のばらつきの原因となる。と
ころが、本実施例では、第１の金属薄膜３ａ，４ａ上
に、第２の金属薄膜３ｂ，４ｂが積層されている。従っ
て、表面電極３，４全体の厚みが厚くなり、表面電極
３，４の電気的抵抗が十分に低くされている。

【００４４】さらに、上記絶縁層５を形成した後に、第
２の金属薄膜３ｂ，４ｂが形成される。従って、第１の
金属薄膜３ａ，４ａを正確に形成した後に、絶縁層５を
形成することにより、第１，第２の表面電極３，４間の
抵抗値は、第１の金属薄膜３ａ，４ａ間で支配されるこ
とになり、抵抗値のばらつきを効果的に低減することが
できる。よって、第２の金属薄膜３ｂ，４ｂの対向端縁
は、絶縁層５上に積層されるため、第２の金属薄膜３
ｂ，４ｂについては、第１の金属薄膜３ａ，４ａほど高
精度に形成する必要はない。従って、第２の金属薄膜３
ｂ，４ｂの膜厚については、１μｍ以上の厚みとするこ
とができ、それによって、表面電極３，４自体の電気的
抵抗を著しく低下させることができる。

【００４５】すなわち、本実施例では、第１，第２の金
属薄膜３ａ，３ｂ，４ａ，４ｂの対向端縁側において、
第１，第２の金属薄膜３ａ，３ｂ，４ａ，４ｂ間に絶縁
層５を介在させることにより、第１の金属薄膜３ａ，４
ａによって表面電極３，４間の抵抗値を支配し、他方、
第２の金属薄膜３ｂ，４ｂによって表面電極３，４の電
極抵抗の低下を図ったことに特徴を有する。

【００４６】加えて、外部電極７，８は、サーミスタ素
体２の端面２ｃ，２ｄにのみ接触しており、サーミスタ
素体２の上面２ａ及び下面２ｂには直接接触していな
い。よって、外部電極７，８の電極かぶり深さ、すなわ
ち素体２の上面２ａや下面２ｂに至っている部分の長さ
のばらつきにより、抵抗値がばらつき難い。

【００４７】なお、第１の金属薄膜３ａ，４ａと第２の
金属薄膜３ｂ，４ｂとは、同一の平面形状を有する必要
は必ずしもない。例えば、図２（ａ）に示すように、第
１の金属薄膜４ａの端縁４ａ₁ よりも電極内側に、第２
の金属薄膜４ｂの端縁４ｂ₁が位置するように形成して
もよい。逆に、図２（ｂ）に示すように、第２の金属薄
膜４ｂの端縁４ｂ₁ が、第１の金属薄膜４ａの対向端縁
４ａ₁ よりも電極外側にはみ出していてもよい。

【００４８】次に、具体的な実験例に基づき、チップ型
サーミスタ素子１の製造方法を説明すると共に、従来の
チップ型サーミスタ素子に比べて抵抗値のばらつきが著
しく低くなることを明らかにする。

【００４９】Ｍｎ化合物、Ｎｉ化合物及びＣｏ化合物を
バインダと共に混練し、スラリーを得た。このスラリー
を用いて、６５×６５ｍｍの平面形状を有するグリーン
シートを得た。

【００５０】次に、図３（ａ）に示すように、複数枚の
上記グリーンシート１１を積層し、厚み方向に加圧した
後、１３００℃で焼成することにより、サーミスタウエ
ハ１２を得た（図３（ｂ））。

【００５１】次に、サーミスタウエハ１２の上面の全面
に、スパッタリングにより、０．０５μｍの厚みのＮｉ
−Ｃｒ合金膜よりなる第１の金属薄膜１３を形成した。
さらに、上記第１の金属薄膜１３上に、スピンコート法
により厚さ１．５μｍフォトレジスト層１４を形成した
（図３（ｄ））。

【００５２】しかる後、図４（ａ）に示すように、フォ
トレジスト層１４上にマスク１５を当接し、露光し、溶
剤で現像した。このようにして、フォトレジスト層１４
をパターニングし、パターニングされたフォトレジスト
層１４Ａとした（図４（ｂ））。

【００５３】次に、塩化第二鉄溶液（ｐＨ＝２）をエッ
チャントとして用い、１５秒間エッチングし、図４
（ｃ）に示すように、パターニングされた第１の金属薄
膜１３Ａを得た。

【００５４】次に、溶剤を用いてフォトレジスト層１４
Ａを除去した（図４（ｄ））。なお、上記パターニング
された第１の金属薄膜１３Ａ，１３Ａ間の距離は１００
μｍとした。

【００５５】次に、第１の金属薄膜１３Ａが形成された
サーミスタウエハ１２の上面の全面に、スピンコート法
により、厚さ１０μｍの感光性ポリイミド膜１６を形成
した（図５（ａ））。

【００５６】しかる後、図５（ｂ）に示すように、マス
ク１７を感光性ポリイミド膜１６上に当接し、露光し
た。さらに、溶剤を用いて現像し、パターニングされた
感光性ポリイミド膜１６Ａを形成した（図５（ｃ））。

【００５７】なお、上記マスク１７としては、パターニ
ングされた第１の金属薄膜１３Ａの端縁よりも１００μ
ｍだけ第１の金属薄膜１３Ａ上に至るようにポリイミド
膜１６Ａが形成されるようなマスクを用いた。また、上
記ポリイミド膜１６Ａの厚みは、溶剤で現像した後、硬
化し、３μｍの厚みとした。

【００５８】次に、第１の金属薄膜１３Ａとエッチング
液が異なる電極材料としてＡｇを用い、スパッタリング
法により１μｍの厚みの第２の金属薄膜１８を形成した
（図５（ｄ））。

【００５９】次に、第２の金属薄膜１８上に、スピンコ
ート法により厚さ１．５μｍのフォトレジスト層１９を
形成した（図６（ａ））。さらに、フォトレジスト層１
９の表面に、マスク２０を当接し、露光した（図６
（ｂ））。

【００６０】露光後、現像し、パターニングされたフォ
トレジスト層１９Ａを得た（図６（ｃ））。この場合、
フォトマスク２０としては、第１の金属薄膜１３Ａの端
縁よりも５０μｍだけ第１の金属薄膜の内側に、マスク
開口端縁が位置するようなマスクを用いた。

【００６１】次に、図６（ｄ）に示すように、エッチャ
ントとして硝酸第二鉄溶液（ｐＨ＝２）を用いて３０秒
間第２の金属薄膜１８をエッチングし、パターニングさ
れた第２の金属薄膜１８Ａを形成した。

【００６２】しかる後、溶剤を用いてパターニングされ
たフォトレジスト層１９Ａを除去した（図７（ａ））。
次に、サーミスタウエハ１２の上面及び下面の全面に、
絶縁被覆層を構成するためのポリイミド膜２１ａ，２１
ｂを形成した（図７（ｂ））。

【００６３】さらに、サーミスタウエハ１２を、図７
（ｂ）のＣ−Ｃ線に沿って分割することにより、ウエハ
分割体１２Ａを得た（図７（ｃ））。上記のようにして
得たウエハ分割体１２Ａの両側面に、マザーの外部電極
２２，２３を形成した（図８（ａ））。なお、図８
（ａ）におけるウエハ分割体１２Ａの長さ方向Ｌは、図
７（ｃ）における紙面−紙背方向に相当する。

【００６４】上記外部電極２２，２３の形成に際して
は、Ｎｉ−Ｃｒ合金膜をスパッタリングにより形成し、
さらにその表面に湿式電界メッキによりＮｉ膜及びＳｎ
膜を形成することにより行った。

【００６５】次に、上記ウエハ分割体１２Ａを０．８ｍ
ｍ幅にダイシングすることにより、図８（ｂ）に示すよ
うに、チップ型サーミスタ素子１を得た。上記のように
して得たチップ型サーミスタ素子１について、抵抗値の
ばらつきを測定したところ、０．４％であった。

【００６６】また、比較のために、上記チップ型サーミ
スタ素子１と同じサーミスタ素体を用い、電極構造を異
ならせたことを除いては、上記と同様にして、従来のチ
ップ型サーミスタ素子５１，５４，５８，６３をそれぞ
れ、従来例１〜４として形成した。これらのチップ型サ
ーミスタ素子の抵抗値ばらつき３ＣＶも下記の表１に併
せて示す。また、下記の表１においては、従来例１〜４
及び実施例のチップ型サーミスタ素子における抵抗値ば
らつき要因とその精度についても併せて示すこととす
る。

【００６７】

【表１】

【００６８】表１から明らかなように、従来例１〜４の
各チップ型サーミスタ素子に比べて、実施例によれば、
抵抗値のばらつき３ＣＶを著しく低減し得ることがわか
る。図９（ａ）〜（ｃ）は、上記実施例のチップ型サー
ミスタ素子１の変形例を示す平面図、側面図及び側面断
面図である。

【００６９】本変形例のチップ型サーミスタ素子２１で
は、表面電極３，４が矩形形状を有すること、絶縁層の
形状が変更されていることを除いては、チップ型サーミ
スタ素子１と同様に構成されている。従って、同一部分
については、同一の参照番号を付することにより、その
詳細な説明は省略する。

【００７０】表面電極３，４は、本変形例のように矩形
形状とされてもよく、また半円状あるいはくし歯状など
の他の形状とされてもよい。また、図９（ａ）におい
て、絶縁層５Ａ，５Ｂは、それぞれ、第１，第２の表面
電極３，４が対向されている領域に形成されているが、
分離されて形成されている。すなわち、一方の絶縁層５
Ａは第１の表面電極３側に、他方の絶縁層５Ｂは第２の
表面電極４側に形成されている。このように、絶縁層に
ついては、第１，第２の表面電極３，４が対向されてい
る領域の全領域を覆うように形成される必要は必ずしも
ない。

【００７１】また、上記実施例及び変形例では、抵抗素
子としてチップ型サーミスタ素子を示したが、本発明
は、通常の固定抵抗値を有する抵抗素子やバリスタなど
の他の抵抗素子にも適用することができる。

【００７２】

【発明の効果】請求項１に記載の発明に係る抵抗素子で
は、抵抗素体の一面において第１，第２の表面電極が対
向されており、第１，第２の表面電極間で抵抗値が取り
出される。この場合、第１，第２の表面電極が、それぞ
れ、第１，第２の金属薄膜を積層した構造を有し、かつ
第１，第２の表面電極の対向し合っている領域に絶縁層
が形成されており、この絶縁層が第１，第２の表面電極
の対向し合っている端縁から電極内側に、かつ第１，第
２の金属薄膜間に至るように形成されている。従って、
第１，第２の表面電極間の抵抗値は、第１，第２の表面
電極の第１の金属薄膜間で支配される。他方、第１の金
属薄膜は、第１，第２の表面電極の一部であるため、表
面電極全体の厚みより薄くされているので、例えばフォ
トリソグラフィ法により高精度に形成することができ
る。すなわち、膜厚が薄くされ得るため、エッチングに
際してのオーバーエッチングが生じ難いため、高精度に
第１の金属薄膜を形成することができる。

【００７３】しかも、第１の金属薄膜上に、第２の金属
薄膜が積層されているため、第１，第２の表面電極の電
気的抵抗も十分に小さくされる。よって、抵抗値のばら
つきが非常に少ない抵抗素子を容易に提供することが可
能となる。

【００７４】請求項２に記載の発明では、第１，第２の
表面電極の対向し合っている端縁において、第２の金属
薄膜の外周縁が第１の金属薄膜の外周縁よりも電極内側
に位置されており、請求項３に記載の発明では、第２の
金属薄膜の外周縁が第１の金属薄膜の外周縁よりも電極
外側に位置されているが、いずれの場合においても、第
１，第２の表面電極の対向面積は、第１，第２の表面電
極の各第１の金属薄膜間において支配されるため、第２
の金属薄膜の外周縁の位置の如何に係わらず、抵抗値の
ばらつきを効果的に低減することができる。すなわち、
第２の金属薄膜の形成精度については、さほど抵抗値の
ばらつきに影響しないため、第２の金属薄膜の厚みを厚
くすることができ、それによって電極自体の電気抵抗の
低減を果たすことができる。

【００７５】請求項４に記載の発明では、第１，第２の
表面電極及び絶縁層を被覆するように絶縁被覆層がさら
に形成されているため、耐湿性に優れた抵抗素子を得る
ことができる。また、この絶縁層をサーミスタ素体の端
部に至るように形成すれば、外部電極のサーミスタ素体
に対する電極かぶり深さがばらついたとしても、該外部
電極の電極かぶり深さのばらつきにより抵抗値が影響を
受け難い。

【００７６】請求項５に記載の発明では、第１，第２の
外部電極が抵抗素体の両端から第１，第２の表面電極が
形成されている抵抗素体面に至るように延ばされてお
り、該抵抗素体面上において絶縁被覆層上に積層されて
いるので、外部電極の抵抗素体面に至る部分の長さのば
らつきにより抵抗値がばらつき難い。

【００７７】請求項６に記載の発明では、第１，第２の
金属薄膜がフォトリソグラフィ法により形成された金属
薄膜であり、上述したように、第１の金属薄膜について
は、厚みを薄くすることができるので、オーバーエッチ
ングされ難く、従って、第１の金属薄膜が高精度に形成
される。よって、抵抗値のばらつきの少ない抵抗素子を
提供することができる。

【００７８】請求項７に記載の発明では、抵抗素体とし
て、正または負の抵抗温度特性を有する半導体セラミッ
クスよりなるサーミスタ素体を用いているため、抵抗値
のばらつきが少ないチップ型サーミスタ素子を提供する
ことが可能となる。特に、サーミスタ素子では、抵抗値
のばらつきが少ないことが強く求められ、従来、前述し
たような煩雑な抵抗値選別作業が必要であったのに対
し、本発明によれば、抵抗値のばらつきを効果的に低減
し得るため、煩雑な抵抗値選別作業を省略もしくは簡略
化することができる。

【００７９】請求項８に記載の発明では、抵抗素体の一
面において、フォトリソグラフィ法により第１，第２の
表面電極の各第１の金属薄膜が形成され、この場合、第
１の金属薄膜の厚みを薄くし得るため、第１の金属薄膜
を高精度に形成することができる。また、第１の金属薄
膜が対向し合っている領域に、フォトリソグラフィ法に
より、端部が第１の金属薄膜上に至るように絶縁層が形
成され、この絶縁層形成後に、フォトリソグラフィ法に
より、第１，第２の表面電極を構成するための第２の金
属薄膜が形成される。従って、第１の金属薄膜により第
１，第２の表面電極間の対向面積が支配されるので、第
２の金属薄膜については厚みを厚くすることができ、そ
れによって表面電極自体の電気的抵抗を低下させること
ができる。よって、本発明に係る抵抗値のばらつきの少
ない抵抗素子をフォトリソグラフィ法を用いて安定に供
給することが可能となる。

【図面の簡単な説明】

【図１】（ａ）〜（ｃ）は、本発明の一実施例に係るチ
ップ型サーミスタ素子を示す平面図、側面図及び側面断
面図。

【図２】（ａ）及び（ｂ）は、第１，第２の金属薄膜の
端縁の位置関係の変形例を説明するための各側面断面
図。

【図３】（ａ）〜（ｄ）は、実施例のチップ型サーミス
タ素子を得る構成を説明するための各側面図。

【図４】（ａ）〜（ｄ）は、実施例のチップ型サーミス
タ素子を得る構成を説明するための各側面図。なお、マ
スクは断面図。

【図５】（ａ）〜（ｄ）は、実施例のチップ型サーミス
タ素子を得る構成を説明するための各側面図。なお、マ
スクは断面図。

【図６】（ａ）〜（ｄ）は、実施例のチップ型サーミス
タ素子を得る構成を説明するための各側面図。なお、マ
スクは断面図。

【図７】（ａ）〜（ｃ）は、実施例のチップ型サーミス
タ素子を得る構成を説明するための各側面図。

【図８】（ａ）及び（ｂ）は、実施例のチップ型サーミ
スタ素子を得る構成を説明するための各平面図。

【図９】（ａ）〜（ｃ）は、変形例のチップ型サーミス
タ素子を説明するための平面図、側面図及び側面断面
図。

【図１０】従来のチップ型サーミスタ素子の一例を示す
断面図。

【図１１】従来のチップ型サーミスタ素子の他の例を示
す断面図。

【図１２】従来のチップ型サーミスタ素子のさらに他の
例を示す断面図。

【図１３】（ａ）及び（ｂ）は、従来のチップ型サーミ
スタ素子の他の例を示す平面図及び側面断面図。

【符号の説明】

１…チップ型サーミスタ素子 ２…サーミスタ素体 ２ａ…上面 ２ｂ…下面 ２ｃ，２ｄ…第１，第２の端面 ３，４…第１，第２の表面電極 ３ａ，４ａ…第１の金属薄膜 ３ｂ，４ｂ…第２の金属薄膜 ５，５Ａ，５Ｂ…絶縁層 ６ａ，６ｂ…絶縁被覆層 ７，８…第１，第２の外部電極 １２…サーミスタウエハ １３…第１の金属薄膜 １３Ａ…パターニングされた第１の金属薄膜 １８…第２の金属薄膜 １８Ａ…パターニングされた第２の金属薄膜

Claims (8)

【特許請求の範囲】
1. 【請求項１】 抵抗素体と、 前記抵抗素体の一面において互いに対向するように形成
   された第１，第２の表面電極と、 前記抵抗素体の両端に形成されておりかつ第１，第２の
   表面電極にそれぞれ電気的に接続された第１，第２の外
   部電極とを備え、 第１，第２の表面電極が、それぞれ、第１，第２の金属
   薄膜を積層した構造を有し、かつ、 第１，第２の表面電極の対向し合っている領域に絶縁層
   が形成されており、該絶縁層が第１，第２の表面電極の
   対向し合っている端縁から電極内側に、かつ第１，第２
   の金属薄膜間に至るように形成されていることを特徴と
   する、抵抗素子。
2. 【請求項２】 前記第１，第２の表面電極の対向し合っ
   ている端縁において、それぞれ、第２の金属薄膜の外周
   縁が、第１の金属薄膜の外周縁よりも電極内側に位置さ
   れている、請求項１に記載の抵抗素子。
3. 【請求項３】 前記第１，第２の表面電極の対向し合っ
   ている端縁において、それぞれ、第２の金属薄膜の外周
   縁が、第１の金属薄膜の外周縁よりも電極外側に位置さ
   れている、請求項１に記載の抵抗素子。
4. 【請求項４】 前記第１，第２の表面電極及び絶縁層を
   被覆するように形成された絶縁被覆層をさらに備えるこ
   とを特徴とする、請求項１〜３のいずれかに記載の抵抗
   素子。
5. 【請求項５】 前記第１，第２の外部電極が、前記抵抗
   素体の両端から第１第２の表面電極が形成されている抵
   抗素体面に至るように延ばされており、該抵抗素体面上
   においては、前記絶縁被覆層上に積層されている、請求
   項４に記載の抵抗素子。
6. 【請求項６】 前記第１，第２の金属薄膜が、フォトリ
   ソグラフィ法により形成された金属薄膜である、請求項
   １〜５のいずれかに記載の抵抗素子。
7. 【請求項７】 前記抵抗素体が、正または負の抵抗温度
   特性を有する半導体セラミックスよりなるサーミスタ素
   体である、請求項１〜６のいずれかに記載の抵抗素子。
8. 【請求項８】 請求項１〜７のいずれかに記載の抵抗素
   子の製造方法であって、 抵抗素体の一面において、フォトリソグラフィ法によ
   り、第１，第２の表面電極の各第１の金属薄膜を形成す
   る工程と、 前記第１の金属薄膜が対向し合っている領域に、フォト
   リソグラフィ法により、端部が第１の金属薄膜上に至る
   ように絶縁層を形成する工程と、 前記絶縁層を形成した後に、フォトリソグラフィ法によ
   り、第１，第２の表面電極を構成する第２の金属薄膜を
   形成する工程とを備えることを特徴とする、抵抗素子の
   製造方法。