JP2000077319A - デバイスおよびその構造部分の配置方法 - Google Patents
デバイスおよびその構造部分の配置方法Info
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- General Physics & Mathematics (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
Abstract
(57)【要約】
【課題】 デバイスの集積度を向上させ、特性を安定化
させる。 【解決手段】 微細ストライプパターンの一部または全
部からなる第１の微細線パターンおよび第１の微細線パ
ターンと実質直交する向きの微細ストライプパターンの
一部または全部からなる第２の微細線パターンを前記微
細ストライプパターンの解像が可能な第１の露光方式に
より、かつ所定のマスクパターンを前記第１の露光方式
より解像度の低い第２の露光方式により被露光基板上に
重ね焼きし、該被露光基板上に前記微細線パターンの線
幅に相当する最小線幅を有するパターンを形成する多重
露光工程を含む複数の工程によりデバイスを製造する
際、デバイスの特定の構造部分を前記多重露光工程にお
いて前記第１および第２の微細線パターンならびに前記
マスクパターンにより重複して露光される部分に配置す
る。
させる。 【解決手段】 微細ストライプパターンの一部または全
部からなる第１の微細線パターンおよび第１の微細線パ
ターンと実質直交する向きの微細ストライプパターンの
一部または全部からなる第２の微細線パターンを前記微
細ストライプパターンの解像が可能な第１の露光方式に
より、かつ所定のマスクパターンを前記第１の露光方式
より解像度の低い第２の露光方式により被露光基板上に
重ね焼きし、該被露光基板上に前記微細線パターンの線
幅に相当する最小線幅を有するパターンを形成する多重
露光工程を含む複数の工程によりデバイスを製造する
際、デバイスの特定の構造部分を前記多重露光工程にお
いて前記第１および第２の微細線パターンならびに前記
マスクパターンにより重複して露光される部分に配置す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、デバイスおよびそ
の構造部分の配置方法に関し、特に、投影露光などの通
常露光に代表される第１の露光方式と、第１の露光方式
よりも解像度の高い第２の露光方式とを用いて複数種の
パターンを重ね焼きし、第２の露光方式に対応する最小
線幅を有するパターン（以下、目標パターンという）を
形成する多重露光により製造されるデバイスおよびその
際のデバイス構造の配置方法に関する。本発明は、ＩＣ
やＬＳＩ等の半導体チップ、液晶パネル等の表示素子、
磁気ヘッド等の検出素子、およびＣＣＤ等の撮像素子と
いった各種デバイスに適用することができる。
の構造部分の配置方法に関し、特に、投影露光などの通
常露光に代表される第１の露光方式と、第１の露光方式
よりも解像度の高い第２の露光方式とを用いて複数種の
パターンを重ね焼きし、第２の露光方式に対応する最小
線幅を有するパターン（以下、目標パターンという）を
形成する多重露光により製造されるデバイスおよびその
際のデバイス構造の配置方法に関する。本発明は、ＩＣ
やＬＳＩ等の半導体チップ、液晶パネル等の表示素子、
磁気ヘッド等の検出素子、およびＣＣＤ等の撮像素子と
いった各種デバイスに適用することができる。
【０００２】
【従来の技術】ＩＣやＬＳＩおよび液晶パネル等のデバ
イスをフォトリソグラフィ技術を用いて製造する際用い
られる投影露光装置は、現在、エキシマレーザを光源と
するものが主流となっている。しかしながら、このエキ
シマレーザを光源とする投影露光装置をそのまま使用し
たのでは、線幅０．１５μｍ以下の微細パターンを形成
することは困難である。
イスをフォトリソグラフィ技術を用いて製造する際用い
られる投影露光装置は、現在、エキシマレーザを光源と
するものが主流となっている。しかしながら、このエキ
シマレーザを光源とする投影露光装置をそのまま使用し
たのでは、線幅０．１５μｍ以下の微細パターンを形成
することは困難である。
【０００３】解像度を上げるには、理論上では、投影光
学系のＮＡ（開口数）を大きくしたり、露光光の波長を
小さくすれば良いのであるが、現実には、ＮＡを大きく
したり、露光光の波長を小さくすることは容易ではな
い。すなわち、投影光学系の焦点深度はＮＡの自乗に反
比例し、波長λに比例するため、特に投影光学系のＮＡ
を大きくすると焦点深度が小さくなり、焦点合わせが困
難になって生産性が低下する。また、殆どの硝材の透過
率は、遠紫外領域では極端に低く、例えば、λ＝２４８
ｎｍ（ＫｒＦエキシマレーザ）で用いられる熔融石英で
さえ、λ＝１９３ｎｍ以下では殆ど０まで低下する。現
在、通常露光による線幅０．１５μｍ以下の微細パター
ンに対応する露光波長λ＝１５０ｎｍ以下の領域で実用
可能な硝材は実現していない。
学系のＮＡ（開口数）を大きくしたり、露光光の波長を
小さくすれば良いのであるが、現実には、ＮＡを大きく
したり、露光光の波長を小さくすることは容易ではな
い。すなわち、投影光学系の焦点深度はＮＡの自乗に反
比例し、波長λに比例するため、特に投影光学系のＮＡ
を大きくすると焦点深度が小さくなり、焦点合わせが困
難になって生産性が低下する。また、殆どの硝材の透過
率は、遠紫外領域では極端に低く、例えば、λ＝２４８
ｎｍ（ＫｒＦエキシマレーザ）で用いられる熔融石英で
さえ、λ＝１９３ｎｍ以下では殆ど０まで低下する。現
在、通常露光による線幅０．１５μｍ以下の微細パター
ンに対応する露光波長λ＝１５０ｎｍ以下の領域で実用
可能な硝材は実現していない。
【０００４】そこで、被露光基板に対して、２光束干渉
露光と通常の露光との二重露光を行ない、かつその時に
被露光基板に多値的な露光量分布を与えることによっ
て、より高解像度の露光を行なう方法が本出願人により
特願平９−３０４２３２号「露光方法及び露光装置」
（以下、先願という）として出願されている。この先願
の実施例では２光束干渉露光は線幅０．１μｍＬ＆Ｓ
（ラインアンドスペース）の位相シフトマスクを用いて
所謂コヒーレント照明で微細線パターンを露光し、その
後、最小線幅０．１μｍの実素子パターンに対応する形
状で光透過率が部分的に異なるパターンを形成されたマ
スクを用いて通常の露光（例えば部分コヒーレント照明
による露光）を行なっている。この先願の方法によれ
ば、露光波長λが２４８ｎｍ（ＫｒＦエキシマレー
ザ）、投影光学系の像側ＮＡが０．６の投影露光装置を
前記通常露光に用いて、最小線幅０．１０μｍのパター
ンを形成することができる。
露光と通常の露光との二重露光を行ない、かつその時に
被露光基板に多値的な露光量分布を与えることによっ
て、より高解像度の露光を行なう方法が本出願人により
特願平９−３０４２３２号「露光方法及び露光装置」
（以下、先願という）として出願されている。この先願
の実施例では２光束干渉露光は線幅０．１μｍＬ＆Ｓ
（ラインアンドスペース）の位相シフトマスクを用いて
所謂コヒーレント照明で微細線パターンを露光し、その
後、最小線幅０．１μｍの実素子パターンに対応する形
状で光透過率が部分的に異なるパターンを形成されたマ
スクを用いて通常の露光（例えば部分コヒーレント照明
による露光）を行なっている。この先願の方法によれ
ば、露光波長λが２４８ｎｍ（ＫｒＦエキシマレー
ザ）、投影光学系の像側ＮＡが０．６の投影露光装置を
前記通常露光に用いて、最小線幅０．１０μｍのパター
ンを形成することができる。
【０００５】また、微細パターンを露光する他の方法と
して、プローブを用いて感光体に描画露光する、いわゆ
るプローブ露光方式が知られている。プローブとして
は、近接場光、レーザビーム、電子ビーム、トンネル電
流を利用したＳＴＭ、原子間力を利用したＡＦＭなどを
用いることができる。しかしながら、露光面積の全体を
プローブ露光すると、スループットが低いという問題が
ある。そこで、目標パターンのうち通常露光で対応でき
る部分は通常露光により感光体の露光閾値を越える光量
で感光させ、解像度が不足する部分はそれぞれ単独では
感光体の露光閾値に達しないが双方を合わせると感光体
の露光閾値を越える光量の通常露光とプローブ露光とで
重ね焼きすることにより、上記と同様の多値的な露光量
分布を与えることが考えられている（例えば、本出願人
による特願平１０−１３７４７６号「露光方法および露
光装置」）。
して、プローブを用いて感光体に描画露光する、いわゆ
るプローブ露光方式が知られている。プローブとして
は、近接場光、レーザビーム、電子ビーム、トンネル電
流を利用したＳＴＭ、原子間力を利用したＡＦＭなどを
用いることができる。しかしながら、露光面積の全体を
プローブ露光すると、スループットが低いという問題が
ある。そこで、目標パターンのうち通常露光で対応でき
る部分は通常露光により感光体の露光閾値を越える光量
で感光させ、解像度が不足する部分はそれぞれ単独では
感光体の露光閾値に達しないが双方を合わせると感光体
の露光閾値を越える光量の通常露光とプローブ露光とで
重ね焼きすることにより、上記と同様の多値的な露光量
分布を与えることが考えられている（例えば、本出願人
による特願平１０−１３７４７６号「露光方法および露
光装置」）。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
多重露光（以下、「ＩＤＥＡＬ露光技術」という）は、
レベンソンマスクを用いる場合、そのレベンソンマスク
データが存在する領域にのみ微細線パターンが形成され
るため、パターンの配置がレベンソンマスクのピッチ
（線幅および間隔）で制約を受ける。しかしながら、多
数の露光工程を使って作成される半導体工程において、
集積密度や素子性能を最大限に上げるためにはデバイス
のコンタクトや半導体領域やゲートなどの各構造をどの
ように配置するのが最適なのかについて、なんら設計手
法が確立されていなかった。
多重露光（以下、「ＩＤＥＡＬ露光技術」という）は、
レベンソンマスクを用いる場合、そのレベンソンマスク
データが存在する領域にのみ微細線パターンが形成され
るため、パターンの配置がレベンソンマスクのピッチ
（線幅および間隔）で制約を受ける。しかしながら、多
数の露光工程を使って作成される半導体工程において、
集積密度や素子性能を最大限に上げるためにはデバイス
のコンタクトや半導体領域やゲートなどの各構造をどの
ように配置するのが最適なのかについて、なんら設計手
法が確立されていなかった。
【０００７】本発明は、上述の従来技術における問題点
に鑑みてなされたもので、「ＩＤＥＡＬ露光技術」を用
いてデバイスを製造する際の各構造部分の最適配置を提
供することを目的とする。
に鑑みてなされたもので、「ＩＤＥＡＬ露光技術」を用
いてデバイスを製造する際の各構造部分の最適配置を提
供することを目的とする。
【０００８】
【課題を解決するための手段および作用】上記の目的を
達成するため本発明では、微細ストライプパターンの一
部または全部からなる第１の微細線パターンおよび第１
の微細線パターンと実質直交する向きの微細ストライプ
パターンの一部または全部からなる第２の微細線パター
ンを前記微細ストライプパターンの解像が可能な第１の
露光方式により、かつ所定のマスクパターンを前記第１
の露光方式より解像度の低い第２の露光方式により被露
光基板上に重ね焼きし、該被露光基板上に前記微細線パ
ターンの線幅に相当する最小線幅を有するパターンを形
成する多重露光工程を含む複数の工程により製造する
際、前記デバイスの特定の構造部分、例えばコンタクト
を前記多重露光工程において前記第１および第２の微細
線パターンならびに前記マスクパターンにより重複して
露光される部分に配置することを特徴とする。
達成するため本発明では、微細ストライプパターンの一
部または全部からなる第１の微細線パターンおよび第１
の微細線パターンと実質直交する向きの微細ストライプ
パターンの一部または全部からなる第２の微細線パター
ンを前記微細ストライプパターンの解像が可能な第１の
露光方式により、かつ所定のマスクパターンを前記第１
の露光方式より解像度の低い第２の露光方式により被露
光基板上に重ね焼きし、該被露光基板上に前記微細線パ
ターンの線幅に相当する最小線幅を有するパターンを形
成する多重露光工程を含む複数の工程により製造する
際、前記デバイスの特定の構造部分、例えばコンタクト
を前記多重露光工程において前記第１および第２の微細
線パターンならびに前記マスクパターンにより重複して
露光される部分に配置することを特徴とする。
【０００９】このように微細線パターンを市松模様状に
露光し、市松模様の最も露光量の多い部分およびその回
りをマスクパターンで露光することにより、この市松模
様の最も露光量の多い部分の寸法で定まる大きさの特定
構造を形成することができる。例えば、前記微細線パタ
ーンの線幅および間隔をＬとすると、ほぼ１Ｌ四方の正
方形の前記特定構造を形成することができる。
露光し、市松模様の最も露光量の多い部分およびその回
りをマスクパターンで露光することにより、この市松模
様の最も露光量の多い部分の寸法で定まる大きさの特定
構造を形成することができる。例えば、前記微細線パタ
ーンの線幅および間隔をＬとすると、ほぼ１Ｌ四方の正
方形の前記特定構造を形成することができる。
【００１０】なお、一方向の最小線幅がＬで長さがそれ
より長いパターンを形成する場合は、従来例として上述
したストライプ状微細線パターンと、マスクパターンと
の重ね焼きにより形成することができる。また、これら
の多重露光において、各パターンは、いずれを先に露光
しても構わない。
より長いパターンを形成する場合は、従来例として上述
したストライプ状微細線パターンと、マスクパターンと
の重ね焼きにより形成することができる。また、これら
の多重露光において、各パターンは、いずれを先に露光
しても構わない。
【００１１】
【実施例】以下、図面を用いて本発明の実施例を説明す
る。第１実施例 図３は、本発明の一実施例に係るデバイスの構成を示
す。同図において、３０１は半導体活性領域、３０２は
ポリシリコンゲート領域、３０３は素子分離領域、３０
４はコンタクト領域である。
る。第１実施例 図３は、本発明の一実施例に係るデバイスの構成を示
す。同図において、３０１は半導体活性領域、３０２は
ポリシリコンゲート領域、３０３は素子分離領域、３０
４はコンタクト領域である。
【００１２】図１は、図３のデバイスにおけるコンタク
ト領域３０４を１辺がＬ（例えばＬ＝０．１μｍ）の正
方形状に製造するための３重露光方式の原理を示す。ま
ず、図１（ａ）に示す線幅および間隔がそれぞれＬのス
トライプパターンからなるレベンソンパターンを２光束
干渉露光方式の露光装置によって露光量１で焼き付け、
次いでそのレベンソンパターンを９０°回転した状態の
パターンを同様に露光量１で焼き付けると、被露光基板
は図１（ｂ）に示す状態で露光される。図１（ｂ）にお
いて、３０５はレベンソンパターンを介して２回露光さ
れた領域（以下、レベンソン二回露光領域という）、３
０６はレベンソンパターンを介して１回露光された領域
（以下、レベンソン一回露光領域という）、３０７はレ
ベンソンパターンの露光時には露光されなかった領域
（以下、レベンソン未露光領域という）である。図１
（ｃ）は図１（ｂ）のＧ−Ｇ′断面における各部の露光
量を示す。レベンソン一回露光領域は３０６は露光量１
で、レベンソン二回露光領域３０５は露光量２で露光さ
れている。この露光量２は、被露光基板に塗布されたフ
ォトレジストの露光閾値ＥＴＨよりも低い露光量に設定
されている。
ト領域３０４を１辺がＬ（例えばＬ＝０．１μｍ）の正
方形状に製造するための３重露光方式の原理を示す。ま
ず、図１（ａ）に示す線幅および間隔がそれぞれＬのス
トライプパターンからなるレベンソンパターンを２光束
干渉露光方式の露光装置によって露光量１で焼き付け、
次いでそのレベンソンパターンを９０°回転した状態の
パターンを同様に露光量１で焼き付けると、被露光基板
は図１（ｂ）に示す状態で露光される。図１（ｂ）にお
いて、３０５はレベンソンパターンを介して２回露光さ
れた領域（以下、レベンソン二回露光領域という）、３
０６はレベンソンパターンを介して１回露光された領域
（以下、レベンソン一回露光領域という）、３０７はレ
ベンソンパターンの露光時には露光されなかった領域
（以下、レベンソン未露光領域という）である。図１
（ｃ）は図１（ｂ）のＧ−Ｇ′断面における各部の露光
量を示す。レベンソン一回露光領域は３０６は露光量１
で、レベンソン二回露光領域３０５は露光量２で露光さ
れている。この露光量２は、被露光基板に塗布されたフ
ォトレジストの露光閾値ＥＴＨよりも低い露光量に設定
されている。
【００１３】このように直交する２つのレベンソンパタ
ーンを露光した被露光基板上に、さらに図１（ｄ）に示
すラフマスクパターン１０１を通常の、例えば露光波長
λが２４８ｎｍ（ＫｒＦエキシマレーザ）、投影光学系
の像側ＮＡが０．６の投影露光装置を用いて露光量１で
露光する。ラフマスクパターン１０１は、所望のレベン
ソン二回露光領域１０５と中心を一致させ、かつそのレ
ベンソン二回露光領域１０５の各辺を４方に０．５Ｌず
つ広げた１辺２Ｌの正方形パターンである。図１（ｅ）
は、ラフマスクパターン１０１を露光した後のＧ−Ｇ′
断面における各部の露光量を示す。レベンソン二回露光
領域とラフマスクパターン１０１が重複露光された部分
のみが露光量３となっている。ここで、前記フォトレジ
ストの露光閾値ＥＴＨが露光量２と３の間に来るように
各パターンの露光量を設定することにより、１辺がＬの
正方形パターンを形成することができる。以下、この露
光方式を「格子状ＩＤＥＡＬ露光技術」と呼ぶこととす
る。なお、ここに示した露光量１，２，３は便宜的なも
ので物理的な意味はなく説明を簡単にするために用いて
いるものである。
ーンを露光した被露光基板上に、さらに図１（ｄ）に示
すラフマスクパターン１０１を通常の、例えば露光波長
λが２４８ｎｍ（ＫｒＦエキシマレーザ）、投影光学系
の像側ＮＡが０．６の投影露光装置を用いて露光量１で
露光する。ラフマスクパターン１０１は、所望のレベン
ソン二回露光領域１０５と中心を一致させ、かつそのレ
ベンソン二回露光領域１０５の各辺を４方に０．５Ｌず
つ広げた１辺２Ｌの正方形パターンである。図１（ｅ）
は、ラフマスクパターン１０１を露光した後のＧ−Ｇ′
断面における各部の露光量を示す。レベンソン二回露光
領域とラフマスクパターン１０１が重複露光された部分
のみが露光量３となっている。ここで、前記フォトレジ
ストの露光閾値ＥＴＨが露光量２と３の間に来るように
各パターンの露光量を設定することにより、１辺がＬの
正方形パターンを形成することができる。以下、この露
光方式を「格子状ＩＤＥＡＬ露光技術」と呼ぶこととす
る。なお、ここに示した露光量１，２，３は便宜的なも
ので物理的な意味はなく説明を簡単にするために用いて
いるものである。
【００１４】図２は、図３のデバイスにおけるポリシリ
コンゲート領域３０２等、一方向の最小線幅および最小
間隔がＬでその直交方向の最小線幅および最小間隔がＬ
より大きいパターンを製造するための２重露光方式の原
理を示す。図２（ａ）は線幅および間隔がＬのレベンソ
ンパターン、図２（ｂ）はラフマスクパターン、そして
図２（ｄ）は形成しようとするパターン（以下、目標パ
ターンという）を示す。ラフマスクパターンは透過率１
のパターン領域２０１と、透過率２のパターン領域２０
２とからなり、各パターン領域の最小線幅および最小間
隔が２Ｌに設定されている。これらのレベンソンパター
ンとラフマスクパターンそれぞれ上述の２光束干渉露光
方式および通常露光方式により図２（ｃ）に示すように
重ね焼きし、その際、各パターンが焼き付けられるフォ
トレジストの露光閾値ＥＴＨと各パターンおよびパター
ン領域による露光量とを上述の「格子状ＩＤＥＡＬ露光
技術」と同様に適切な関係に設定することにより、図２
（ｄ）に示すような一方向の最小線幅および最小間隔が
Ｌのパターン、例えば図３のデバイスにおけるポリシリ
コンゲート領域３０２を形成することができる。以下、
この露光方式を「線状ＩＤＥＡＬ露光技術」と呼ぶこと
とする。なお、ここに示した透過率１，２も便宜的なも
ので物理的な意味はなく説明を簡単にするために用いて
いるものである。
コンゲート領域３０２等、一方向の最小線幅および最小
間隔がＬでその直交方向の最小線幅および最小間隔がＬ
より大きいパターンを製造するための２重露光方式の原
理を示す。図２（ａ）は線幅および間隔がＬのレベンソ
ンパターン、図２（ｂ）はラフマスクパターン、そして
図２（ｄ）は形成しようとするパターン（以下、目標パ
ターンという）を示す。ラフマスクパターンは透過率１
のパターン領域２０１と、透過率２のパターン領域２０
２とからなり、各パターン領域の最小線幅および最小間
隔が２Ｌに設定されている。これらのレベンソンパター
ンとラフマスクパターンそれぞれ上述の２光束干渉露光
方式および通常露光方式により図２（ｃ）に示すように
重ね焼きし、その際、各パターンが焼き付けられるフォ
トレジストの露光閾値ＥＴＨと各パターンおよびパター
ン領域による露光量とを上述の「格子状ＩＤＥＡＬ露光
技術」と同様に適切な関係に設定することにより、図２
（ｄ）に示すような一方向の最小線幅および最小間隔が
Ｌのパターン、例えば図３のデバイスにおけるポリシリ
コンゲート領域３０２を形成することができる。以下、
この露光方式を「線状ＩＤＥＡＬ露光技術」と呼ぶこと
とする。なお、ここに示した透過率１，２も便宜的なも
ので物理的な意味はなく説明を簡単にするために用いて
いるものである。
【００１５】図３は、上記「格子状ＩＤＥＡＬ露光技
術」を用いて作成した半導体デバイスの各構造部の最適
配置について示したものである。同図において、３０１
は半導体活性領域、３０２はポリシリコンゲート領域、
３０３は素子分離領域、３０４はコンタクト領域であ
る。３０５は 「格子状ＩＤＥＡＬ露光技術」におけるレ
ベンソン二回露光領域、３０６はレベンソン一回露光領
域、３０７はレベンソン未露光領域である。ポリシリコ
ンゲート領域３０２は、ポリシリコン領域３０９の一部
として形成される。つまり、ポリシリコン領域３０９の
うち、半導体活性領域３０１と重なる部分がポリシリコ
ンゲート領域３０２を構成し、それ以外の部分はポリシ
リコン配線領域３０８を構成する。
術」を用いて作成した半導体デバイスの各構造部の最適
配置について示したものである。同図において、３０１
は半導体活性領域、３０２はポリシリコンゲート領域、
３０３は素子分離領域、３０４はコンタクト領域であ
る。３０５は 「格子状ＩＤＥＡＬ露光技術」におけるレ
ベンソン二回露光領域、３０６はレベンソン一回露光領
域、３０７はレベンソン未露光領域である。ポリシリコ
ンゲート領域３０２は、ポリシリコン領域３０９の一部
として形成される。つまり、ポリシリコン領域３０９の
うち、半導体活性領域３０１と重なる部分がポリシリコ
ンゲート領域３０２を構成し、それ以外の部分はポリシ
リコン配線領域３０８を構成する。
【００１６】コンタクト領域３０４は前記レベンソン二
回露光領域３０５の任意の個所にラフパターンマスクを
重ね焼きすることで微細なパターンとして形成される。
この時コンタクトの大きさは、レベンソンマスクのパタ
ーン間隔もしくはパターン幅（またはパターンピッチの
およそ１／２）を基準単位：Ｌとしたとき、およそ１Ｌ
である。また、ポリシリコンパターン領域３０９は少な
くとも半導体活性領域３０１上の部分３０２が上述の
「線状ＩＤＥＡＬ露光技術」を用いて微細なゲートパタ
ーンとして形成される。このときゲート領域３０２の最
小幅はおよそ１Ｌである。また配線領域３０８はラフパ
ターンマスクを用いて作成される。その部分のラフパタ
ーンの最小幅はおよそ２Ｌである。このポリシリコンゲ
ート領域３０２の両側の半導体活性領域３０１をそれぞ
れドレインおよびソースとしてＭＯＳトランジスタが形
成される。ゲート、ドレインおよびソースの各引き出し
電極は対応するポリシリコン配線領域３０８および半導
体活性領域３０１の上に設けられたコンタクト領域３０
４を介して形成される。図４に図３のＡ−Ａ′断面図を
示す。図の中で図３と同一番号は同一部材を示すもので
ある。４０１はトランジスタのソース・ドレイン領域、
４０２は半導体基板である。
回露光領域３０５の任意の個所にラフパターンマスクを
重ね焼きすることで微細なパターンとして形成される。
この時コンタクトの大きさは、レベンソンマスクのパタ
ーン間隔もしくはパターン幅（またはパターンピッチの
およそ１／２）を基準単位：Ｌとしたとき、およそ１Ｌ
である。また、ポリシリコンパターン領域３０９は少な
くとも半導体活性領域３０１上の部分３０２が上述の
「線状ＩＤＥＡＬ露光技術」を用いて微細なゲートパタ
ーンとして形成される。このときゲート領域３０２の最
小幅はおよそ１Ｌである。また配線領域３０８はラフパ
ターンマスクを用いて作成される。その部分のラフパタ
ーンの最小幅はおよそ２Ｌである。このポリシリコンゲ
ート領域３０２の両側の半導体活性領域３０１をそれぞ
れドレインおよびソースとしてＭＯＳトランジスタが形
成される。ゲート、ドレインおよびソースの各引き出し
電極は対応するポリシリコン配線領域３０８および半導
体活性領域３０１の上に設けられたコンタクト領域３０
４を介して形成される。図４に図３のＡ−Ａ′断面図を
示す。図の中で図３と同一番号は同一部材を示すもので
ある。４０１はトランジスタのソース・ドレイン領域、
４０２は半導体基板である。
【００１７】本実施例は、レベンソンマスクのパターン
間隔もしくはパターン幅（またはパターンピッチ２Ｌの
およそ１／２）を基準単位：Ｌとしたとき、コンタクト
領域３０４の間隔が、 間隔≧（２ｎ−１）Ｌ（但し、ｎは２以上の整数） を満足するように配置したものである。
間隔もしくはパターン幅（またはパターンピッチ２Ｌの
およそ１／２）を基準単位：Ｌとしたとき、コンタクト
領域３０４の間隔が、 間隔≧（２ｎ−１）Ｌ（但し、ｎは２以上の整数） を満足するように配置したものである。
【００１８】一般にコンタクト領域３０４を形成する
時、半導体プロセスにおけるアライメントずれやパター
ンサイズ変換差によりその下地のポリシリコン配線領域
３０８および半導体活性領域３０１からずれて開口する
と、下地との電気的短絡が生じコンタクト抵抗異常や電
源間短絡を引き起こす。そのため下地のポリシリコン配
線領域３０８および半導体活性領域３０１はコンタクト
のサイズより一回り大きく形成する必要がある。
時、半導体プロセスにおけるアライメントずれやパター
ンサイズ変換差によりその下地のポリシリコン配線領域
３０８および半導体活性領域３０１からずれて開口する
と、下地との電気的短絡が生じコンタクト抵抗異常や電
源間短絡を引き起こす。そのため下地のポリシリコン配
線領域３０８および半導体活性領域３０１はコンタクト
のサイズより一回り大きく形成する必要がある。
【００１９】図５および図６は、従来の「ＩＤＥＡＬ露
光技術」の思想をそのまま 「格子状ＩＤＥＡＬ露光技
術」に適用した場合の半導体デバイスの各構造部の配置
例を示す。「ＩＤＥＡＬ露光技術」によるコンタクトの
配置の最小間隔は１Ｌであるが、その技術をそのまま
「格子状ＩＤＥＡＬ露光技術」に適用すると、コンタク
ト領域３０４がポリシリコン配線領域３０８および半導
体活性領域３０１からずれて開口した場合、図５に平面
図、図６（ａ）にそのＢ−Ｂ′断面図を示したように、
本来コンタクト形成のために設けられたポリシリコン配
線領域３０８の一部が活性領域３０１に重なってしま
う。そのため、その配線領域３０８の一部がＭＯＳトラ
ンジスタのゲート電極のように動作して不必要なところ
にチャネルを形成してしまい、その重なり量によりトラ
ンジスタの電流電圧特性がばらつくといった問題点があ
る。したがって、ポリシリコン配線領域３０８上のコン
タクト領域３０４と半導体活性領域３０１上のコンタク
ト領域３０４との間隔は３Ｌ以上とることが望ましい。
光技術」の思想をそのまま 「格子状ＩＤＥＡＬ露光技
術」に適用した場合の半導体デバイスの各構造部の配置
例を示す。「ＩＤＥＡＬ露光技術」によるコンタクトの
配置の最小間隔は１Ｌであるが、その技術をそのまま
「格子状ＩＤＥＡＬ露光技術」に適用すると、コンタク
ト領域３０４がポリシリコン配線領域３０８および半導
体活性領域３０１からずれて開口した場合、図５に平面
図、図６（ａ）にそのＢ−Ｂ′断面図を示したように、
本来コンタクト形成のために設けられたポリシリコン配
線領域３０８の一部が活性領域３０１に重なってしま
う。そのため、その配線領域３０８の一部がＭＯＳトラ
ンジスタのゲート電極のように動作して不必要なところ
にチャネルを形成してしまい、その重なり量によりトラ
ンジスタの電流電圧特性がばらつくといった問題点があ
る。したがって、ポリシリコン配線領域３０８上のコン
タクト領域３０４と半導体活性領域３０１上のコンタク
ト領域３０４との間隔は３Ｌ以上とることが望ましい。
【００２０】また、図５に平面図、図６（ｂ）にそのＣ
−Ｃ′断面図を示したように、半導体活性領域上に設け
られたコンタクト領域３０４同士の間隔は、３Ｌ以下に
すると、素子分離領域３０３の幅を十分にとれず素子間
でリーク電流が発生するという問題点がある。本実施例
では、トランジスタの性能を最大限に引き出すためにゲ
ート長として最小基準単位１Ｌを使うことを想定してい
る。図６（ｂ）の場合、素子分離領域３０３の幅も同じ
最小値１Ｌであるにもかかわらず、素子分離領域３０３
上の電位によらず両側の半導体活性領域３０１間に電流
が流れないように構造設計する必要がある。そのために
は素子分離領域３０３の厚みを十分に厚くかつ半導体基
板４０２の素子分離領域下における不純物濃度を十分に
濃くする必要がある。しかし、幅を最小のままに厚みだ
けを厚くすることや、濃度の濃い領域を最小幅に納める
ことは困難であり、素子分離領域は２Ｌ以上確保するこ
とが全体のバランスとして最適である。この場合、半導
体活性領域上に設けられたコンタクト領域３０４同士の
間隔としては５Ｌ以上確保することが望ましい。
−Ｃ′断面図を示したように、半導体活性領域上に設け
られたコンタクト領域３０４同士の間隔は、３Ｌ以下に
すると、素子分離領域３０３の幅を十分にとれず素子間
でリーク電流が発生するという問題点がある。本実施例
では、トランジスタの性能を最大限に引き出すためにゲ
ート長として最小基準単位１Ｌを使うことを想定してい
る。図６（ｂ）の場合、素子分離領域３０３の幅も同じ
最小値１Ｌであるにもかかわらず、素子分離領域３０３
上の電位によらず両側の半導体活性領域３０１間に電流
が流れないように構造設計する必要がある。そのために
は素子分離領域３０３の厚みを十分に厚くかつ半導体基
板４０２の素子分離領域下における不純物濃度を十分に
濃くする必要がある。しかし、幅を最小のままに厚みだ
けを厚くすることや、濃度の濃い領域を最小幅に納める
ことは困難であり、素子分離領域は２Ｌ以上確保するこ
とが全体のバランスとして最適である。この場合、半導
体活性領域上に設けられたコンタクト領域３０４同士の
間隔としては５Ｌ以上確保することが望ましい。
【００２１】また、ポリシリコン配線領域３０８上に設
けられたコンタクト同士の間隔については、先に述べた
理由で配線領域３０８はコンタクト領域３０４より一回
り大きく形成されるため、コンタクト間隔を図６（ｃ）
のＤ−Ｄ′断面図に示したように１Ｌで配置すると、ポ
リシリコン配線領域３０８同士の間隔がほとんど確保で
きず、ほぼ確実に電気的に短絡してしまう。そのためポ
リシリコン領域３０２上に設けられたコンタクト同士の
間隔は３Ｌ以上確保することが望ましい。
けられたコンタクト同士の間隔については、先に述べた
理由で配線領域３０８はコンタクト領域３０４より一回
り大きく形成されるため、コンタクト間隔を図６（ｃ）
のＤ−Ｄ′断面図に示したように１Ｌで配置すると、ポ
リシリコン配線領域３０８同士の間隔がほとんど確保で
きず、ほぼ確実に電気的に短絡してしまう。そのためポ
リシリコン領域３０２上に設けられたコンタクト同士の
間隔は３Ｌ以上確保することが望ましい。
【００２２】以上のように、 間隔≧（２ｎ−１）Ｌ （ｎ＝２、３、・・・） を満足するように配置したとき最もデバイスの特性が安
定しかつ集積密度も高められるものである。
定しかつ集積密度も高められるものである。
【００２３】またこの時、コンタクト下のポリシリコン
配線領域の大きさを、コンタクトの大きさを最小サイズ
の１Ｌとすると、２Ｌの幅にとり、かつ最小基準単位Ｌ
のピッチからおよそ０．５Ｌだけずらして配置するのが
望ましい。そうすることで、ラフパターンのルールを満
足しつつ、コンタクトとのずれを考慮した最小サイズの
合わせマージン０．５Ｌを確保することができる。
配線領域の大きさを、コンタクトの大きさを最小サイズ
の１Ｌとすると、２Ｌの幅にとり、かつ最小基準単位Ｌ
のピッチからおよそ０．５Ｌだけずらして配置するのが
望ましい。そうすることで、ラフパターンのルールを満
足しつつ、コンタクトとのずれを考慮した最小サイズの
合わせマージン０．５Ｌを確保することができる。
【００２４】上記実施例において配線領域３０８はポリ
シリコンを用いた場合を例にとって説明したがこれに限
るものではなく、シリサイド膜やシリサイド膜とポリシ
リコン膜の多層膜、メタル膜等を用いても本発明の特徴
を何ら損なうものではない。
シリコンを用いた場合を例にとって説明したがこれに限
るものではなく、シリサイド膜やシリサイド膜とポリシ
リコン膜の多層膜、メタル膜等を用いても本発明の特徴
を何ら損なうものではない。
【００２５】第２実施例 ＳＯＩ（Silicon On Insulator）基板上にトランジスタ
を設ける技術は、先に述べたような素子間のリークが起
こりにくいことや、トランジスタの寄生容量を小さくで
き高速な回路を構成できる、といった特徴からさまざま
な応用が提案されている。本実施例は「格子状ＩＤＥＡ
Ｌ露光技術」および「線状ＩＤＥＡＬ露光技術」を用い
て、ＳＯＩ基板上に形成される半導体デバイスの最適配
置に関するものである。
を設ける技術は、先に述べたような素子間のリークが起
こりにくいことや、トランジスタの寄生容量を小さくで
き高速な回路を構成できる、といった特徴からさまざま
な応用が提案されている。本実施例は「格子状ＩＤＥＡ
Ｌ露光技術」および「線状ＩＤＥＡＬ露光技術」を用い
て、ＳＯＩ基板上に形成される半導体デバイスの最適配
置に関するものである。
【００２６】図７にその平面図を、図８（ａ）および図
８（ｂ）にそのＥ−Ｅ′断面図を示す。本実施例では、
前記第１実施例で３Ｌであった半導体活性領域３０１間
の間隔（素子分離領域３０３）を２Ｌで配置している。
ここで８０１は半導体基板４０２上に設けられた絶縁層
領域であり、トランジスタはこの絶縁層領域８０１の上
に設けられた半導体活性領域３０１内に形成される。こ
の絶縁層領域８０１上に半導体活性領域３０１を設けた
構造を有する基板をＳＯＩ基板と総称する。図８（ｃ）
および図８（ｄ）には図８（ａ）および図８（ｂ）と同
じ条件で素子分離領域３０３を通常の（絶縁層領域８０
１が無い）半導体基板上に形成した断面図を比較のため
に示している。ここで図８（ａ）〜（ｄ）を用いて本実
施例の特徴を説明する。図８（ｃ）はコンタクト３０４
同士の最小間隔（３Ｌ）および半導体活性領域３０１同
士の最小間隔（２Ｌ）を第１実施例の時（それぞれ５Ｌ
および３Ｌ）より狭くした場合を示している。先に図６
（ｂ）を参照しながら述べたように、図８（ｄ）のごと
くコンタクト領域３０４が半導体活性領域３０１に対し
てずれて開口すると、コンタクト形成時のエッチング工
程で素子分離領域の絶縁層３０３にもエッチングが及
び、コンタクト領域３０４と下地半導体基板４０２との
電気的短絡が生じコンタクト抵抗異常や電源間短絡を引
き起こしてしまう。そのためこのような配置は用いるこ
とは好ましくない。
８（ｂ）にそのＥ−Ｅ′断面図を示す。本実施例では、
前記第１実施例で３Ｌであった半導体活性領域３０１間
の間隔（素子分離領域３０３）を２Ｌで配置している。
ここで８０１は半導体基板４０２上に設けられた絶縁層
領域であり、トランジスタはこの絶縁層領域８０１の上
に設けられた半導体活性領域３０１内に形成される。こ
の絶縁層領域８０１上に半導体活性領域３０１を設けた
構造を有する基板をＳＯＩ基板と総称する。図８（ｃ）
および図８（ｄ）には図８（ａ）および図８（ｂ）と同
じ条件で素子分離領域３０３を通常の（絶縁層領域８０
１が無い）半導体基板上に形成した断面図を比較のため
に示している。ここで図８（ａ）〜（ｄ）を用いて本実
施例の特徴を説明する。図８（ｃ）はコンタクト３０４
同士の最小間隔（３Ｌ）および半導体活性領域３０１同
士の最小間隔（２Ｌ）を第１実施例の時（それぞれ５Ｌ
および３Ｌ）より狭くした場合を示している。先に図６
（ｂ）を参照しながら述べたように、図８（ｄ）のごと
くコンタクト領域３０４が半導体活性領域３０１に対し
てずれて開口すると、コンタクト形成時のエッチング工
程で素子分離領域の絶縁層３０３にもエッチングが及
び、コンタクト領域３０４と下地半導体基板４０２との
電気的短絡が生じコンタクト抵抗異常や電源間短絡を引
き起こしてしまう。そのためこのような配置は用いるこ
とは好ましくない。
【００２７】しかし、図８（ａ）に示したようなＳＯＩ
基板上にトランジスタを設けた場合には、図８（ｂ）の
ように仮に素子分離領域の絶縁層３０３にまでもエッチ
ングが及んでもさらにその下に厚い絶縁層領域８０１が
存在するため、コンタクト不良が生じることはない。ま
た、半導体活性領域３０１間が完全に絶縁物３０３およ
び８０１で分離されているので第１実施例で述べたよう
な半導体基板４０２の素子分離領域３０３下の部分にお
ける濃度条件等をなんら考慮する必要がないので、本質
的に素子分離幅を小さくできる。
基板上にトランジスタを設けた場合には、図８（ｂ）の
ように仮に素子分離領域の絶縁層３０３にまでもエッチ
ングが及んでもさらにその下に厚い絶縁層領域８０１が
存在するため、コンタクト不良が生じることはない。ま
た、半導体活性領域３０１間が完全に絶縁物３０３およ
び８０１で分離されているので第１実施例で述べたよう
な半導体基板４０２の素子分離領域３０３下の部分にお
ける濃度条件等をなんら考慮する必要がないので、本質
的に素子分離幅を小さくできる。
【００２８】以上の理由から、ＳＯＩ基板上に設けられ
たトランジスタの場合、素子分離幅は２Ｌ以上、半導体
活性領域上に設けられたコンタクト領域間の間隔は３Ｌ
以上で配置するのが望ましい。
たトランジスタの場合、素子分離幅は２Ｌ以上、半導体
活性領域上に設けられたコンタクト領域間の間隔は３Ｌ
以上で配置するのが望ましい。
【００２９】本実施例では、半導体基板４０２上の全面
に絶縁層領域８０１が設けられた構造を例にとって説明
しているがこれに限るものではなく、半導体活性領域３
０１の下部にのみ絶縁層領域８０１が設けられた基板に
ついても同様の効果が得られるものである。
に絶縁層領域８０１が設けられた構造を例にとって説明
しているがこれに限るものではなく、半導体活性領域３
０１の下部にのみ絶縁層領域８０１が設けられた基板に
ついても同様の効果が得られるものである。
【００３０】第３実施例 本実施例は、前記第１実施例に加えてコンタクト領域３
０４上に配線領域を形成した場合の最適配置に関するも
のである。図９に平面図を、図１０にそのＦ−Ｆ′断面
図を示している。９０１はコンタクト領域３０４の上に
形成した配線領域である。配線領域９０１の配線層とし
ては、アルミニウム、アルミニウムとシリコンの混合
物、銅などが主に用いられるが、これに限るものではな
く、コバルトやチタン、タングステン、タンタル、モリ
ブデンなどの金属も用いられる場合がある。
０４上に配線領域を形成した場合の最適配置に関するも
のである。図９に平面図を、図１０にそのＦ−Ｆ′断面
図を示している。９０１はコンタクト領域３０４の上に
形成した配線領域である。配線領域９０１の配線層とし
ては、アルミニウム、アルミニウムとシリコンの混合
物、銅などが主に用いられるが、これに限るものではな
く、コバルトやチタン、タングステン、タンタル、モリ
ブデンなどの金属も用いられる場合がある。
【００３１】一般にコンタクト上に形成する配線領域
は、半導体プロセスにおけるアライメントずれやパター
ンサイズ変換差によりコンタクトとの合わせ位置がずれ
ると、コンタクトを配線金属が覆わない領域が生じ、実
効コンタクトサイズが小さくなりコンタクト抵抗が大き
くなるという問題や、コンタクト内に空孔が生じ信頼性
が低下するといった問題が発生するため、コンタクト上
に設ける配線領域はコンタクトのサイズより一回り大き
く形成する必要がある。
は、半導体プロセスにおけるアライメントずれやパター
ンサイズ変換差によりコンタクトとの合わせ位置がずれ
ると、コンタクトを配線金属が覆わない領域が生じ、実
効コンタクトサイズが小さくなりコンタクト抵抗が大き
くなるという問題や、コンタクト内に空孔が生じ信頼性
が低下するといった問題が発生するため、コンタクト上
に設ける配線領域はコンタクトのサイズより一回り大き
く形成する必要がある。
【００３２】この時、コンタクト上の配線領域９０１の
大きさは、コンタクト３０４の大きさを最小サイズの１
Ｌとすると、２Ｌの幅にとり、かつ配線領域とコンタク
トの各辺の設計位置を最小基準単位Ｌのピッチからおよ
そ０．５Ｌだけずらして配置するのが望ましい。そうす
ることで、ラフパターンのルールを満足しつつ、コンタ
クトとのずれを考慮した最小サイズの合わせマージン
０．５Ｌを確保することができる。また、このとき配線
領域９０１の間隔は、配線間の短絡を避けるために２Ｌ
以上とるのが望ましい。
大きさは、コンタクト３０４の大きさを最小サイズの１
Ｌとすると、２Ｌの幅にとり、かつ配線領域とコンタク
トの各辺の設計位置を最小基準単位Ｌのピッチからおよ
そ０．５Ｌだけずらして配置するのが望ましい。そうす
ることで、ラフパターンのルールを満足しつつ、コンタ
クトとのずれを考慮した最小サイズの合わせマージン
０．５Ｌを確保することができる。また、このとき配線
領域９０１の間隔は、配線間の短絡を避けるために２Ｌ
以上とるのが望ましい。
【００３３】なお、上述の実施例においては、微細線パ
ターンとしてレベンソンパターンを２光束干渉露光する
ことを念頭に置いて説明したが、微細線パターンは、近
接場光、レーザビーム、電子ビーム、ＳＴＭ、ＡＦＭな
どを用いるプローブ描画によって露光してもよい。この
場合、プローブ描画は、レベンソンパターンのうち、目
標パターンを形成したいが、ラフマスクパターンのみの
露光ではレジストの露光閾値に達しない部分をその部分
のレベンソンパターン露光量に相当する光量で描画すれ
ば足り、描画時間を大幅に短縮することができる。つま
り、図１の例でいえば、図１（ｂ）の所望のレベンソン
二回露光領域１０５を露光量２で露光する。また、図２
の例では、レベンソンパターンのうち、図２（ｃ）に示
すラフマスクパターンの透過率１のパターン領域２０１
と重ね焼きされる部分であって目標パターンが形成され
るべき部分２０３のみを透過率１に相当する光量で描画
すればよい。また、微細線パターンとしては、レベンソ
ンパターンのような周期的パターンに限らず、微細線パ
ターンが等ピッチで配列していない非周期パターンを用
いることもできる。
ターンとしてレベンソンパターンを２光束干渉露光する
ことを念頭に置いて説明したが、微細線パターンは、近
接場光、レーザビーム、電子ビーム、ＳＴＭ、ＡＦＭな
どを用いるプローブ描画によって露光してもよい。この
場合、プローブ描画は、レベンソンパターンのうち、目
標パターンを形成したいが、ラフマスクパターンのみの
露光ではレジストの露光閾値に達しない部分をその部分
のレベンソンパターン露光量に相当する光量で描画すれ
ば足り、描画時間を大幅に短縮することができる。つま
り、図１の例でいえば、図１（ｂ）の所望のレベンソン
二回露光領域１０５を露光量２で露光する。また、図２
の例では、レベンソンパターンのうち、図２（ｃ）に示
すラフマスクパターンの透過率１のパターン領域２０１
と重ね焼きされる部分であって目標パターンが形成され
るべき部分２０３のみを透過率１に相当する光量で描画
すればよい。また、微細線パターンとしては、レベンソ
ンパターンのような周期的パターンに限らず、微細線パ
ターンが等ピッチで配列していない非周期パターンを用
いることもできる。
【００３４】また、上述までの実施例では異なる領域３
０１，３０２，３０８間でのコンタクト領域３０４の位
置関係について説明しているが、半導体プロセスにおい
ては、図１１に示すように、同一の領域内に複数のコン
タクト領域３０４を形成する場合がある。図１１は一つ
の配線領域３０８内に間隔１Ｌで２つのコンタクト領域
３０４を設けることと、一つの半導体活性領域３０１内
に一部の間隔が１Ｌで６つのコンタクト領域３０４を設
けることを示している。
０１，３０２，３０８間でのコンタクト領域３０４の位
置関係について説明しているが、半導体プロセスにおい
ては、図１１に示すように、同一の領域内に複数のコン
タクト領域３０４を形成する場合がある。図１１は一つ
の配線領域３０８内に間隔１Ｌで２つのコンタクト領域
３０４を設けることと、一つの半導体活性領域３０１内
に一部の間隔が１Ｌで６つのコンタクト領域３０４を設
けることを示している。
【００３５】上述までの実施例で説明したように、異な
る領域のそれぞれに形成されるコンタクト領域３０４に
関しては、基準単位をＬとした時に、コンタクト領域３
０４の間隔は、ｎを２以上の整数として（２ｎ−１）Ｌ
以上を満足するように配置するのが望ましいが、同一の
領域内に複数のコンタクト領域３０４を形成する場合に
は、最小単位ＩＬの間隔でコンタクト領域３０４を配置
するのが望ましい。これは、複数のコンタクト領域３０
４からなるコンタクト部の抵抗を下げる、仮に一方のコ
ンタクト領域３０４がプロセス上の不具合で開口しなか
った場合でも他のコンタクト領域３０４で導通を確保で
き歩留まりを向上できるといった利点がある。この場合
には、複数のコンタクト領域３０４は同一の作用を期待
されているので、両者の間隔を（２ｎ−１）Ｌ以上離し
て両者を分離する必要はなく、最小単位１Ｌ以上離れて
いれば良い。
る領域のそれぞれに形成されるコンタクト領域３０４に
関しては、基準単位をＬとした時に、コンタクト領域３
０４の間隔は、ｎを２以上の整数として（２ｎ−１）Ｌ
以上を満足するように配置するのが望ましいが、同一の
領域内に複数のコンタクト領域３０４を形成する場合に
は、最小単位ＩＬの間隔でコンタクト領域３０４を配置
するのが望ましい。これは、複数のコンタクト領域３０
４からなるコンタクト部の抵抗を下げる、仮に一方のコ
ンタクト領域３０４がプロセス上の不具合で開口しなか
った場合でも他のコンタクト領域３０４で導通を確保で
き歩留まりを向上できるといった利点がある。この場合
には、複数のコンタクト領域３０４は同一の作用を期待
されているので、両者の間隔を（２ｎ−１）Ｌ以上離し
て両者を分離する必要はなく、最小単位１Ｌ以上離れて
いれば良い。
【００３６】デバイス生産方法の実施例 次に上記説明した露光装置または露光方法を利用したデ
バイスの生産方法の実施例を説明する。図１２は微小デ
バイス（ＩＣやＬＳＩ等の半導体チップ、液晶パネル、
ＣＣＤ、薄膜磁気ヘッド、マイクロマシン等）の製造の
フローを示す。ステップ１（回路設計）ではデバイスの
パターン設計を行なう。ステップ２（マスク製作）では
設計したパターンを形成したマスクを製作する。一方、
ステップ３（ウエハ製造）ではシリコンやガラス等の材
料を用いてウエハを製造する。ステップ４（ウエハプロ
セス）は前工程と呼ばれ、上記用意したマスクとウエハ
を用いて、リソグラフィ技術によってウエハ上に実際の
回路を形成する。次のステップ５（組み立て）は後工程
と呼ばれ、ステップ４によって作製されたウエハを用い
て半導体チップ化する工程であり、アッセンブリ工程
（ダイシング、ボンディング）、パッケージング工程
（チップ封入）等の工程を含む。ステップ６（検査）で
はステップ５で作製された半導体デバイスの動作確認テ
スト、耐久性テスト等の検査を行なう。こうした工程を
経て半導体デバイスが完成し、これが出荷（ステップ
７）される。
バイスの生産方法の実施例を説明する。図１２は微小デ
バイス（ＩＣやＬＳＩ等の半導体チップ、液晶パネル、
ＣＣＤ、薄膜磁気ヘッド、マイクロマシン等）の製造の
フローを示す。ステップ１（回路設計）ではデバイスの
パターン設計を行なう。ステップ２（マスク製作）では
設計したパターンを形成したマスクを製作する。一方、
ステップ３（ウエハ製造）ではシリコンやガラス等の材
料を用いてウエハを製造する。ステップ４（ウエハプロ
セス）は前工程と呼ばれ、上記用意したマスクとウエハ
を用いて、リソグラフィ技術によってウエハ上に実際の
回路を形成する。次のステップ５（組み立て）は後工程
と呼ばれ、ステップ４によって作製されたウエハを用い
て半導体チップ化する工程であり、アッセンブリ工程
（ダイシング、ボンディング）、パッケージング工程
（チップ封入）等の工程を含む。ステップ６（検査）で
はステップ５で作製された半導体デバイスの動作確認テ
スト、耐久性テスト等の検査を行なう。こうした工程を
経て半導体デバイスが完成し、これが出荷（ステップ
７）される。
【００３７】図１３は上記ウエハプロセスの詳細なフロ
ーを示す。ステップ１１（酸化）ではウエハの表面を酸
化させる。ステップ１２（ＣＶＤ）ではウエハ表面に絶
縁膜を形成する。ステップ１３（電極形成）ではウエハ
上に電極を蒸着によって形成する。ステップ１４（イオ
ン打込み）ではウエハにイオンを打ち込む。ステップ１
５（レジスト処理）ではウエハに感光剤を塗布する。ス
テップ１６（露光）では上記説明したラフマスクを用い
る通常の露光装置と、微細パターンを露光するための２
光束干渉露光装置またはプローブ露光装置とによってマ
スクの回路パターンをウエハに焼付露光する。ステップ
１７（現像）では露光したウエハを現像する。ステップ
１８（エッチング）では現像したレジスト像以外の部分
を削り取る。ステップ１９（レジスト剥離）ではエッチ
ングが済んで不要となったレジストを取り除く。これら
のステップを繰り返し行なうことによって、ウエハ上に
多重に回路パターンが形成される。
ーを示す。ステップ１１（酸化）ではウエハの表面を酸
化させる。ステップ１２（ＣＶＤ）ではウエハ表面に絶
縁膜を形成する。ステップ１３（電極形成）ではウエハ
上に電極を蒸着によって形成する。ステップ１４（イオ
ン打込み）ではウエハにイオンを打ち込む。ステップ１
５（レジスト処理）ではウエハに感光剤を塗布する。ス
テップ１６（露光）では上記説明したラフマスクを用い
る通常の露光装置と、微細パターンを露光するための２
光束干渉露光装置またはプローブ露光装置とによってマ
スクの回路パターンをウエハに焼付露光する。ステップ
１７（現像）では露光したウエハを現像する。ステップ
１８（エッチング）では現像したレジスト像以外の部分
を削り取る。ステップ１９（レジスト剥離）ではエッチ
ングが済んで不要となったレジストを取り除く。これら
のステップを繰り返し行なうことによって、ウエハ上に
多重に回路パターンが形成される。
【００３８】本実施例の生産方法を用いれば、従来は製
造が難しかった高集積度のデバイスを低コストに製造す
ることができる。
造が難しかった高集積度のデバイスを低コストに製造す
ることができる。
【００３９】
【発明の効果】以上のように本発明によれば、特性の安
定なデバイスを高い集積密度で製造することができる。
定なデバイスを高い集積密度で製造することができる。
【図１】 本発明の一実施例に係る 「格子状ＩＤＥＡＬ
露光技術」の説明図である。
露光技術」の説明図である。
【図２】 本発明の一実施例に係る 「線状ＩＤＥＡＬ露
光技術」の説明図である。
光技術」の説明図である。
【図３】 図１および図２の露光技術を用いて作成した
半導体デバイスにおける各構成部分の最適配置の説明図
である。
半導体デバイスにおける各構成部分の最適配置の説明図
である。
【図４】 図３のＡ−Ａ′断面図である。
【図５】 本発明の実施例ではあるが最適ではない半導
体デバイスの配置説明図である。
体デバイスの配置説明図である。
【図６】 図５のＢ−Ｂ′、Ｃ−Ｃ′およびＤ−Ｄ′に
おける各断面図である。
おける各断面図である。
【図７】 ＳＯＩ基板上に形成される半導体デバイスの
最適配置の説明図である。
最適配置の説明図である。
【図８】 図７のＥ−Ｅ′断面図である。
【図９】 図１の構成に加えてコンタクト領域上に配線
領域を形成した半導体デバイスにおける各構成部分の最
適配置の説明図である。
領域を形成した半導体デバイスにおける各構成部分の最
適配置の説明図である。
【図１０】 図９のＦ−Ｆ′断面図である。
【図１１】 コンタクト領域の特殊な場合の配置を説明
する図である。
する図である。
【図１２】 微小デバイスの製造の流れを示す図であ
る。
る。
【図１３】 図１２におけるウエハプロセスの詳細な流
れを示す図である。
れを示す図である。
【符号の説明】 １０１：ラフマスクパターン、２０１：透過率１のパタ
ーン領域、２０２：透過率２のパターン領域、３０１：
半導体活性領域、３０２：ポリシリコンゲート領域、３
０３：素子分離領域、３０４：コンタクト領域、３０
５：レベンソン二回露光領域、３０６：レベンソン一回
露光領域、３０７：レベンソン未露光領域、３０８：配
線領域、３０９：ポリシリコン領域、４０１：ソース・
ドレイン領域、４０２：半導体基板、８０１：絶縁層領
域、９０１：コンタクト配線領域。
ーン領域、２０２：透過率２のパターン領域、３０１：
半導体活性領域、３０２：ポリシリコンゲート領域、３
０３：素子分離領域、３０４：コンタクト領域、３０
５：レベンソン二回露光領域、３０６：レベンソン一回
露光領域、３０７：レベンソン未露光領域、３０８：配
線領域、３０９：ポリシリコン領域、４０１：ソース・
ドレイン領域、４０２：半導体基板、８０１：絶縁層領
域、９０１：コンタクト配線領域。
Claims (21)
- 【請求項１】 微細ストライプパターンの一部または全
部からなる第１の微細線パターンおよび第１の微細線パ
ターンと実質直交する向きの微細ストライプパターンの
一部または全部からなる第２の微細線パターンを前記微
細ストライプパターンの解像が可能な第１の露光方式に
より、かつ所定のマスクパターンを前記第１の露光方式
より解像度の低い第２の露光方式により被露光基板上に
重ね焼きし、該被露光基板上に前記微細線パターンの線
幅に相当する最小線幅を有するパターンを形成する多重
露光工程を含む複数の工程により製造されたデバイスで
あって、 前記デバイスの特定の構造部分が前記多重露光工程にお
いて前記第１および第２の微細線パターンならびに前記
マスクパターンにより重複して露光される部分に配置さ
れていることを特徴とするデバイス。 - 【請求項２】 前記微細ストライプパターンのピッチを
２Ｌとしたとき、前記複数個の特定構造部分が、ほぼ
（２ｎ−１）Ｌ（但し、ｎは２以上の整数）の間隔とな
るように配置されていることを特徴とする請求項１記載
のデバイス。 - 【請求項３】 前記特定構造部分がコンタクトであるこ
とを特徴とする請求項２記載のデバイス。 - 【請求項４】 微細ストライプパターンの一部または全
部からなる微細線パターンを前記微細ストライプパター
ンの解像が可能な第１の露光方式により、かつ所定のマ
スクパターンを前記第１の露光方式より解像度の低い第
２の露光方式により被露光基板上に重ね焼きし、該被露
光基板上に前記微細線パターンの線幅に相当する最小線
幅を有するパターンを形成する多重露光工程を含む複数
の工程により製造されたデバイスであって、 単数または複数の半導体活性領域と該半導体活性領域上
に形成された複数のゲート領域を有し、前記微細ストラ
イプパターンのピッチを２Ｌとしたとき、前記ゲート領
域間のピッチが２Ｌのほぼ整数倍であることを特徴とす
るデバイス。 - 【請求項５】 微細ストライプパターンの一部または全
部からなる微細線パターンを前記微細ストライプパター
ンの解像が可能な第１の露光方式により、かつ所定のマ
スクパターンを前記第１の露光方式より解像度の低い第
２の露光方式により被露光基板上に重ね焼きし、該被露
光基板上に前記微細線パターンの線幅に相当する最小線
幅を有するパターンを形成する多重露光工程を含む複数
の工程により製造されたデバイスであって、 複数の半導体活性領域と該半導体活性領域上に形成され
た複数のコンタクト領域を有し、前記微細ストライプパ
ターンのピッチを２Ｌとしたとき、異なる半導体活性領
域上に設けられたコンタクト領域間の間隔がほぼ（２ｎ
−１）Ｌ（但し、ｎは３以上の整数）となるように配置
されていることを特徴とするデバイス。 - 【請求項６】 微細ストライプパターンの一部または全
部からなる微細線パターンを前記微細ストライプパター
ンの解像が可能な第１の露光方式により、かつ所定のマ
スクパターンを前記第１の露光方式より解像度の低い第
２の露光方式により被露光基板上に重ね焼きし、該被露
光基板上に前記微細線パターンの線幅に相当する最小線
幅を有するパターンを形成する多重露光工程を含む複数
の工程により製造されたデバイスであって、 単数または複数のゲート配線領域と該ゲート配線領域上
に形成された複数のコンタクト領域を有し、前記微細ス
トライプパターンのピッチを２Ｌとしたとき、前記複数
コンタクト領域間の間隔がほぼ（２ｎ−１）Ｌ（但し、
ｎは２以上の整数）となるように配置されていることを
特徴とするデバイス。 - 【請求項７】 微細ストライプパターンの一部または全
部からなる微細線パターンを前記微細ストライプパター
ンの解像が可能な第１の露光方式により、かつ所定のマ
スクパターンを前記第１の露光方式より解像度の低い第
２の露光方式により被露光基板上に重ね焼きし、該被露
光基板上に前記微細線パターンの線幅に相当する最小線
幅を有するパターンを形成する多重露光工程を含む複数
の工程により製造されたデバイスであって、 単数または複数のゲート配線領域と、該ゲート配線領域
上に形成された単数または複数の第１コンタクト領域
と、単数または複数の半導体活性領域と、該半導体活性
領域上に形成された単数または複数の第２コンタクト領
域とを有し、前記微細ストライプパターンのピッチを２
Ｌとしたとき、前記第１コンタクト領域と第２コンタク
ト領域の間隔がほぼ（２ｎ−１）Ｌ（但し、ｎは２以上
の整数）となるように配置されていることを特徴とする
デバイス。 - 【請求項８】 微細ストライプパターンの一部または全
部からなる微細線パターンを前記微細ストライプパター
ンの解像が可能な第１の露光方式により、かつ所定のマ
スクパターンを前記第１の露光方式より解像度の低い第
２の露光方式により被露光基板上に重ね焼きし、該被露
光基板上に前記微細線パターンの線幅に相当する最小線
幅を有するパターンを形成する多重露光工程を含む複数
の工程によりＳＯＩ基板上に製造されたデバイスであっ
て、 複数の半導体活性領域と該半導体活性領域上に形成され
た複数のコンタクト領域を有し、前記微細ストライプパ
ターンのピッチを２Ｌとしたとき、異なる半導体活性領
域上に設けられたコンタクト領域間の間隔がほぼ（２ｎ
−１）Ｌ（但し、ｎは２以上の整数）となるように配置
されていることを特徴とするデバイス。 - 【請求項９】 微細ストライプパターンの一部または全
部からなる微細線パターンを前記微細ストライプパター
ンの解像が可能な第１の露光方式により、かつ所定のマ
スクパターンを前記第１の露光方式より解像度の低い第
２の露光方式により被露光基板上に重ね焼きし、該被露
光基板上に前記微細線パターンの線幅に相当する最小線
幅を有するパターンを形成する多重露光工程を含む複数
の工程により製造されたデバイスであって、 単数または複数のゲート配線領域と該ゲート配線領域上
に形成された単数または複数のコンタクト領域を有し、
前記微細ストライプパターンのピッチを２Ｌとしたと
き、前記ゲート配線領域の外周が前記コンタクト領域の
外周から外側にほぼ０．５Ｌずらして配置されているこ
とを特徴とするデバイス。 - 【請求項１０】 微細ストライプパターンの一部または
全部からなる微細線パターンを前記微細ストライプパタ
ーンの解像が可能な第１の露光方式により、かつ所定の
マスクパターンを前記第１の露光方式より解像度の低い
第２の露光方式により被露光基板上に重ね焼きし、該被
露光基板上に前記微細線パターンの線幅に相当する最小
線幅を有するパターンを形成する多重露光工程を含む複
数の工程により製造されたデバイスであって、 単数または複数のコンタクト領域と該コンタクト領域上
に形成された単数または複数の配線領域を有し、前記微
細ストライプパターンのピッチを２Ｌとしたとき、前記
配線領域の外周が前記コンタクト領域の外周から外側に
ほぼ０．５Ｌずらして配置されていることを特徴とする
デバイス。 - 【請求項１１】 前記コンタクト領域は、１辺の長さが
ほぼ１Ｌの矩形であり、さらに前記微細パターンと実質
直交する向きの微細ストライプパターンの一部または全
部からなる第２の微細線パターンを重ね焼きする前記多
重露光工程において双方の微細パターンと前記マスクパ
ターンとにより３重に露光される部分に形成されたもの
であることを特徴とする請求項５〜１０のいずれかに記
載のデバイス。 - 【請求項１２】 微細ストライプパターンの一部または
全部からなる微細線パターンを前記微細ストライプパタ
ーンの解像が可能な第１の露光方式により、かつ所定の
マスクパターンを前記第１の露光方式より解像度の低い
第２の露光方式により被露光基板上に重ね焼きし、該被
露光基板上に前記微細線パターンの線幅に相当する最小
線幅を有するパターンを形成する多重露光工程を含む複
数の工程により製造されたデバイスであって、 複数のゲート配線領域を有し、前記微細ストライプパタ
ーンのピッチを２Ｌとしたとき、前記複数のゲート配線
領域の間隔がほぼ２Ｌの整数倍となるように配置されて
いることを特徴とするデバイス。 - 【請求項１３】 微細ストライプパターンの一部または
全部からなる微細線パターンを前記微細ストライプパタ
ーンの解像が可能な第１の露光方式により、かつ所定の
マスクパターンを前記第１の露光方式より解像度の低い
第２の露光方式により被露光基板上に重ね焼きし、該被
露光基板上に前記微細線パターンの線幅に相当する最小
線幅を有するパターンを形成する多重露光工程を含む複
数の工程により製造されたデバイスであって、 複数のコンタクト上配線領域を有し、前記微細ストライ
プパターンのピッチを２Ｌとしたとき、前記複数のコン
タクト上配線領域の間隔がほぼ２Ｌの整数倍となるよう
に配置されていることを特徴とするデバイス。 - 【請求項１４】 前記微細線ストライプパターンがレベ
ンソンパターンであることを特徴とする請求項１〜１３
のいずれかに記載のデバイス。 - 【請求項１５】 前記第１の露光方式が２光束干渉露光
方式であることを特徴とする請求項１４記載のデバイ
ス。 - 【請求項１６】 前記微細ストライプパターンのピッチ
を２Ｌとしたとき、前記マスクパターンのパターン幅お
よびパターン間隔がほぼｎＬ（但し、ｎは２以上の整
数）であることを特徴とする請求項１〜１４のいずれか
に記載のデバイス。 - 【請求項１７】 微細ストライプパターンの一部または
全部からなる第１の微細線パターンおよび第１の微細線
パターンと実質直交する向きの微細ストライプパターン
の一部または全部からなる第２の微細線パターンを前記
微細ストライプパターンの解像が可能な第１の露光方式
により、かつ所定のマスクパターンを前記第１の露光方
式より解像度の低い第２の露光方式により被露光基板上
に重ね焼きし、該被露光基板上に前記微細線パターンの
線幅に相当する最小線幅を有するパターンを形成する多
重露光工程を含む複数の工程によりデバイスを製造する
際、 前記デバイスの特定の構造部分複数個をそれぞれ前記多
重露光工程において前記第１および第２の微細線パター
ンならびに前記ラフマスクパターンにより重複して露光
される部分に配置することを特徴とする配置方法。 - 【請求項１８】 前記微細ストライプパターンのピッチ
を２Ｌとしたとき、前記複数個の特定構造部分がほぼ
（２ｎ−１）Ｌ（但し、ｎは２以上の整数）の間隔とな
るように配置されていることを特徴とする請求項１７記
載の配置方法。 - 【請求項１９】 前記特定構造部分がコンタクトである
ことを特徴とする請求項１８記載の配置方法。 - 【請求項２０】 最小線幅がＬのパターンを露光する露
光方法であって、 被露光基板上の同一露光領域に、幅および間隔がＬの微
細ストライプパターンの一部または全部からなる第１の
微細線パターンおよび第１の微細線パターンとほぼ同一
の幅および間隔で第１の微細線パターンとほぼ直交する
向きの微細ストライプパターンの一部または全部からな
る第２の微細線パターンをその微細ストライプパターン
の解像が可能な第１の露光方式により、双方の微細線パ
ターンによる露光量を合わせても前記被露光基板の露光
閾値に達しない露光量で露光する工程と、 前記の同一露光領域に、第１の露光方式より解像度の低
い第２の露光方式により所定のマスクパターンを露光す
る工程とを具備し、前記マスクパターンは、該マスクパ
ターンのみで前記被露光基板に露光閾値以上の露光量を
与えるパターン領域と、前記第１および第２の微細線パ
ターンによる露光量と該マスクパターンによる露光量と
を合わせて初めて前記被露光基板に露光閾値以上の露光
量を与えるパターン領域と、前記第１および第２の微細
線パターンによる露光量と該マスクパターンによる露光
量とを合わせても前記被露光基板の露光閾値に達しない
露光量を与えるパターン領域との光透過率が異なる複数
の領域に分類されていることを特徴とする露光方法。 - 【請求項２１】 請求項２０記載の露光方法を用いて製
造されたことを特徴とするデバイス。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25765198A JP3363799B2 (ja) | 1998-08-28 | 1998-08-28 | デバイスの構造部分の配置方法およびデバイス |
| TW088114478A TW511168B (en) | 1998-08-28 | 1999-08-24 | Microdevice and structural of the same |
| US09/383,641 US6636294B2 (en) | 1998-08-28 | 1999-08-26 | Microdevice and structural components of the same |
| EP99306869A EP0982769B1 (en) | 1998-08-28 | 1999-08-27 | Microdevice and structural components of the same |
| DE69921254T DE69921254T2 (de) | 1998-08-28 | 1999-08-27 | Mikrovorrichtung und strukturelle Komponenten derselben |
| KR1019990036178A KR100306446B1 (ko) | 1998-08-28 | 1999-08-28 | 마이크로디바이스 및 그 구조부분 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25765198A JP3363799B2 (ja) | 1998-08-28 | 1998-08-28 | デバイスの構造部分の配置方法およびデバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000077319A true JP2000077319A (ja) | 2000-03-14 |
| JP3363799B2 JP3363799B2 (ja) | 2003-01-08 |
Family
ID=17309217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25765198A Expired - Fee Related JP3363799B2 (ja) | 1998-08-28 | 1998-08-28 | デバイスの構造部分の配置方法およびデバイス |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6636294B2 (ja) |
| EP (1) | EP0982769B1 (ja) |
| JP (1) | JP3363799B2 (ja) |
| KR (1) | KR100306446B1 (ja) |
| DE (1) | DE69921254T2 (ja) |
| TW (1) | TW511168B (ja) |
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| KR20120081657A (ko) * | 2010-12-15 | 2012-07-20 | 삼성전자주식회사 | 테스트 마스크 셋트 및 마스크 셋트 |
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| JP2016071135A (ja) * | 2014-09-30 | 2016-05-09 | 株式会社Ｓｃｒｅｅｎホールディングス | 描画方法 |
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- 1998-08-28 JP JP25765198A patent/JP3363799B2/ja not_active Expired - Fee Related
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- 1999-08-24 TW TW088114478A patent/TW511168B/zh not_active IP Right Cessation
- 1999-08-26 US US09/383,641 patent/US6636294B2/en not_active Expired - Fee Related
- 1999-08-27 EP EP99306869A patent/EP0982769B1/en not_active Expired - Lifetime
- 1999-08-27 DE DE69921254T patent/DE69921254T2/de not_active Expired - Lifetime
- 1999-08-28 KR KR1019990036178A patent/KR100306446B1/ko not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20000047473A (ko) | 2000-07-25 |
| EP0982769B1 (en) | 2004-10-20 |
| DE69921254T2 (de) | 2005-10-20 |
| DE69921254D1 (de) | 2004-11-25 |
| US20020145712A1 (en) | 2002-10-10 |
| JP3363799B2 (ja) | 2003-01-08 |
| EP0982769A3 (en) | 2000-05-24 |
| KR100306446B1 (ko) | 2001-11-01 |
| EP0982769A2 (en) | 2000-03-01 |
| US6636294B2 (en) | 2003-10-21 |
| TW511168B (en) | 2002-11-21 |
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