JPH1092714A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JPH1092714A
JPH1092714A JP8240096A JP24009696A JPH1092714A JP H1092714 A JPH1092714 A JP H1092714A JP 8240096 A JP8240096 A JP 8240096A JP 24009696 A JP24009696 A JP 24009696A JP H1092714 A JPH1092714 A JP H1092714A
Authority
JP
Japan
Prior art keywords
mask
forming
wiring layer
exposure
hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
JP8240096A
Other languages
English (en)
Other versions
JPH1092714A5 (ja
Inventor
Shuji Nakao
修治 中尾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP8240096A priority Critical patent/JPH1092714A/ja
Priority to KR1019970003623A priority patent/KR100243361B1/ko
Priority to US08/799,595 priority patent/US6162736A/en
Priority to DE19715730A priority patent/DE19715730A1/de
Publication of JPH1092714A publication Critical patent/JPH1092714A/ja
Priority to US09/609,944 priority patent/US6329306B1/en
Priority to US09/971,641 priority patent/US20020022353A1/en
Publication of JPH1092714A5 publication Critical patent/JPH1092714A5/ja
Ceased legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
    • G03F7/70466—Multiple exposures, e.g. combination of fine and coarse exposures, double patterning or multiple exposures for printing a single feature
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P76/00—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0035—Multiple processes, e.g. applying a further resist layer on an already in a previously step, processed pattern or textured surface
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/71—Etching of wafers, substrates or parts of devices using masks for conductive or resistive materials

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

(57)【要約】 【課題】 半導体装置の製造において、配線層の位置と
これに垂直に交わる導通路の形成の際、マスクパターン
の位置ずれにより誤差が生じるのを防ぐ。 【解決手段】 配線層とこれに垂直に当たる導通路を形
成する半導体装置において、配線層を形成するためのレ
ジストパターンを形成するに際し、配線層形成用のマス
クと開口形成用のマスクとで二重露光することにより、
配線層の位置および形状が開口の位置に対して正確に定
まるようにする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体集積回路な
どの半導体装置の製造において、微細パターンを形成す
るフォトリソグラフィーにおける露光方法に関するもの
であり、さらにこの露光方法を用いた半導体装置の製造
方法とこの製造方法によって製造される半導体装置に関
するものである。
【０００２】
【従来の技術】半導体集積回路のパターン形成におい
て、マスクレーヤー間の重ね合わせ精度を改善すること
が課題となっている。このマクスレーヤー間の重ね合わ
せ精度は、ステッパーでのマーク検出精度、ウェハの工
程処理による歪み、ステッパーのフィールド歪みなど多
くの要因により決まっているが、その中の大きな要因の
一つとして原版であるフォトマスクの歪みがある。現状
のフォトマスク製造技術では、マスクパターンの位置精
度は±０．０７μm程度であり、２枚のマスクの本来同
一位置にあるべきパターンが例えば５倍縮小投影された
ウエハ上の寸法として、０．０３μm程度離れて形成さ
れることになる。従来からマスクパターンの総合重ねあ
わせ精度は±０．０６μm程度であり、レンジで０．１
２μmとなり、その約１／４をマスクの位置精度が消費
していることになる。
【０００３】
【発明が解決しようとする課題】この問題は、従来から
マスクの製作精度を改善することで改善されてきたが、
マスク製作技術における位置制御技術は高度なもので、
さらなる大幅な改善は困難と考えられている。この発明
は、このような半導体集積回路のパターン形成において
問題となっているマスクレーヤー間の重ね合わせ精度を
改善するためになされたものである。この発明は投影露
光法によるマスク制作技術のもとで、マスク誤差の重ね
合わせ精度への影響を自動的に打ち消すようにした露光
方法を提供するものであり、さらにこのような露光方法
を用いた半導体装置の製造方法を提供し、またこの製造
方法によって製造された半導体装置を提供しようとすも
のである。
【０００４】
【課題を解決するための手段】この発明の半導体装置の
製造方法は、半導体基板の主面に並行な第１の層を形成
するために用いられるレジストパターンを形成するため
の第１のマスクと、前記第１の層に垂直に交差する通路
を形成するために用いられるレジストパターンを形成す
るための第２のマスクとを備え、前記第１のマスクと前
記第２のマスクとの投影露光法による多重露光により前
記第１の層を形成するために用いられるレジストパター
ンを形成するようにしたことを特徴とするものである。
【０００５】また、この発明の半導体装置の製造方法
は、前記第１の層を複数の配線を含む配線層とし、前記
通路をこの配線層に垂直な複数の開口としたことを特徴
とするものである。
【０００６】また、この発明の半導体装置の製造方法
は、前記配線層形成のためのレジストパターンを形成す
る工程の後、前記開口形成のためのレジストパターンを
形成する工程を行い、前記配線層の配線の間に前記開口
が位置するようにしたことを特徴とするものである。
【０００７】また、この発明の半導体装置の製造方法
は、前記開口形成のためのレジストパターンを形成する
工程の後、前記配線層形成のためのレジストパターンを
形成する工程を行い、前記開口と前記配線層の配線とが
交わるようにしたことを特徴とするものである。
【０００８】この発明の半導体装置の製造方法は、前記
第１のマスクとして少なくとも１枚のレベンソン位相シ
フトマスクを用い、前記第２のマスクとして少なくとも
２枚のレベルソン位相シフトマスクを用いたことを特徴
とするものである。
【０００９】また、この発明の半導体装置は、前記それ
ぞれの半導体装置の製造方法によって製造したことを特
徴とするものである。
【００１０】
【発明の実施の形態】
実施の形態１．本発明の実施の形態１を図に従って説明
する。図１は、この実施の形態１による配線層の露光方
法を示す概念図である。この実施の形態１の配線層のパ
ターンは、配線の間をその上層に形成されるホールが配
線と接触することなく貫通するように形成されるもので
ある。
【００１１】先ず、配線層の形成について説明する。図
１（Ａ）において、１０は一回目露光マスクであり、１
１はクローム（Cr）で形成された並行な配線の配線パタ
ーン、１２は配線間隔のパターンである。この露光マス
クには、クローム（Cr）マスクなどを用いる。配線層の
パターン形成のために予め形成されたポジレジスト膜に
対して、露光はまず第一のマスクである、平行な配線パ
ターンをもつマスク１０により、ホールが貫通しない配
線間１２の寸法が必要な寸法となる露光量により行われ
る。
【００１２】次に、図１（Ａ）において、２０は二回目
露光マスクであり、配線パターンマスク１０により形成
される配線間にホールを形成するためのマスク、２１は
そのホールのパターンである。このホールパターンのマ
スク２０において、ホール２１ａ，２１ｂは、それぞれ
破線で示す設計上の位置から意図せずにずれたホールパ
ターンである。この二回目露光マスクとしては、クロー
ム（Cr）マスクまたはハーフトーンマスクなどを用い
る。一回目露光マスク１０の露光に続いて、後のホール
工程でホールを形成するための露光マスク２０を二回目
露光マスクとして、ホールが貫通する部分の配線間の寸
法が、必要な寸法となる露光量により露光する。このよ
うに、この実施の形態１では配線層の形成時に、配線層
マスク１０とホール層マスク２０によりポジレジスト膜
に対して二重露光を行う。
【００１３】次に、図１（Ａ）において、３０は一回目
および二回目の露光を合成して得られた配線層形成用の
ポジのレジストパターンである。３１は配線パターン、
３２は配線間パターン、３３はホール貫通のための配線
間隔の拡張部である。３３ａ，３３ｂは、設計上の位置
からずれて形成された配線間隔の拡張部である。このよ
うに、一回目露光マスク１０および二回目露光マスク２
０の二重露光により、配線間の拡張位置が、ホールの貫
通する位置に合致するように、設計上ではなく、実際に
使用するホールのマスクで決定される。
【００１４】次に、レジストパターン３０によって形成
された配線層の配線の間に、層間を結ぶ導通路を設ける
ために、上層からホール（層間を貫通した開口部）を形
成する工程について説明する。図１（Ｂ）は、ホール層
形成を説明するための図である。図１（Ｂ）において、
２０はホール形成のためマスク、２１はホールパターン
である。２１ａ，２１ｂは、破線で示した設計上の位置
から意図せずにずれたホールパターンである。このマス
ク２０は、図１（Ａ）で用いた配線層形成のための二回
目露光マスク２０と同じものである。この露光マスク２
０を用いて、ホール形成のためのポジレジスト膜に対し
て、投影縮小露光法により露光する。
【００１５】図１（Ｂ）において、４０はこの第１露光
マスク２０により形成したポジのレジストパターンであ
り、４１はホールを形成するためのホールパターンであ
る。４１ａ，４１ｂは、破線で示した設計上の位置から
ずれたホールパターンである。
【００１６】次に、実際の半導体装置の製造工程につい
て述べると、先ず半導体基板上の絶縁膜の上に配線層を
形成するためのポリシリコン膜、アルミ膜などの導電性
膜を形成する。次に、この導電性膜の上にレジスト膜を
施し、このレジスト膜に配線形成用のレジストパターン
３０を形成する。そして、このレジストパターン３０を
マスクとして導電性膜をエッチングして配線層を形成す
る。その後、このようにして形成した配線層の上に次の
レジスト膜を形成する。このレジスト膜に、配線層の間
に貫通孔を形成するためのレジストパターン４０を形成
する。その後、このレジストパターン４０を用いて、エ
ッチングによりホール（貫通開口部）を形成する。その
後、このホールにアルミなどの導電材を満たし、層間を
結ぶ導電路を形成する。
【００１７】なお、このようなパターン形成の露光方法
における露光光としては、水銀灯のｇ線（４３６ｎ
ｍ）、もしくはｉ線（３６５ｎｍ）、もしくはKrFエキ
シマレーザー光（２４８ｎｍ）、もしくはArFエキシマ
レーザー光（１９３ｎｍ）を用いて、縮小投影露光法に
よって露光する。
【００１８】このような半導体装置の製造工程におい
て、図１（Ａ）に示した配線層形成のためのレジストパ
ターン３０と、図１（Ｂ）に示したホール形成のための
レジストパターン４０とを比較する。ホールを形成する
ためのマスク２０においては、すべてのホールパターン
２１が設計上に位置に正しく形成されているわけではな
く、ホールパターン２１ａ，２１ｂのように意図せずに
設計上の位置からずれているものがある。従って、この
マスク２０から形成されたホール形成用のレジストパタ
ーン４０においても同様にホールパターン４１ａ，４１
ｂのように設計上の位置からずれたホールパターンがで
きる。しかし、この実施の形態１のように配線パターン
の形成に、配線マスク１０とホールマスク２０との二重
露光をすれば、配線パターン３０におけるホール貫通部
の配線間の拡張部もこれに対応してずれて形成され、ホ
ールが配線に接触することなく貫通することができる。
これが、仮に配線パターン３０の配線間の拡張部３３が
すべて設計上の位置にあれば、ホールのパターン２１が
パターン２１ａ，２１ｂのようにずれている場合、ホー
ルが配線に接触するおそれがある。しかし、この実施の
形態のように、後の工程で使用するホールマスク２０を
予め用いて配線パターンを形成することにより、後工程
で形成するホール位置に合致するように配線間の拡張部
を設けた配線パターンを形成することができる。
【００１９】このように露光することで、配線層とホー
ルとの重ね合わせ誤差のうち、マスク上のパターンの位
置精度における誤差が実質的に削除されることになり、
設計上必要となる重ね合わせ余裕をその分小さくするこ
とが可能となる。すなわち、この露光方法を用いること
で、同じ面積により多くのパターン配置をすることが可
能となり高集積化が達成されるものである。
【００２０】実施の形態２．本発明の実施の形態２を図
に従って説明する。図２は、この実施の形態２による配
線層の露光方法を示す概念図である。この実施の形態２
の配線層のパターンは、下層に形成されるホールに対
し、その上層に形成される配線層のカバーの重ね合わせ
の精度を向上させるように配線層を形成しようとするも
のである。
【００２１】先ず、層間を結ぶ導通路を設けるために、
ホール（層間を貫通した開口部）を形成する工程につい
て説明する。図２（Ａ）は、ホール層形成を説明するた
めの図である。図２（Ａ）において、１１０はホール形
成のための露光マスクであり、１１１はホールパターン
である。このホール形成用マスク１１０において、１１
１ａ，１１１ｂは、破線で示された設計上の位置から意
図せずにずれた位置に形成されたホールである。この露
光マスクを用いて、ホール形成のためのポジレジスト膜
に対して、投影縮小露光法により露光する。この露光マ
スクとしては、クレーム（Cr）マスクまたはハーフトー
ンマスクなどを用いる。
【００２２】図２（Ａ）において、１２０はこの露光マ
スク１１０により形成したポジのレジストパターンであ
り、１２１はホールを形成するためのホールパターンで
ある。１２１ａ，１２１ｂは、破線で示した設計上の位
置からずれたホールパターンである。
【００２３】次に、このように形成されたホールパター
ンに対し、その上層で接続する配線層を形成する工程に
ついて説明する。図２（Ｂ）において、１３０は配線層
形成のための一回目露光マスクであり、１３１は並行な
配線の配線パターン、１３２は配線間隔のパターンであ
る。この露光マスクには、クローム（Cr）マスクなどを
用いる。配線層のパターン形成のために予め形成された
ネガレジスト膜に対して、露光はまず第一のマスクであ
る、平行な配線パターンをもつマスク１３０により、ホ
ールの直上の延長線上にあたらない配線の寸法が必要な
寸法となる露光量により行われる。
【００２４】次に、図２（Ｂ）において、１１０は配線
層形成のための二回目露光マスクであり、先の工程で配
線層の下層にホールを形成するために用いたマスク１１
０と同じものであり、１１１はホールのパターンであ
る。このホールパターンのマスク１１０において、ホー
ル１１１ａ，１１１ｂは、それぞれ破線で示す設計上の
位置から意図せずにずれたホールパターンである。この
露光マスク１１０としては、クレーム（Cr）マスクまた
はハーフトーンマスクなどを用いる。配線形成用の一回
目露光マスク１３０の露光に続いて、先に行ったホール
工程のマスク１１０を二回目露光マスクとして、ホール
の直上で、ホールと接続する部分の配線の寸法が、必要
な寸法となる露光量で露光を行う。このように、この実
施の形態２では配線層の形成時に、配線層マスク１３０
とホール層マスク１１０によりネガレジスト膜に対して
二重露光を行う。
【００２５】図２（Ｂ）において、１４０は一回目およ
び二回目の露光を合成して得られたネガのレジストパタ
ーンである。１４１は配線パターン、１４２は配線間パ
ターン、１４３はホールとの接続のための配線の拡張部
である。配線の拡張部１４３ａ，１４３ｂは、ホールの
レジストパターン１２０においてずれて形成されたホー
ル１２１ａ，１２１ｂに対応してずれている。このよう
に、一回目露光マスク１３０および二回目露光マスク１
１０の二重露光により、配線の拡張位置が、ホールの直
上の位置に正確に合致するように、設計上ではなく、実
際に使用するホールのマスクで決定される。
【００２６】次に、実際の半導体装置の製造工程につい
て述べると、半導体基板または導電層の上にシリコン酸
化膜などの層間絶縁膜を形成し、さらにこの上にレジス
ト膜を形成する。層間絶縁膜を貫通して導電路を設ける
ために、このレジスト膜に、ホールのパターン１２０を
形成する。その後、このレジストパターン１２０を用い
て、絶縁膜にホール（貫通開口部）を形成する。次に、
このようにして開口した絶縁膜のホールの中と絶縁膜の
上とに、配線層を形成するためのポリシリコン膜、アル
ミ膜などの導電性膜を形成する。次に、この導電性膜の
上にレジスト膜を施し、配線のネガレジストパターン１
４０を形成する。そして、このレジストパターン１４０
をマスクとして導電性膜をエッチングして配線層を形成
し、ホールの導電路を介して層間の導通をとる。
【００２７】なお、このようなパターン形成の露光方法
における露光光としては、水銀灯のｇ線（４３６ｎ
ｍ）、もしくはｉ線（３６５ｎｍ）、もしくはKrFエキ
シマレーザー光（２４８ｎｍ）、もしくはArFエキシマ
レーザー光（１９３ｎｍ）をもちいて、縮小投影露光法
によって露光する。
【００２８】このような半導体装置の製造工程におい
て、図２（Ａ）に示したホール形成のためのレジストパ
ターン１２０と、図２（Ｂ）に示した配線層形成のため
のレジストパターン１４０とを比較する。ホールを形成
するためのマスク１２０においては、すべてのホールパ
ターン１２１が設計上の位置に正しく形成されているわ
けではなく、ホールパターン１２１ａ，１２１ｂは設計
上の位置から意図せずにずれている。配線パターン１４
０におけるホール接続部の配線の拡張部１４１ａ，１４
１ｂもこれに対応してずれており、ホールが配線からず
れることなく接続される。これが、仮に配線パターンの
配線の拡張部がすべて設計上に位置にあれば、ホールパ
ターン１２１がずれている場合、ホールが配線からずれ
るおそれがある。しかし、この実施の形態２のように、
先の工程で使用したホールマスク１１０を用いて配線パ
ターンを形成することにより、先の工程で形成したホー
ル位置に合致するように配線の拡張部を設けた配線パタ
ーンを形成することができる。
【００２９】このように、下層で形成される、ポジレジ
ストによるホールに対する配線層のカバーの重ね合わせ
精度を向上させるべく、配線層の形成レジストをネガレ
ジストで行い、配線層のマスクによる露光と、ホールの
マスクの露光による二重露光により配線層を形成する。
この実施の形態では、ネガレジストで配線を形成するの
で、ポジ用のホールマスクで露光された部分のみ配線の
幅が拡がって形成される。これにより、実施の形態１と
同様に自動的にマスクの相互位置誤差による重ね合わせ
ずれが補正される。
【００３０】このように露光することで、ホールと配線
層との重ね合わせ誤差のうち、マスク上のパターンの位
置精度による誤差が実質的に削除されることになり、設
計上必要となる重ね合わせ余裕をその分小さくすること
が可能となる。すなわち、この露光方法を用いること
で、同じ面積により多くのパターン配置をすることが可
能となり高集積化が達成されるものである。
【００３１】実施の形態３．この発明の実施の形態３を
図に従って説明する。図３は、この実施の形態３による
配線層の露光方法を示す概念図である。この配線層のパ
ターンは、下層のホール層をネガレジストでレベンソン
位相シフトマスクにより形成し、上層の配線層をポジレ
ジストで、レベンソン位相シフトマスクにより形成し、
下層のホールに対して、その上層に形成される配線層の
カバーの重ね合わせの精度を向上させるように配線層を
形成しようとするものである。
【００３２】先ず、層間を結ぶ導通路を設けるために、
ホール（貫通した開口部）を形成する工程について説明
する。図３（Ａ）は、ホール層形成を説明するための図
である。図３（Ａ）において、２１０はホール形成のた
めのレベンソン位相シフトマスクによる一回目露光マス
クであり、２１１はシフターなしのクローム（Cr）開口
部、２１２はシフター開口部である。また、図３（Ａ）
において、２２０はホール形成のためのレベンソン位相
シフトマスクによる二回目露光マスクであり、２２１は
シフターなしのクローム（Cr）開口部、２２２はシフタ
ー開口部である。この一回目露光マスク２１０および二
回目露光マスク２２０を用いて、ホール形成のためのネ
ガのレジスト膜に対して、投影縮小露光法により二重露
光する。
【００３３】図３（Ａ）において、２３０はこの一回目
及び二回目のレベンソン位相シフトマスク２１０，２２
０の二重露光により形成したネガのレジストパターンで
あり、２３１はホールを形成するためのホールパターン
である。
【００３４】次に、このホール形成用のレジストパター
ン２３０で形成したホールに、その上層で接続する配線
層を形成する工程について説明する。図３（Ｂ）におい
て、２４０はレベンソン位相シフトマスクによる配線層
形成用の一回目露光マスクであり、２４１はシフターな
しのクローム（Cr）開口部、２４２はシフター開口部で
ある。配線層のパターン形成のために予め形成されたポ
ジレジスト膜に対して、露光はまず第一のマスクであ
る、平行な配線パターンをもつマスク２４０により、ア
ンダー露光で露光する。
【００３５】次に、図３（Ｂ）において、２１０はレベ
ンソン位相シフトマスクによる配線層形成のための二回
目露光マスクであり、、２１１はシフターなしのクロー
ム（Cr）開口部、２１２はシフター開口部である。この
マスク２１０は、配線層の下層にホールを形成するため
に用いた一回目露光マスク２１０と同じものである。ま
た、２６０はレベンソン位相シフトマスクによる配線層
形成のための三回目露光マスクであり、２６１はシフタ
ーなしのクローム（Cr）開口部、２６２はシフター開口
部である。このマスク２２０は、配線層の下層にホール
を形成するために用いた二回目露光マスク２２０と同じ
ものである。配線層形成の一回目露光マスク２４０の露
光に続いて、先に行ったホール工程の一回目及び二回目
のマスク２１０，２２０と同じ露光マスクをもちいて、
二回目および三回目の露光を行う。この露光は、ホール
の直上で、ホールと接続する部分の配線の寸法が、必要
な寸法となる露光量により行なう。このように、この実
施の形態３では配線層の形成時に、配線層マスク２４０
とホール層マスク２１０，２２０によりポジレジスト膜
に対して三重露光を行う。
【００３６】図３（Ｂ）において、２７０は三重露光を
合成して得られたポジのレジストパターンである。２７
１は配線パターン、２７２は配線間パターンであり、２
７３はホールとの接続のための配線の拡張部である。配
線層形成用の一回目露光マスク２４０、およびホール形
成用のマスクを用いた二回目、三回目露光マスク２１０
および２２０の三重露光により、配線の拡張位置が、ホ
ールの直上の位置に正確にくるように、設計上ではな
く、実際に使用するホールのマスクで決定される。
【００３７】次に、実際の半導体装置の製造工程につい
て述べると、半導体基板または導電層の上にシリコン酸
化膜などの層間絶縁膜を形成する。さらにこの上にレジ
スト膜を形成し、層間絶縁膜を貫通して導電路を設ける
ために、レジスト膜にホールのパターン２３０を形成す
る。その後、このレジストパターン２３０を用いて、絶
縁膜にホール（貫通開口部）を形成する。次に、このよ
うにして開口した絶縁膜のホールの中と絶縁膜の上と
に、配線層を形成するためのポリシリコン膜、アルミ膜
などの導電性膜を形成する。次に、この導電性膜の上に
レジスト膜を施し、配線のレジストパターン２７０を形
成する。そして、このレジストパターン２７０をマスク
として導電性膜をエッチングして配線層を形成し、ホー
ルの導電路を介して層間の導通をとる。
【００３８】なお、このようなパターン形成の露光方法
における露光光としては、水銀灯のｇ線（４３６ｎ
ｍ）、もしくはｉ線（３６５ｎｍ）、もしくはKrFエキ
シマレーザー光（２４８ｎｍ）、もしくはArFエキシマ
レーザー光（１９３ｎｍ）をもちいて、縮小投影露光法
によって露光する。
【００３９】このような半導体装置の製造工程におい
て、図３（Ａ）に示したホール形成のためのレジストパ
ターン２３０と、図３（Ｂ）に示した配線層形成のため
のレジストパターン２７０とを比較する。この実施の形
態３のように、先の工程で使用したホールマスク２１
０，２２０を用いて配線パターンを形成することによ
り、先の工程で形成したホール位置に正確に合致するよ
うに配線の拡張部を設けた配線パターンを形成すること
ができる。
【００４０】このように、下層のホール層をネガレジス
トでレベンソン位相シフトマスクの二重露光法で形成
し、下層で形成されるネガレジストによるホールに対し
て、その上層で形成される配線層のカバーの重ね合わせ
精度を向上させるべく、上層の配線層をポジレジスト
で、レベンソン位相シフトマスクでアンダー露光で形成
し、さらに２枚のホール用マスクでホール形成と同様に
二重露光を追加する。すなわち、トータルで三重露光す
ることで配線層を形成する。
【００４１】このように露光することで、ホールと配線
層との重ね合わせ誤差のうち、マスク上のパターンの位
置精度による誤差が実質的に削除されることになり、設
計上必要となる重ね合わせ余裕をその分小さくすること
が可能となる。すなわち、この露光方法を用いること
で、同じ面積により多くのパターン配置をすることが可
能となり高集積化が達成されるものである。
【００４２】
【発明の効果】以上説明したように、この発明によれ
ば、半導体装置の製造工程において、投影露光方法によ
りマスクパターンを形成するに際して、マスク誤差の重
ね合わせ精度への影響を自動的に打ち消すようにした露
光方法が得られものであり、さらにこのような露光方法
を用いた半導体装置の製造方法、またこのような製造方
法によって製造された半導体装置を得ることができるも
のである。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による露光方法を示
す概念図である。
【図２】 この発明の実施の形態２による露光方法を示
す概念図である。
【図３】 この発明の実施の形態３による露光方法を示
す概念図である。
【符号の説明】
１０、１３０、２４０ 配線層形成用マスクパターン、
２０、１１０、２１０、２２０ ホール形成用マスク
パターン、３０、１４０、２７０ 配線層形成用レジス
トパターン、 ４０、１２０、２３０ ホール形成用レ
ジストパターン。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の主面に並行な第１の層を形
    成するために用いられるレジストパターンを形成するた
    めの第１のマスクと、前記第１の層に垂直に交差する通
    路を形成するために用いられるレジストパターンを形成
    するための第２のマスクとを備え、前記第１のマスクと
    前記第２のマスクとの投影露光法による多重露光により
    前記第１の層を形成するために用いられるレジストパタ
    ーンを形成するようにしたことを特徴とする半導体装置
    の製造方法。
  2. 【請求項２】 前記第１の層を複数の配線を含む配線層
    とし、前記通路をこの配線層に垂直な複数の開口とした
    ことを特徴とする請求項１に記載の半導体装置の製造方
    法。
  3. 【請求項３】 前記配線層形成のためのレジストパター
    ンを形成する工程の後、前記開口形成のためのレジスト
    パターンを形成する工程を行い、前記配線層の配線の間
    に前記開口が位置するようにしたことを特徴とする請求
    項２に記載の半導体装置の製造方法。
  4. 【請求項４】 前記開口形成のためのレジストパターン
    を形成する工程の後、前記配線層形成のためのレジスト
    パターンを形成する工程を行い、前記開口と前記配線層
    の配線とが交わるようにしたことを特徴とする請求項２
    に記載の半導体装置の製造方法。
  5. 【請求項５】 前記第１のマスクとして少なくとも１枚
    のレベンソン位相シフトマスクを用い、前記第２のマス
    クとして少なくとも２枚のレベルソン位相シフトマスク
    を用いたことを特徴とする請求項１ないし４のいずれか
    １項に記載の半導体装置の製造方法。
  6. 【請求項６】 請求項１ないし５のいずれか１項に記載
    の半導体装置の製造方法によって製造したことを特徴と
    する半導体装置。
JP8240096A 1996-09-11 1996-09-11 半導体装置およびその製造方法 Ceased JPH1092714A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP8240096A JPH1092714A (ja) 1996-09-11 1996-09-11 半導体装置およびその製造方法
KR1019970003623A KR100243361B1 (ko) 1996-09-11 1997-02-05 반도체 장치의 제조방법
US08/799,595 US6162736A (en) 1996-09-11 1997-02-12 Process for fabricating a semiconductor integrated circuit utilizing an exposure method
DE19715730A DE19715730A1 (de) 1996-09-11 1997-04-15 Halbleiterbauelement und Verfahren zu seiner Herstellung
US09/609,944 US6329306B1 (en) 1996-09-11 2000-07-03 Fine patterning utilizing an exposure method in photolithography
US09/971,641 US20020022353A1 (en) 1996-09-11 2001-10-09 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8240096A JPH1092714A (ja) 1996-09-11 1996-09-11 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JPH1092714A true JPH1092714A (ja) 1998-04-10
JPH1092714A5 JPH1092714A5 (ja) 2004-09-16

Family

ID=17054440

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8240096A Ceased JPH1092714A (ja) 1996-09-11 1996-09-11 半導体装置およびその製造方法

Country Status (4)

Country Link
US (3) US6162736A (ja)
JP (1) JPH1092714A (ja)
KR (1) KR100243361B1 (ja)
DE (1) DE19715730A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000025181A1 (en) * 1998-10-23 2000-05-04 Hitachi, Ltd. Method for fabricating semiconductor device and method for forming mask suitable therefor
US6636294B2 (en) * 1998-08-28 2003-10-21 Canon Kabushiki Kaisha Microdevice and structural components of the same
US7741016B2 (en) 2006-07-18 2010-06-22 Fujitsu Semiconductor Limited Method for fabricating semiconductor device and exposure mask

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000277427A (ja) * 1999-03-29 2000-10-06 Canon Inc デバイス製造方法
JP3367460B2 (ja) * 1999-04-09 2003-01-14 日本電気株式会社 半導体装置の製造方法およびこれに用いるフォトマスク
US6664011B2 (en) 2001-12-05 2003-12-16 Taiwan Semiconductor Manufacturing Company Hole printing by packing and unpacking using alternating phase-shifting masks
US6943124B1 (en) 2002-07-17 2005-09-13 Taiwan Semiconductor Manufacturing Company Two step exposure to strengthen structure of polyimide or negative tone photosensitive material
KR100576832B1 (ko) 2004-11-05 2006-05-10 삼성전자주식회사 비대칭 패턴들을 위한 포토 공정의 수행방법들 및 그를이용한 반도체 장치의 형성방법들
JP4698279B2 (ja) * 2005-05-02 2011-06-08 ユニ・チャーム株式会社 清掃具
JP4768469B2 (ja) * 2006-02-21 2011-09-07 株式会社東芝 半導体装置の製造方法
US8124326B2 (en) * 2009-03-03 2012-02-28 Micron Technology, Inc. Methods of patterning positive photoresist

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58209124A (ja) * 1982-05-31 1983-12-06 Toshiba Corp レジストパタ−ン形成方法
JPH0290509A (ja) * 1988-09-27 1990-03-30 Sanyo Electric Co Ltd 半導体装置の製造方法
US5298365A (en) * 1990-03-20 1994-03-29 Hitachi, Ltd. Process for fabricating semiconductor integrated circuit device, and exposing system and mask inspecting method to be used in the process
DE69131497T2 (de) * 1990-06-21 2000-03-30 Matsushita Electronics Corp., Kadoma Photomaske, die in der Photolithographie benutzt wird und ein Herstellungsverfahren derselben
JPH04125938A (ja) * 1990-09-18 1992-04-27 Fujitsu Ltd 電界効果半導体装置およびその製造方法
JPH04158522A (ja) * 1990-10-23 1992-06-01 Fujitsu Ltd 微細なホールパターンを形成する方法
JP3084761B2 (ja) * 1991-02-28 2000-09-04 株式会社ニコン 露光方法及びマスク
DE4115909C1 (ja) * 1991-05-15 1992-11-12 Siemens Ag, 8000 Muenchen, De
KR950004968B1 (ko) * 1991-10-15 1995-05-16 가부시키가이샤 도시바 투영노광 장치
JPH05243114A (ja) * 1992-02-26 1993-09-21 Nec Corp 露光方法
US5329335A (en) * 1992-03-17 1994-07-12 Nippon Steel Corporation Method and apparatus for projection exposure
KR970003593B1 (en) * 1992-09-03 1997-03-20 Samsung Electronics Co Ltd Projection exposure method and device using mask
JPH06151269A (ja) * 1992-11-05 1994-05-31 Fujitsu Ltd 半導体装置の製造方法
US5523258A (en) * 1994-04-29 1996-06-04 Cypress Semiconductor Corp. Method for avoiding lithographic rounding effects for semiconductor fabrication
JPH0864519A (ja) * 1994-08-08 1996-03-08 Korea Electron Telecommun Ｔ字形のゲートの形成のためのフォトマスクおよびその製造方法
US6043164A (en) * 1996-06-10 2000-03-28 Sharp Laboratories Of America, Inc. Method for transferring a multi-level photoresist pattern
KR100201040B1 (ko) * 1996-08-26 1999-06-15 다니구찌 이찌로오; 기타오카 다카시 위상 쉬프트 마스크 및 그 제조 방법
US5776660A (en) * 1996-09-16 1998-07-07 International Business Machines Corporation Fabrication method for high-capacitance storage node structures

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6636294B2 (en) * 1998-08-28 2003-10-21 Canon Kabushiki Kaisha Microdevice and structural components of the same
WO2000025181A1 (en) * 1998-10-23 2000-05-04 Hitachi, Ltd. Method for fabricating semiconductor device and method for forming mask suitable therefor
US6518180B1 (en) 1998-10-23 2003-02-11 Hitachi, Ltd. Method for fabricating semiconductor device and method for forming mask suitable therefor
US7741016B2 (en) 2006-07-18 2010-06-22 Fujitsu Semiconductor Limited Method for fabricating semiconductor device and exposure mask

Also Published As

Publication number Publication date
US20020022353A1 (en) 2002-02-21
DE19715730A1 (de) 1998-03-12
KR19980023940A (ko) 1998-07-06
US6162736A (en) 2000-12-19
US6329306B1 (en) 2001-12-11
KR100243361B1 (ko) 2000-03-02

Similar Documents

Publication Publication Date Title
US5723236A (en) Photomasks and a manufacturing method thereof
JPH1092714A (ja) 半導体装置およびその製造方法
US6420077B1 (en) Contact hole model-based optical proximity correction method
JP2001188337A (ja) フォトマスクの形成方法及び半導体装置の製造方法
US6828071B2 (en) Method of aligning a wafer and masks
US7945869B2 (en) Mask and method for patterning a semiconductor wafer
JP2001083688A (ja) フォトマスク、レジストパターンの形成方法、アライメント精度計測方法及び半導体装置の製造方法
JP3952248B2 (ja) 露光方法およびそれに用いられるマスクの製造方法
JP3757551B2 (ja) マスクパターン作成方法およびこの方法により形成されたマスク
US6767672B2 (en) Method for forming a phase-shifting mask for semiconductor device manufacture
JP4904529B2 (ja) 半導体素子のオーバーレイバーニアとその製造方法
JP2000338647A (ja) 位相マスクおよびその作成方法
US6537709B2 (en) Photo mask having film formed from halftone material, method of manufacturing photo mask, and method of manufacturing semiconductor device
JP2000021978A (ja) フォトマスクおよびパターン形成方法
JP2748029B2 (ja) 位置合わせマーク作成方法
TW393594B (en) Testing method of the double-layer mask alignment
JP3696982B2 (ja) 半導体集積回路露光用のフォトマスク
TW463232B (en) Method to form two different patterns by using the same mask
KR20010028305A (ko) 위치정합 보정 방법
JP2001223155A (ja) フォトリソグラフィ方法
TWI298420B (en) Phase shift mask for ultra-small hole patterning
KR100780761B1 (ko) 마스크 프로세스를 통한 위치 보정 제어 방법
US20040137649A1 (en) Method of fabricating semiconductor device comprising superposition inspection step
JP2009151184A (ja) フォトマスクの製造方法
JPH09213609A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050301

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060516

A045 Written measure of dismissal of application [lapsed due to lack of payment]

Free format text: JAPANESE INTERMEDIATE CODE: A045

Effective date: 20060926