JP2000077396A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/425—Barrier, adhesion or liner layers
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
- H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
- H10P50/28—Dry etching; Plasma etching; Reactive-ion etching of insulating materials
- H10P50/282—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of inorganic materials
- H10P50/283—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of inorganic materials by chemical means
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/071—Manufacture or treatment of dielectric parts thereof
- H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】コンタクト抵抗を低くかつ均一にして確実に接
続孔を開けることのできる方法と、これにより作製され
る半導体装置を提供すること。 【解決手段】Ｃ4 Ｆ8 ／Ａｒ／Ｏ2 の如き高Ｃ／Ｆ比の
ガスにＣＨＦ3 の如き低Ｃ／Ｆ比のガスを例えば３：１
の割合で少量加えたエッチングガスを用いてＳＯＧ層７
を含む絶縁層３をプラズマエッチングする。
続孔を開けることのできる方法と、これにより作製され
る半導体装置を提供すること。 【解決手段】Ｃ4 Ｆ8 ／Ａｒ／Ｏ2 の如き高Ｃ／Ｆ比の
ガスにＣＨＦ3 の如き低Ｃ／Ｆ比のガスを例えば３：１
の割合で少量加えたエッチングガスを用いてＳＯＧ層７
を含む絶縁層３をプラズマエッチングする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基体上に絶
縁層を有する半導体装置、特に下部導電層が電極又は配
線として半導体基体上に形成され、この下部導電層上を
覆う絶縁層に接続孔が形成され、前記下部導電層に接続
される上部導電層が電極又は配線として前記接続孔に形
成されている多層配線構造の半導体装置及びその製造方
法に関するものである。
縁層を有する半導体装置、特に下部導電層が電極又は配
線として半導体基体上に形成され、この下部導電層上を
覆う絶縁層に接続孔が形成され、前記下部導電層に接続
される上部導電層が電極又は配線として前記接続孔に形
成されている多層配線構造の半導体装置及びその製造方
法に関するものである。
【０００２】
【従来の技術】半導体集積回路装置においては、多層配
線構造は上下の電極又は配線間を接続するために必須で
あり、次のような方法で形成される。
線構造は上下の電極又は配線間を接続するために必須で
あり、次のような方法で形成される。
【０００３】図１（ａ）に示すように、接続孔（ビアホ
ール）を形成する前の状態では、シリコン半導体基板上
に設けたＳｉＯ2 層１上に、下部配線２が形成され、こ
の上は絶縁層３で覆われている。下部配線２は、厚さ
０．１μｍのチタンナイトライド（以下、ＴｉＮと記す
ことがある。）層４と、厚さ０．４μｍのアルミニウム
合金層（例えばＡｌ−Ｓｉ−Ｃｕ又はＡｌ−Ｃｕ）層５
と、厚さ０．０１μｍのチタン（以下、Ｔｉと記すこと
がある。）層６と、厚さ０．０７５μｍのＴｉＮ層７と
をこの順に、スパッタ法などで積層した積層構造からな
っている。そして、絶縁層３は、層間絶縁膜として、テ
トラエチルオルソシリケートを液体ソースとしてＯ3 な
どの酸化剤を用いてプラズマ発生下で成膜された厚さ
０．３μｍのＳｉＯ2 層（以下、ＰＴＥＯＳ層と記する
ことがある。）８と、ＳｉＯｘをアルコールに溶解した
薬液の塗布及びベークで成膜された厚さ０．４μｍのシ
リコン・オン・グラス層（以下、ＳＯＧ層と記すること
がある。）９と、上層の厚さ０．３μｍのＰＴＥＯＳ層
１０とをこの順に積層した積層構造からなっている。な
お、図１（ａ）は下部配線２上のＳＯＧ層８の膜厚が小
さい場合であるが、図２（ａ）のようにその膜厚が大き
い場合も同様である。
ール）を形成する前の状態では、シリコン半導体基板上
に設けたＳｉＯ2 層１上に、下部配線２が形成され、こ
の上は絶縁層３で覆われている。下部配線２は、厚さ
０．１μｍのチタンナイトライド（以下、ＴｉＮと記す
ことがある。）層４と、厚さ０．４μｍのアルミニウム
合金層（例えばＡｌ−Ｓｉ−Ｃｕ又はＡｌ−Ｃｕ）層５
と、厚さ０．０１μｍのチタン（以下、Ｔｉと記すこと
がある。）層６と、厚さ０．０７５μｍのＴｉＮ層７と
をこの順に、スパッタ法などで積層した積層構造からな
っている。そして、絶縁層３は、層間絶縁膜として、テ
トラエチルオルソシリケートを液体ソースとしてＯ3 な
どの酸化剤を用いてプラズマ発生下で成膜された厚さ
０．３μｍのＳｉＯ2 層（以下、ＰＴＥＯＳ層と記する
ことがある。）８と、ＳｉＯｘをアルコールに溶解した
薬液の塗布及びベークで成膜された厚さ０．４μｍのシ
リコン・オン・グラス層（以下、ＳＯＧ層と記すること
がある。）９と、上層の厚さ０．３μｍのＰＴＥＯＳ層
１０とをこの順に積層した積層構造からなっている。な
お、図１（ａ）は下部配線２上のＳＯＧ層８の膜厚が小
さい場合であるが、図２（ａ）のようにその膜厚が大き
い場合も同様である。
【０００４】そして次に、図１（ｂ）、図２（ｂ）に示
すように、所定パターンのフォトレジスト（図示せず）
をマスクにして、フッ化炭素系のエッチングガスを用い
てプラズマ（ドライ）エッチングを行い、絶縁層３を通
して下部配線３に達する接続孔（ビアホール）１１を形
成する。更に、仮想線で示すように、スパッタ法及びフ
ォトリソグラフィー技術によって、アルミニウムなどの
上部配線１２を形成し、接続孔１１を通して下部配線２
と接続する。
すように、所定パターンのフォトレジスト（図示せず）
をマスクにして、フッ化炭素系のエッチングガスを用い
てプラズマ（ドライ）エッチングを行い、絶縁層３を通
して下部配線３に達する接続孔（ビアホール）１１を形
成する。更に、仮想線で示すように、スパッタ法及びフ
ォトリソグラフィー技術によって、アルミニウムなどの
上部配線１２を形成し、接続孔１１を通して下部配線２
と接続する。
【０００５】このドライエッチングでは、一般的に用い
られている図６に示す平行平板型ＲＩＥタイプの装置を
用いる。これは、上部、下部の両電極１３、１４に各々
高周波電源１５、１６を持つタイプのもの〔ＵＮＩＴＹ
ＩＥＭ（Ｉｏｎ Ｅｎｅｒｇｙ Ｍｏｄｕｌａｔｉｏ
ｎ）〕を使用する。この装置は、一般的に、中密度のプ
ラズマエッチング装置と言われている。
られている図６に示す平行平板型ＲＩＥタイプの装置を
用いる。これは、上部、下部の両電極１３、１４に各々
高周波電源１５、１６を持つタイプのもの〔ＵＮＩＴＹ
ＩＥＭ（Ｉｏｎ Ｅｎｅｒｇｙ Ｍｏｄｕｌａｔｉｏ
ｎ）〕を使用する。この装置は、一般的に、中密度のプ
ラズマエッチング装置と言われている。
【０００６】このプラズマエッチングに際して、エッチ
ングガスとして主として次の２種類のガスが下記の条件
で使用される。 （１）ＣＨＦ3 ／Ａｒ／Ｏ2 の混合ガス（Ｓｉ3 Ｎ4 や
ＴｉＮに対する選択比は低い。） ＣＨＦ3 ／Ａｒ／Ｏ2 ＝５０／５００／９ｓｃｃｍ、圧
力＝５０ｍＴ、 ＲＦ（上部電極／下部電極）＝２２００／１０００Ｗ、 背圧（中央部／エッジ部）＝１０／３５Ｔ、 温度（下部電極／上部電極／チャンバー側壁）＝−２０
／３０／４０℃ （２）Ｃ4 Ｆ8 ／Ａｒ／Ｏ2 の混合ガス（Ｓｉ3 Ｎ4 や
ＴｉＮに対する選択比は高い。） Ｃ4 Ｆ8 ／Ａｒ／Ｏ2 ＝１８／４２０／１１ｓｃｃｍ、
圧力＝３０ｍＴ ＲＦ（上部電極／下部電極）＝２２００／１４００Ｗ、 背圧（中央部／エッジ部）＝１０／３５Ｔ、 温度（下部電極／上部電極／チャンバー側壁）＝−２０
／３０／４０℃
ングガスとして主として次の２種類のガスが下記の条件
で使用される。 （１）ＣＨＦ3 ／Ａｒ／Ｏ2 の混合ガス（Ｓｉ3 Ｎ4 や
ＴｉＮに対する選択比は低い。） ＣＨＦ3 ／Ａｒ／Ｏ2 ＝５０／５００／９ｓｃｃｍ、圧
力＝５０ｍＴ、 ＲＦ（上部電極／下部電極）＝２２００／１０００Ｗ、 背圧（中央部／エッジ部）＝１０／３５Ｔ、 温度（下部電極／上部電極／チャンバー側壁）＝−２０
／３０／４０℃ （２）Ｃ4 Ｆ8 ／Ａｒ／Ｏ2 の混合ガス（Ｓｉ3 Ｎ4 や
ＴｉＮに対する選択比は高い。） Ｃ4 Ｆ8 ／Ａｒ／Ｏ2 ＝１８／４２０／１１ｓｃｃｍ、
圧力＝３０ｍＴ ＲＦ（上部電極／下部電極）＝２２００／１４００Ｗ、 背圧（中央部／エッジ部）＝１０／３５Ｔ、 温度（下部電極／上部電極／チャンバー側壁）＝−２０
／３０／４０℃
【０００７】
【発明が解決しようとする課題】しかしながら、上記の
エッチングガスによるドライエッチングはいずれも、次
のような問題点を有している。
エッチングガスによるドライエッチングはいずれも、次
のような問題点を有している。
【０００８】（１）ビアホールドライエッチングにＣＨ
Ｆ3 ／Ａｒ／Ｏ2 混合ガスを用いると、Ａｌ合金層５の
上層のＴｉＮ層７（更にはＴｉＮ層６）がエッチオフさ
れてしまう。この時、問題となるのは、ＴｉＮ層７の下
のＡｌ合金層５が露出すると、エッチング後にＡｌの表
面にフッ化された層（ＡｌＦｘ層）が残る。このＡｌＦ
ｘ層によって、コンタクトの高抵抗化、並びにバラツキ
の拡大が生じ、デバイスの性能に悪影響を及ぼすことは
一般的に知られている。ただし、現行の０．３〜０．４
μｍ程度のサイズのビアホールにおいては、このＡｌＦ
ｘ層は、次工程のメタル（上部配線用）のデポジション
の際のスパッタエッチにより除去されてしまうため、今
のところ問題にはなっていない。しかし、今後ビアホー
ルのサイズが小さくなっていくにつれ、スパッタエッチ
が不十分となって、フッ化された層が除去しきれなくな
ることが予想される。
Ｆ3 ／Ａｒ／Ｏ2 混合ガスを用いると、Ａｌ合金層５の
上層のＴｉＮ層７（更にはＴｉＮ層６）がエッチオフさ
れてしまう。この時、問題となるのは、ＴｉＮ層７の下
のＡｌ合金層５が露出すると、エッチング後にＡｌの表
面にフッ化された層（ＡｌＦｘ層）が残る。このＡｌＦ
ｘ層によって、コンタクトの高抵抗化、並びにバラツキ
の拡大が生じ、デバイスの性能に悪影響を及ぼすことは
一般的に知られている。ただし、現行の０．３〜０．４
μｍ程度のサイズのビアホールにおいては、このＡｌＦ
ｘ層は、次工程のメタル（上部配線用）のデポジション
の際のスパッタエッチにより除去されてしまうため、今
のところ問題にはなっていない。しかし、今後ビアホー
ルのサイズが小さくなっていくにつれ、スパッタエッチ
が不十分となって、フッ化された層が除去しきれなくな
ることが予想される。
【０００９】（２）また、Ａｌ合金層５上のＴｉＮに対
して選択比の高いＣ4 Ｆ8 ／Ａｒ／Ｏ2 混合ガスを用い
る場合、ＴｉＮ層７上でエッチングをストップさせるこ
とになるため、次のような問題が生じる。 （ａ）膜中にＳｉ−Ｎ結合が存在するようなＳＯＧ層９
を絶縁層に使用しているので、Ｓｉ3 Ｎ4 に対して高い
選択比を持つこのガス系では、ＳＯＧに対しても選択性
が高く、ＳＯＧ層９にてエッチングが止まってしまう。
これは、ビアホール径が小さくなるほど顕著に現れる
（図３（ａ）参照）。 （ｂ）また、ＳＯＧ層９により平坦化を行うため、場所
によっては下部配線２上の層間膜（絶縁層３）の膜厚が
異なるので、このような箇所にビアホールを開ける場
合、層間膜の膜厚が厚い部分ではホールが開かない（即
ち、所定のエッチング時間ではエッチングが下部まで届
かない）ものが生じる可能性がある。
して選択比の高いＣ4 Ｆ8 ／Ａｒ／Ｏ2 混合ガスを用い
る場合、ＴｉＮ層７上でエッチングをストップさせるこ
とになるため、次のような問題が生じる。 （ａ）膜中にＳｉ−Ｎ結合が存在するようなＳＯＧ層９
を絶縁層に使用しているので、Ｓｉ3 Ｎ4 に対して高い
選択比を持つこのガス系では、ＳＯＧに対しても選択性
が高く、ＳＯＧ層９にてエッチングが止まってしまう。
これは、ビアホール径が小さくなるほど顕著に現れる
（図３（ａ）参照）。 （ｂ）また、ＳＯＧ層９により平坦化を行うため、場所
によっては下部配線２上の層間膜（絶縁層３）の膜厚が
異なるので、このような箇所にビアホールを開ける場
合、層間膜の膜厚が厚い部分ではホールが開かない（即
ち、所定のエッチング時間ではエッチングが下部まで届
かない）ものが生じる可能性がある。
【００１０】本発明の目的は、コンタクト抵抗を低くか
つ均一にして確実に接続孔を開けることのできる方法
と、これにより作製される半導体装置を提供することに
ある。
つ均一にして確実に接続孔を開けることのできる方法
と、これにより作製される半導体装置を提供することに
ある。
【００１１】
【課題を解決するための手段】本発明者は、上記した従
来技術の問題点について鋭意検討を加えた結果、まず以
下に述べる事実を考慮した。
来技術の問題点について鋭意検討を加えた結果、まず以
下に述べる事実を考慮した。
【００１２】上記したＣＨＦ3 （又はＣＦ4 ）のよう
に、フッ素原子数に対する炭素原子数の比（即ち、Ｃ／
Ｆ比）の低いガスの場合、プラズマ中のＦラジカルの量
は多く、ＳｉやＳｉ3 Ｎ4 、レジストなどはエッチング
され易くなることは一般的に知られている。これに対
し、上記したＣ4 Ｆ8 のようにＣ／Ｆ比の高いガスの場
合、プラズマ中のＣＦｘラジカルの量が多くなり、この
ＣＦｘラジカルが膜上に堆積し、ＳｉやＳｉ3 Ｎ4 がＦ
ラジカルと反応するのを防ぐ役割を果たす。その結果、
これらの膜がエッチングされにくくなるということも一
般的に知られている。
に、フッ素原子数に対する炭素原子数の比（即ち、Ｃ／
Ｆ比）の低いガスの場合、プラズマ中のＦラジカルの量
は多く、ＳｉやＳｉ3 Ｎ4 、レジストなどはエッチング
され易くなることは一般的に知られている。これに対
し、上記したＣ4 Ｆ8 のようにＣ／Ｆ比の高いガスの場
合、プラズマ中のＣＦｘラジカルの量が多くなり、この
ＣＦｘラジカルが膜上に堆積し、ＳｉやＳｉ3 Ｎ4 がＦ
ラジカルと反応するのを防ぐ役割を果たす。その結果、
これらの膜がエッチングされにくくなるということも一
般的に知られている。
【００１３】即ち、 （１）ＣＦ4 ガス（Ｃ／Ｆ比低い）の場合、プラズマ中
のＦラジカルの量は多く、ＳｉやＳｉ3 Ｎ4 、レジスト
はエッチングされ易い。 （２）ＣＨＦ3 ガス（Ｃ／Ｆ比少し低い）の場合、ＣＦ
4 ガスに比べてＦラジカルの量は少ない。これは、Ｈが
Ｆと結合し、ＨＦが生成されることによる。従って、Ｓ
ｉやレジストはエッチングされ難くなる。しかし、最近
使用されている、高密度プラズマを発生する装置の場
合、ＣＦｘラジカルの再解離によりＦラジカルが増える
ため、従来の低密度プラズマの場合に比べてＳｉやＳｉ
3 Ｎ4 レジストが削れ易くなる。 （３）Ｃ4 Ｆ8 ガス（Ｃ／Ｆ比が高い）の場合、他のガ
スに比べてプラズマ中のＣＦｘラジカルの量は多い。従
って、膜へのＣＦｘラジカルの堆積が多くなるため、他
のガスの時に比べてＳｉやＳｉ3 Ｎ4 レジストが削れに
くい。
のＦラジカルの量は多く、ＳｉやＳｉ3 Ｎ4 、レジスト
はエッチングされ易い。 （２）ＣＨＦ3 ガス（Ｃ／Ｆ比少し低い）の場合、ＣＦ
4 ガスに比べてＦラジカルの量は少ない。これは、Ｈが
Ｆと結合し、ＨＦが生成されることによる。従って、Ｓ
ｉやレジストはエッチングされ難くなる。しかし、最近
使用されている、高密度プラズマを発生する装置の場
合、ＣＦｘラジカルの再解離によりＦラジカルが増える
ため、従来の低密度プラズマの場合に比べてＳｉやＳｉ
3 Ｎ4 レジストが削れ易くなる。 （３）Ｃ4 Ｆ8 ガス（Ｃ／Ｆ比が高い）の場合、他のガ
スに比べてプラズマ中のＣＦｘラジカルの量は多い。従
って、膜へのＣＦｘラジカルの堆積が多くなるため、他
のガスの時に比べてＳｉやＳｉ3 Ｎ4 レジストが削れに
くい。
【００１４】これらのことをふまえて、本発明者は、Ｃ
4 Ｆ8 ／Ａｒ／Ｏ2 （高Ｃ／Ｆ比のガス）にＣＨＦ
3 （低Ｃ／Ｆ比のガス）を少量加えることによって、従
来技術の問題点を十二分に解消し、本発明の目的を実現
できることを見い出し、本発明に到達したのである。
4 Ｆ8 ／Ａｒ／Ｏ2 （高Ｃ／Ｆ比のガス）にＣＨＦ
3 （低Ｃ／Ｆ比のガス）を少量加えることによって、従
来技術の問題点を十二分に解消し、本発明の目的を実現
できることを見い出し、本発明に到達したのである。
【００１５】即ち、本発明は、フッ素原子数に対する炭
素原子数の比（Ｃ／Ｆ比）が異なる複数種のフッ化炭素
系ガスの混合ガス（例えば、Ｃ4 Ｆ8 とＣＨＦ3 との混
合ガス）を用いて、半導体基体上の絶縁層をエッチング
（特にプラズマエッチング）する工程を含む、半導体装
置の製造方法に係るものである。
素原子数の比（Ｃ／Ｆ比）が異なる複数種のフッ化炭素
系ガスの混合ガス（例えば、Ｃ4 Ｆ8 とＣＨＦ3 との混
合ガス）を用いて、半導体基体上の絶縁層をエッチング
（特にプラズマエッチング）する工程を含む、半導体装
置の製造方法に係るものである。
【００１６】本発明の製造方法によれば、Ｃ4 Ｆ8 ／Ａ
ｒ／Ｏ2 の如き高Ｃ／Ｆ比のガスにＣＨＦ3 の如き低Ｃ
／Ｆ比のガスを例えば３：１の割合で少量加えることに
よって、下記の顕著な効果を得ることができるのであ
る。
ｒ／Ｏ2 の如き高Ｃ／Ｆ比のガスにＣＨＦ3 の如き低Ｃ
／Ｆ比のガスを例えば３：１の割合で少量加えることに
よって、下記の顕著な効果を得ることができるのであ
る。
【００１７】（１）ＳＯＧのエッチングレートを増大さ
せることができる（後記の図３、図４参照）。Ｃ／Ｆ比
の低いガスを加えたことにより、プラズマ中のＦラジカ
ルが増加し、これによってＳｉ−Ｎ結合を含むようなＳ
ＯＧのエッチングレートも増大する。 （２）ＴｉＮのエッチングレートの極端な増加を防ぐこ
とができる（選択比２０以上）（後記の図５参照）。Ｆ
ラジカルの増加によるＴｉＮに対する選択比の低下が懸
念されたが、例えばＣＨＦ3 ガス中のＨによるＦラジカ
ルとの反応で、Ｆラジカルの極端な増加が抑えられ、選
択比についても２０以上を得ることができる。
せることができる（後記の図３、図４参照）。Ｃ／Ｆ比
の低いガスを加えたことにより、プラズマ中のＦラジカ
ルが増加し、これによってＳｉ−Ｎ結合を含むようなＳ
ＯＧのエッチングレートも増大する。 （２）ＴｉＮのエッチングレートの極端な増加を防ぐこ
とができる（選択比２０以上）（後記の図５参照）。Ｆ
ラジカルの増加によるＴｉＮに対する選択比の低下が懸
念されたが、例えばＣＨＦ3 ガス中のＨによるＦラジカ
ルとの反応で、Ｆラジカルの極端な増加が抑えられ、選
択比についても２０以上を得ることができる。
【００１８】こうした顕著な効果によって、本発明の製
造方法で作製される半導体装置は独得な構造を有するも
のとなり、コンタクト抵抗の低下及びその均一性の点で
優れたものとなる。
造方法で作製される半導体装置は独得な構造を有するも
のとなり、コンタクト抵抗の低下及びその均一性の点で
優れたものとなる。
【００１９】即ち、本発明による半導体装置は、表面側
にチタンナイトライド層を有する下部導電層が電極又は
配線として半導体基体上に形成され、この下部導電層上
を覆うようにスピン・オン・グラス層を含む絶縁層に接
続孔が形成され、前記下部導電層に接続される上部導電
層が電極又は配線として前記接続孔に形成されている半
導体装置であって、前記接続孔が前記絶縁層を通して前
記チタンナイトライド層の層厚の中間位置まで形成され
ている。
にチタンナイトライド層を有する下部導電層が電極又は
配線として半導体基体上に形成され、この下部導電層上
を覆うようにスピン・オン・グラス層を含む絶縁層に接
続孔が形成され、前記下部導電層に接続される上部導電
層が電極又は配線として前記接続孔に形成されている半
導体装置であって、前記接続孔が前記絶縁層を通して前
記チタンナイトライド層の層厚の中間位置まで形成され
ている。
【００２０】
【発明の実施の形態】本発明の製造方法及び半導体装置
においては、Ｃ／Ｆ比の大きい第１のフッ化炭素系ガス
に対してＣ／Ｆ比の小さい第２のフッ化炭素系ガスを等
量以下（１：１以下）混合した前記混合ガスを用いるの
がよい。
においては、Ｃ／Ｆ比の大きい第１のフッ化炭素系ガス
に対してＣ／Ｆ比の小さい第２のフッ化炭素系ガスを等
量以下（１：１以下）混合した前記混合ガスを用いるの
がよい。
【００２１】前記第１のフッ化炭素系ガスとしてＣ4 Ｆ
8 を使用し、前記第２のフッ化炭素系ガスとしてＣＨＦ
3 、ＣＨ2 Ｆ2 及びＣＦ4 からなる群より選ばれた少な
くとも１種を使用することができる。
8 を使用し、前記第２のフッ化炭素系ガスとしてＣＨＦ
3 、ＣＨ2 Ｆ2 及びＣＦ4 からなる群より選ばれた少な
くとも１種を使用することができる。
【００２２】そして、前記半導体基体上に下部導電層を
電極又は配線として形成し、この下部導電層上を覆う前
記絶縁層に前記エッチングによって接続孔を形成し、前
記下部導電層に接続される上部導電層を電極又は配線と
して前記接続孔に形成することができる。
電極又は配線として形成し、この下部導電層上を覆う前
記絶縁層に前記エッチングによって接続孔を形成し、前
記下部導電層に接続される上部導電層を電極又は配線と
して前記接続孔に形成することができる。
【００２３】この場合、前記下部導電層が、前記接続孔
の形成される表面側にチタンナイトライド層を有し、か
つ、前記絶縁層がスピン・オン・グラス層を含んでい
る。例えば、前記下部導電層が、チタンナイトライド
（ＴｉＮ）層とアルミニウム又はその合金層とチタン
（Ｔｉ）層とチタンナイトライド（ＴｉＮ）層とをこの
順に積層した積層構造からなり、かつ、前記絶縁層が、
テトラエチルオルソシリケートから形成されたシリコン
酸化物層（特にＰＴＥＯＳ層）とスピン・オン・グラス
層（ＳＯＧ層）とテトラエチルオルソシリケートから形
成されたシリコン酸化物層（特にＰＴＥＯＳ層）とをこ
の順に積層した積層構造からなっている。
の形成される表面側にチタンナイトライド層を有し、か
つ、前記絶縁層がスピン・オン・グラス層を含んでい
る。例えば、前記下部導電層が、チタンナイトライド
（ＴｉＮ）層とアルミニウム又はその合金層とチタン
（Ｔｉ）層とチタンナイトライド（ＴｉＮ）層とをこの
順に積層した積層構造からなり、かつ、前記絶縁層が、
テトラエチルオルソシリケートから形成されたシリコン
酸化物層（特にＰＴＥＯＳ層）とスピン・オン・グラス
層（ＳＯＧ層）とテトラエチルオルソシリケートから形
成されたシリコン酸化物層（特にＰＴＥＯＳ層）とをこ
の順に積層した積層構造からなっている。
【００２４】次に、本発明を好ましい実施の形態につい
て図面参照下に説明する。
て図面参照下に説明する。
【００２５】まず、図１（ａ）、図２（ａ）に示したよ
うに、接続孔（ビアホール）を形成する前の状態では、
シリコン半導体基板上に設けたＳｉＯ2 層１上に、Ｔｉ
Ｎ層４と、アルミニウム合金層（例えばＡｌ−Ｓｉ−Ｃ
ｕ又はＡｌ−Ｃｕ）層５と、Ｔｉ層６と、ＴｉＮ層７と
をこの順に、スパッタ法などで積層した積層構造からな
る下部配線２が形成されている。そして、絶縁層３は、
層間絶縁膜として、ＰＴＥＯＳ層８と、ＳＯＧ層９と、
上層のＰＴＥＯＳ層１０とをこの順に積層した積層構造
からなっている。
うに、接続孔（ビアホール）を形成する前の状態では、
シリコン半導体基板上に設けたＳｉＯ2 層１上に、Ｔｉ
Ｎ層４と、アルミニウム合金層（例えばＡｌ−Ｓｉ−Ｃ
ｕ又はＡｌ−Ｃｕ）層５と、Ｔｉ層６と、ＴｉＮ層７と
をこの順に、スパッタ法などで積層した積層構造からな
る下部配線２が形成されている。そして、絶縁層３は、
層間絶縁膜として、ＰＴＥＯＳ層８と、ＳＯＧ層９と、
上層のＰＴＥＯＳ層１０とをこの順に積層した積層構造
からなっている。
【００２６】そして次に、図１（ｃ）、図２（ｃ）に示
すように、所定パターンのフォトレジスト（図示せず）
をマスクにして、本発明によるフッ化炭素系のエッチン
グガスを用いてプラズマ（ドライ）エッチングを行い、
絶縁層３を通して下部配線３に達する（具体的には、Ｔ
ｉＮ層７の層厚の中間位置までの）接続孔（ビアホー
ル）２１を形成する。更に、仮想線で示すように、スパ
ッタ法及びフォトリソグラフィー技術によって上部配線
１２を形成し、接続孔２１を通して下部配線２と接続す
る。
すように、所定パターンのフォトレジスト（図示せず）
をマスクにして、本発明によるフッ化炭素系のエッチン
グガスを用いてプラズマ（ドライ）エッチングを行い、
絶縁層３を通して下部配線３に達する（具体的には、Ｔ
ｉＮ層７の層厚の中間位置までの）接続孔（ビアホー
ル）２１を形成する。更に、仮想線で示すように、スパ
ッタ法及びフォトリソグラフィー技術によって上部配線
１２を形成し、接続孔２１を通して下部配線２と接続す
る。
【００２７】このプラズマエッチングに際して、図６に
示したプラズマエッチング装置において、エッチングガ
スとして、高Ｃ／Ｆ比のエッチングガスであるＣ4 Ｆ8
に、低Ｃ／Ｆ比のエッチングガスであるＣＨＦ3 ガスを
加えた混合ガスを用いビアホールのエッチングを下記の
条件で行った。 Ｃ4 Ｆ8 ／ＣＨＦ3 ／Ａｒ／Ｏ2＝１５／５／４００／
１０又は１０／１０／４００／１０ｓｃｃｍ、 圧力＝３０ｍＴ、ＲＦ（上部電極／下部電極）＝２２０
０／１４００Ｗ、 背圧（中央部／エッジ部）＝１０／３５Ｔ、 温度（下部電極／上部電極／チャンバー側壁）＝−２０
／３０／４０℃
示したプラズマエッチング装置において、エッチングガ
スとして、高Ｃ／Ｆ比のエッチングガスであるＣ4 Ｆ8
に、低Ｃ／Ｆ比のエッチングガスであるＣＨＦ3 ガスを
加えた混合ガスを用いビアホールのエッチングを下記の
条件で行った。 Ｃ4 Ｆ8 ／ＣＨＦ3 ／Ａｒ／Ｏ2＝１５／５／４００／
１０又は１０／１０／４００／１０ｓｃｃｍ、 圧力＝３０ｍＴ、ＲＦ（上部電極／下部電極）＝２２０
０／１４００Ｗ、 背圧（中央部／エッジ部）＝１０／３５Ｔ、 温度（下部電極／上部電極／チャンバー側壁）＝−２０
／３０／４０℃
【００２８】種々のビアホールサイズについてのＳＯＧ
層９のエッチングレートを測定した結果を図３（ｂ）に
示す。ここでは、既述した従来の条件（Ｃ4 Ｆ8 ／Ａｒ
／Ｏ2 ＝１８／４２０／１１）で得られた結果を図３
（ａ）に併せて示す。
層９のエッチングレートを測定した結果を図３（ｂ）に
示す。ここでは、既述した従来の条件（Ｃ4 Ｆ8 ／Ａｒ
／Ｏ2 ＝１８／４２０／１１）で得られた結果を図３
（ａ）に併せて示す。
【００２９】この結果によれば、膜中にＳｉ−Ｎ結合を
有するＳＯＧ膜の如き酸化膜に対し、本発明の条件で
は、従来の場合より早いエッチングレートを得ることが
でき、場所的にもエッチングの均一性が向上することが
分った。ビアホール径によるエッチレート低下の影響も
従来のものに比べ小さくなり、ビアホール径を小さくし
ても（特に０．３〜０．４μｍ又はそれ以下でも）結果
が良好に維持される可能性が高い。これは、低Ｃ／Ｆ比
のＣＨＦ3 ガスを高Ｃ／ＦのＣ4 Ｆ8 ガスに加えること
で、プラズマ中のＦラジカルが増加したことによるもの
と思われる。
有するＳＯＧ膜の如き酸化膜に対し、本発明の条件で
は、従来の場合より早いエッチングレートを得ることが
でき、場所的にもエッチングの均一性が向上することが
分った。ビアホール径によるエッチレート低下の影響も
従来のものに比べ小さくなり、ビアホール径を小さくし
ても（特に０．３〜０．４μｍ又はそれ以下でも）結果
が良好に維持される可能性が高い。これは、低Ｃ／Ｆ比
のＣＨＦ3 ガスを高Ｃ／ＦのＣ4 Ｆ8 ガスに加えること
で、プラズマ中のＦラジカルが増加したことによるもの
と思われる。
【００３０】次に、ＳＯＧ層７のエッチングレートを図
４に、下部配線２におけるＡｌ合金層５の上層のＴｉＮ
層７に対する選択比を図５にそれぞれ、従来例と比較し
て示す。
４に、下部配線２におけるＡｌ合金層５の上層のＴｉＮ
層７に対する選択比を図５にそれぞれ、従来例と比較し
て示す。
【００３１】これによれば、図４からは、本発明の条件
により、ＳＯＧのエッチングレートが向上することは明
らかである。また、図５からは、本発明の条件により、
ＴｉＮに対し、２０以上の選択比が得られた。これは、
ＣＨＦ3 ガスを加えたことによるプラズマ中のＦラジカ
ルの増加で、ＴｉＮとの選択比が低下することが懸念さ
れたが、ＣＨＦ3 中のＨによってＦラジカルの増加が抑
えられ、ＴｉＮとの選択比の大幅な低下が防がれたこと
を示す。なお、ＣＨＦ3 ガスの混合割合を増やすと、Ｓ
ＯＧのエッチングレートは向上しても却ってＴｉＮの選
択比が低下し易いため、その混合割合はＣ4 Ｆ8 と同等
若しくはそれ以下とするのが望ましい。
により、ＳＯＧのエッチングレートが向上することは明
らかである。また、図５からは、本発明の条件により、
ＴｉＮに対し、２０以上の選択比が得られた。これは、
ＣＨＦ3 ガスを加えたことによるプラズマ中のＦラジカ
ルの増加で、ＴｉＮとの選択比が低下することが懸念さ
れたが、ＣＨＦ3 中のＨによってＦラジカルの増加が抑
えられ、ＴｉＮとの選択比の大幅な低下が防がれたこと
を示す。なお、ＣＨＦ3 ガスの混合割合を増やすと、Ｓ
ＯＧのエッチングレートは向上しても却ってＴｉＮの選
択比が低下し易いため、その混合割合はＣ4 Ｆ8 と同等
若しくはそれ以下とするのが望ましい。
【００３２】このように、本発明の混合ガスによるドラ
イエッチングで、図１（ｃ）及び図２（ｃ）に示すよう
に、膜中にＳｉ−Ｎ結合を有するＳＯＧ層と酸化膜との
複合膜（絶縁層３）のドライエッチングにおいて、ＳＯ
Ｇ層８が薄くても或いは厚くても、Ａｌ合金層５の上層
のＴｉＮ層７の膜厚の中間位置でエッチングがストップ
するようにビアホール２１を再現性良く確実に開けるこ
とができる。
イエッチングで、図１（ｃ）及び図２（ｃ）に示すよう
に、膜中にＳｉ−Ｎ結合を有するＳＯＧ層と酸化膜との
複合膜（絶縁層３）のドライエッチングにおいて、ＳＯ
Ｇ層８が薄くても或いは厚くても、Ａｌ合金層５の上層
のＴｉＮ層７の膜厚の中間位置でエッチングがストップ
するようにビアホール２１を再現性良く確実に開けるこ
とができる。
【００３３】従って、このような構造では、Ａｌ合金層
５がビアホール２１に露出しないため、Ａｌ合金層の表
面フッ化は生じることはなく、上下の配線間のコンタク
ト抵抗が小さくなり、またその均一性も良くなる。
５がビアホール２１に露出しないため、Ａｌ合金層の表
面フッ化は生じることはなく、上下の配線間のコンタク
ト抵抗が小さくなり、またその均一性も良くなる。
【００３４】以上に述べた本発明の実施の形態は、本発
明の技術的思想に基づいて更に変形が可能である。
明の技術的思想に基づいて更に変形が可能である。
【００３５】上述の例では、Ｃ／Ｆ比の高いＣ4 Ｆ8 系
の混合ガスＣ4 Ｆ8 ／Ａｒ／Ｏ2 にＣ／Ｆ比の低いＣＨ
Ｆ3 を少量加えたが、ＣＨＦ3 ガスよりもＣ／Ｆ比の低
いＣＦ4 を用いても、ＳＯＧのエッチングレートを増加
させることは可能である。ただし、、ＣＨＦ3 に比べ
て、Ｆラジカルの量が多いため、ＴｉＮに対する選択比
はＣＨＦ3 の場合よりも低くなると思われる。従って、
Ｃ／Ｆ比の低いガスで、Ｆラジカルの極端な増加を防げ
るようなＨの入ったガス、例えばＣＨ2 Ｆ2 などでも同
様の効果が得られる。特に、高密度プラズマを発生させ
ることができるような装置でエッチングを行う場合、Ｃ
Ｆｘラジカルが再解離してＦラジカルが増加することに
よりＴｉＮとの選択比が低下することを防ぐため、Ｈを
含んだガスを用いると、Ｆラジカルの大幅な生成を抑制
する方法として効果的である。
の混合ガスＣ4 Ｆ8 ／Ａｒ／Ｏ2 にＣ／Ｆ比の低いＣＨ
Ｆ3 を少量加えたが、ＣＨＦ3 ガスよりもＣ／Ｆ比の低
いＣＦ4 を用いても、ＳＯＧのエッチングレートを増加
させることは可能である。ただし、、ＣＨＦ3 に比べ
て、Ｆラジカルの量が多いため、ＴｉＮに対する選択比
はＣＨＦ3 の場合よりも低くなると思われる。従って、
Ｃ／Ｆ比の低いガスで、Ｆラジカルの極端な増加を防げ
るようなＨの入ったガス、例えばＣＨ2 Ｆ2 などでも同
様の効果が得られる。特に、高密度プラズマを発生させ
ることができるような装置でエッチングを行う場合、Ｃ
Ｆｘラジカルが再解離してＦラジカルが増加することに
よりＴｉＮとの選択比が低下することを防ぐため、Ｈを
含んだガスを用いると、Ｆラジカルの大幅な生成を抑制
する方法として効果的である。
【００３６】その他、上述の多層配線構造の各部の材質
などは種々に変更してよいし、本発明が適用可能な装置
構成は上述したものに限定されることはない。また、本
発明は、上述の多層配線に限らず、半導体基板と接続を
とるためのコンタクトホールの形成などにも適用でき
る。
などは種々に変更してよいし、本発明が適用可能な装置
構成は上述したものに限定されることはない。また、本
発明は、上述の多層配線に限らず、半導体基板と接続を
とるためのコンタクトホールの形成などにも適用でき
る。
【００３７】
【発明の作用効果】本発明の製造方法によれば、Ｃ4 Ｆ
8 ／Ａｒ／Ｏ2 の如き高Ｃ／Ｆ比のガスとＣＨＦ3 の如
き低Ｃ／Ｆ比のガスとを混合したガスを用いてＳＯＧの
如き絶縁層をエッチングするので、Ｃ／Ｆ比の低いガス
を加えたことにより、プラズマ中のＦラジカルが増加
し、これによってＳｉ−Ｎ結合を含むようなＳＯＧのエ
ッチングレートも増大し、また、Ｆラジカルが増加して
も、ガス中のＨによるＦラジカルとの反応で、Ｆラジカ
ルの極端な増加が抑えられ、ＴｉＮの選択比についても
２０以上を得ることができる。
8 ／Ａｒ／Ｏ2 の如き高Ｃ／Ｆ比のガスとＣＨＦ3 の如
き低Ｃ／Ｆ比のガスとを混合したガスを用いてＳＯＧの
如き絶縁層をエッチングするので、Ｃ／Ｆ比の低いガス
を加えたことにより、プラズマ中のＦラジカルが増加
し、これによってＳｉ−Ｎ結合を含むようなＳＯＧのエ
ッチングレートも増大し、また、Ｆラジカルが増加して
も、ガス中のＨによるＦラジカルとの反応で、Ｆラジカ
ルの極端な増加が抑えられ、ＴｉＮの選択比についても
２０以上を得ることができる。
【００３８】従って、本発明の製造方法で作製される半
導体装置はＴｉＮ層の層厚の中間位置まで接続孔が開い
た独得な構造を有するものとなり、コンタクト抵抗の低
下及びその均一性の点で優れたものとなる。
導体装置はＴｉＮ層の層厚の中間位置まで接続孔が開い
た独得な構造を有するものとなり、コンタクト抵抗の低
下及びその均一性の点で優れたものとなる。
【図１】多層配線構造を形成するときの工程を比較して
示す要部断面図である。
示す要部断面図である。
【図２】多層配線構造を形成するときの工程を比較して
示す要部断面図である。
示す要部断面図である。
【図３】同、多層配線構造を形成するのに用いるＳＯＧ
のエッチングレートのビアホールサイズ依存性を比較し
て示すグラフである。
のエッチングレートのビアホールサイズ依存性を比較し
て示すグラフである。
【図４】同、多層配線構造を形成するのに用いるＳＯＧ
のエッチングレートのエッチングガス組成依存性を示す
グラフである。
のエッチングレートのエッチングガス組成依存性を示す
グラフである。
【図５】同、多層配線構造を形成するのに用いるＴｉＮ
に対する選択比のエッチングガス組成依存性を示すグラ
フである。
に対する選択比のエッチングガス組成依存性を示すグラ
フである。
【図６】同、多層配線構造を形成する際のドライエッチ
ングに用いるプラズマエッチング装置の概略図である。
ングに用いるプラズマエッチング装置の概略図である。
１・・・ＳｉＯ2 層 ２・・・下部配線 ３・・・絶縁層（層間絶縁膜） ４、７・・・ＴｉＮ層 ５・・・Ａｌ合金層（又はＡｌ層） ６・・・Ｔｉ層 ８、１０・・・ＰＴＥＯＳ層 ９・・・ＳＯＧ層 １１、２１・・・ビアホール １２・・・上部配線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 早川 崇 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内 (72)発明者 保田 正之 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内 (72)発明者 西村 美智夫 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内 (72)発明者 大塚 実 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内 (72)発明者 児島 雅之 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 山崎 一雄 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 Ｆターム(参考） 5F004 AA01 AA02 AA05 AA08 AA16 BA04 BB11 BB18 BB25 BB26 BD03 BD07 CA09 DA00 DA01 DA02 DA03 DA06 DA07 DA08 DA09 DA10 DA15 DA16 DA23 DA26 EA30 EB01 EB03 5F033 KK08 KK09 KK18 KK33 PP15 QQ09 QQ12 QQ15 QQ35 QQ37 RR04 RR09 SS04 SS15 TT02 XX09
Claims (9)
- 【請求項１】 フッ素原子数に対する炭素原子数の比
（以下、Ｃ／Ｆ比と称する。）が異なる複数種のフッ化
炭素系ガスの混合ガスを用いて、半導体基体上の絶縁層
をエッチングする工程を含む、半導体装置の製造方法。 - 【請求項２】 Ｃ／Ｆ比の大きい第１のフッ化炭素系ガ
スに対してＣ／Ｆ比の小さい第２のフッ化炭素系ガスを
等量以下混合した前記混合ガスを用いる、請求項１に記
載した半導体装置の製造方法。 - 【請求項３】 前記第１のフッ化炭素系ガスとしてＣ4
Ｆ8 を使用し、前記第２のフッ化炭素系ガスとしてＣＨ
Ｆ3 、ＣＨ2 Ｆ2 及びＣＦ4 からなる群より選ばれた少
なくとも１種を使用する、請求項２に記載した半導体装
置の製造方法。 - 【請求項４】 前記フッ化炭素系ガスの混合ガスによっ
て前記絶縁層をプラズマエッチングする、請求項１に記
載した半導体装置の製造方法。 - 【請求項５】 前記半導体基体上に下部導電層を電極又
は配線として形成し、この下部導電層上を覆う前記絶縁
層に前記エッチングによって接続孔を形成し、前記下部
導電層に接続される上部導電層を電極又は配線として前
記接続孔に形成する、請求項１に記載した半導体装置の
製造方法。 - 【請求項６】 前記下部導電層が、前記接続孔の形成さ
れる表面側にチタンナイトライド層を有し、かつ、前記
絶縁層がスピン・オン・グラス層を含んでいる、請求項
５に記載した半導体装置の製造方法。 - 【請求項７】 前記下部導電層が、チタンナイトライド
層とアルミニウム又はその合金層とチタン層とチタンナ
イトライド層とをこの順に積層した積層構造からなり、
かつ、前記絶縁層が、テトラエチルオルソシリケートか
ら形成されたシリコン酸化物層とスピン・オン・グラス
層とテトラエチルオルソシリケートから形成されたシリ
コン酸化物層とをこの順に積層した積層構造からなって
いる、請求項６に記載した半導体装置の製造方法。 - 【請求項８】 表面側にチタンナイトライド層を有する
下部導電層が電極又は配線として半導体基体上に形成さ
れ、この下部導電層上を覆うようにスピン・オン・グラ
ス層を含む絶縁層に接続孔が形成され、前記下部導電層
に接続される上部導電層が電極又は配線として前記接続
孔に形成されている半導体装置であって、前記接続孔が
前記絶縁層を通して前記チタンナイトライド層の層厚の
中間位置まで形成されている、半導体装置。 - 【請求項９】 前記下部導電層が、チタンナイトライド
層とアルミニウム又はその合金層とチタン層とチタンナ
イトライド層とをこの順に積層した積層構造からなり、
かつ、前記絶縁層が、テトラエチルオルソシリケートか
ら形成されたシリコン酸化物層とスピン・オン・グラス
層とテトラエチルオルソシリケートから形成されたシリ
コン酸化物層とをこの順に積層した積層構造からなって
いる、請求項８に記載した半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26246198A JP3677644B2 (ja) | 1998-09-01 | 1998-09-01 | 半導体装置の製造方法 |
| US09/387,477 US20010042919A1 (en) | 1998-09-01 | 1999-09-01 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26246198A JP3677644B2 (ja) | 1998-09-01 | 1998-09-01 | 半導体装置の製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000077396A true JP2000077396A (ja) | 2000-03-14 |
| JP2000077396A5 JP2000077396A5 (ja) | 2004-07-22 |
| JP3677644B2 JP3677644B2 (ja) | 2005-08-03 |
Family
ID=17376116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26246198A Expired - Lifetime JP3677644B2 (ja) | 1998-09-01 | 1998-09-01 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20010042919A1 (ja) |
| JP (1) | JP3677644B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100451033B1 (ko) * | 2002-06-27 | 2004-10-02 | 동부전자 주식회사 | 반도체 소자의 제조방법 |
| JP2006261269A (ja) * | 2005-03-16 | 2006-09-28 | Yamaha Corp | 接続孔形成法 |
| JP2017045871A (ja) * | 2015-08-27 | 2017-03-02 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法およびドライエッチングの終点検出方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050158666A1 (en) * | 1999-10-15 | 2005-07-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Lateral etch inhibited multiple etch method for etching material etchable with oxygen containing plasma |
| JP4447419B2 (ja) * | 2004-09-29 | 2010-04-07 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置の製造方法 |
| KR100819708B1 (ko) * | 2006-12-27 | 2008-04-04 | 동부일렉트로닉스 주식회사 | 이미지 센서 및 그 제조방법 |
| CN101645408B (zh) * | 2008-08-04 | 2012-05-16 | 中芯国际集成电路制造(北京)有限公司 | 焊盘及其形成方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3038950B2 (ja) * | 1991-02-12 | 2000-05-08 | ソニー株式会社 | ドライエッチング方法 |
| US6040247A (en) * | 1995-01-10 | 2000-03-21 | Lg Semicon Co., Ltd. | Method for etching contact |
| US6001699A (en) * | 1996-01-23 | 1999-12-14 | Intel Corporation | Highly selective etch process for submicron contacts |
| US5898221A (en) * | 1996-09-27 | 1999-04-27 | Sanyo Electric Company, Ltd. | Semiconductor device having upper and lower wiring layers |
| KR100311487B1 (ko) * | 1997-12-16 | 2001-11-15 | 김영환 | 산화막식각방법 |
| JP3722610B2 (ja) * | 1998-01-14 | 2005-11-30 | 株式会社リコー | 半導体装置の製造方法 |
-
1998
- 1998-09-01 JP JP26246198A patent/JP3677644B2/ja not_active Expired - Lifetime
-
1999
- 1999-09-01 US US09/387,477 patent/US20010042919A1/en not_active Abandoned
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100451033B1 (ko) * | 2002-06-27 | 2004-10-02 | 동부전자 주식회사 | 반도체 소자의 제조방법 |
| JP2006261269A (ja) * | 2005-03-16 | 2006-09-28 | Yamaha Corp | 接続孔形成法 |
| JP2017045871A (ja) * | 2015-08-27 | 2017-03-02 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法およびドライエッチングの終点検出方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3677644B2 (ja) | 2005-08-03 |
| US20010042919A1 (en) | 2001-11-22 |
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