JPH07201986A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07201986A JPH07201986A JP5336648A JP33664893A JPH07201986A JP H07201986 A JPH07201986 A JP H07201986A JP 5336648 A JP5336648 A JP 5336648A JP 33664893 A JP33664893 A JP 33664893A JP H07201986 A JPH07201986 A JP H07201986A
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/071—Manufacture or treatment of dielectric parts thereof
- H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
- H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
- H10P50/26—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials
- H10P50/264—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means
- H10P50/266—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means by vapour etching only
- H10P50/267—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means by vapour etching only using plasmas
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
- H10P50/60—Wet etching
- H10P50/66—Wet etching of conductive or resistive materials
- H10P50/663—Wet etching of conductive or resistive materials by chemical means only
- H10P50/667—Wet etching of conductive or resistive materials by chemical means only by liquid etching only
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】 （修正有）
【目的】多層配線のスルーホール形成工程に於いて、ス
ルーホールエッチング中に形成されるアルミスパッタ再
付着層により発生する、電気特性の劣化と良品率の低下
という問題を回避する。 【構成】主たる導電層のアルミニウム膜１０３に対する
スルーホールエッチングを、この導電層の上に形成され
たこれとは異なる導電層のＴｉＮ膜１０４で一度止め、
改めて残された導電層を除去することにより、スルーホ
ールエッチング中に発生する導電層のスパッタ再付着層
を防止すると同時に、且つ主たる導電層の露出を実現
し、抵抗値が低く、且つ、良品率の高い多層配線の接続
が図られる。
ルーホールエッチング中に形成されるアルミスパッタ再
付着層により発生する、電気特性の劣化と良品率の低下
という問題を回避する。 【構成】主たる導電層のアルミニウム膜１０３に対する
スルーホールエッチングを、この導電層の上に形成され
たこれとは異なる導電層のＴｉＮ膜１０４で一度止め、
改めて残された導電層を除去することにより、スルーホ
ールエッチング中に発生する導電層のスパッタ再付着層
を防止すると同時に、且つ主たる導電層の露出を実現
し、抵抗値が低く、且つ、良品率の高い多層配線の接続
が図られる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にスルーホールを形成する工程に関する。
関し、特にスルーホールを形成する工程に関する。
【０００２】
【従来の技術】半導体装置の高集積化にともない、多層
配線の形成が必要とされている。この配線を形成するた
めには、各層の配線を接続するためのスルーホール形成
が重要である。スルーホールは各配線層間に形成された
絶縁層に選択的に、各層間の配線層を接続するための穴
を形成する工程である。
配線の形成が必要とされている。この配線を形成するた
めには、各層の配線を接続するためのスルーホール形成
が重要である。スルーホールは各配線層間に形成された
絶縁層に選択的に、各層間の配線層を接続するための穴
を形成する工程である。
【０００３】通常の半導体装置に於いては、その抵抗値
が低く、価格が安いことから配線材料としてアルミニウ
ムもしくはこの合金が用いられる。このようなアルミニ
ウムもしくはこの合金は、反射率が高く、リソグラフィ
工程に於いて、解像度の低下やパターニング不良等を引
き起こす。そこで、この反射を抑えるために、反射率の
小さな金属薄膜（以後、この膜を反射防止膜とする）を
形成する方法が用いられている。現在のところ、数百オ
ングストロームのチタン窒化膜が、最も広く用いられて
いる。即ち、スルーホールは、この少なくとも２層から
なる導電層に穴を開けることになる。
が低く、価格が安いことから配線材料としてアルミニウ
ムもしくはこの合金が用いられる。このようなアルミニ
ウムもしくはこの合金は、反射率が高く、リソグラフィ
工程に於いて、解像度の低下やパターニング不良等を引
き起こす。そこで、この反射を抑えるために、反射率の
小さな金属薄膜（以後、この膜を反射防止膜とする）を
形成する方法が用いられている。現在のところ、数百オ
ングストロームのチタン窒化膜が、最も広く用いられて
いる。即ち、スルーホールは、この少なくとも２層から
なる導電層に穴を開けることになる。
【０００４】スルーホール形成工程では、図３（ａ），
（ｂ）に示した様な工程手順により行われるのが一般的
である。まず図３（ａ）に示すように、半導体基板２０
０上に厚さ１μｍのアルミニウム２０１とその上に形成
された５００オングストロームの窒化チタン膜２０２
が、パターニングされ、第一の配線層を形成する。この
２層の配線層上には、絶縁層として厚さ８０００オング
ストロームの酸化膜層２０３を形成し、更に、リソグラ
フィ工程により、スルーホール形成のためのレジストマ
スク２０４を形成する。
（ｂ）に示した様な工程手順により行われるのが一般的
である。まず図３（ａ）に示すように、半導体基板２０
０上に厚さ１μｍのアルミニウム２０１とその上に形成
された５００オングストロームの窒化チタン膜２０２
が、パターニングされ、第一の配線層を形成する。この
２層の配線層上には、絶縁層として厚さ８０００オング
ストロームの酸化膜層２０３を形成し、更に、リソグラ
フィ工程により、スルーホール形成のためのレジストマ
スク２０４を形成する。
【０００５】現在、スルーホールは、ドライエッチング
により、形成されている。上述のレジスト２０４をマス
クとして、酸化膜２０３のドライエッチングを行い、選
択的に穴を形成する。このエッチングに於いて、エッチ
ングを窒化チタン膜２０２で止めて形成したスルーホー
ルでは、抵抗が高く、半導体装置の性能を劣化させるこ
ととなる。これに対し、スルーホールエッチングで、窒
化チタン膜２０２をエッチング除去した場合には、図３
（ｂ）に示したように、エッチング中にスパッタされた
アルミニウムもしくはその反応物が穴の側壁に再付着物
２０５を付ける。この再付着物２０５は、アルミニウ
ム，炭素及びフッ素を主な構成物としており、スルーホ
ール開口後に行われる導電層の形成工程に於いて、この
再付着物２０５から炭素やフッ素等が放出され、スルー
ホールの電気特性及び良品率を低下させるとことなる。
により、形成されている。上述のレジスト２０４をマス
クとして、酸化膜２０３のドライエッチングを行い、選
択的に穴を形成する。このエッチングに於いて、エッチ
ングを窒化チタン膜２０２で止めて形成したスルーホー
ルでは、抵抗が高く、半導体装置の性能を劣化させるこ
ととなる。これに対し、スルーホールエッチングで、窒
化チタン膜２０２をエッチング除去した場合には、図３
（ｂ）に示したように、エッチング中にスパッタされた
アルミニウムもしくはその反応物が穴の側壁に再付着物
２０５を付ける。この再付着物２０５は、アルミニウ
ム，炭素及びフッ素を主な構成物としており、スルーホ
ール開口後に行われる導電層の形成工程に於いて、この
再付着物２０５から炭素やフッ素等が放出され、スルー
ホールの電気特性及び良品率を低下させるとことなる。
【０００６】また、〔特開昭６２−１３２３５９号公
報〕では、アルミニウム膜の上にＴｉＮ，ＴａＮ，Ｚｒ
Ｎの何れか一つをバリア層とし、ＴｉＷまたはＷの何れ
かをキャップとする２層膜を載せる配線を報告してい
る。この公報に於いて、ＴｉＷまたはＷ膜は、アルミニ
ウムの固有の性質によるヒロックと呼ばれる突起の発生
を抑える目的で用いられる。また、ＴｉＮ，ＴａＮ，Ｚ
ｒＮ膜は、シリコンの層間での拡散を抑える効果を有し
ている。以上のような配線構造を採用した場合には、３
層の導電層に穴を開けることになる。この従来のスルー
ホールでは、ＴｉＮ，ＴａＮ，ＺｒＮのパリア膜をエッ
チングストッパとしても用いており、スルーホールはこ
の膜を介して電気的に接続されることとなる。
報〕では、アルミニウム膜の上にＴｉＮ，ＴａＮ，Ｚｒ
Ｎの何れか一つをバリア層とし、ＴｉＷまたはＷの何れ
かをキャップとする２層膜を載せる配線を報告してい
る。この公報に於いて、ＴｉＷまたはＷ膜は、アルミニ
ウムの固有の性質によるヒロックと呼ばれる突起の発生
を抑える目的で用いられる。また、ＴｉＮ，ＴａＮ，Ｚ
ｒＮ膜は、シリコンの層間での拡散を抑える効果を有し
ている。以上のような配線構造を採用した場合には、３
層の導電層に穴を開けることになる。この従来のスルー
ホールでは、ＴｉＮ，ＴａＮ，ＺｒＮのパリア膜をエッ
チングストッパとしても用いており、スルーホールはこ
の膜を介して電気的に接続されることとなる。
【０００７】以上の様な３層配線へのスルーホール工程
では、図４（ａ），（ｂ）に示した様な工程手順により
行われるのが一般的である。まず図４（ａ）に示すよう
に、半導体基板３００上の厚さ１μｍのアルミニウム３
０１上には、パリア膜としてのＴｉＮ膜３０２が厚さ１
０００オングストロームで形成される。更に、厚さ５０
０オングストロームのＴｉＷまたはＷ膜３０３がキャッ
プ膜として形成される。
では、図４（ａ），（ｂ）に示した様な工程手順により
行われるのが一般的である。まず図４（ａ）に示すよう
に、半導体基板３００上の厚さ１μｍのアルミニウム３
０１上には、パリア膜としてのＴｉＮ膜３０２が厚さ１
０００オングストロームで形成される。更に、厚さ５０
０オングストロームのＴｉＷまたはＷ膜３０３がキャッ
プ膜として形成される。
【０００８】この配線上には、絶縁層として厚さ８００
０オングストロームの酸化膜３０４を形成し、更に、リ
ソグラフィ工程により、スルーホール形成のためのレジ
スト３０５のマスクを形成する。スルーホールは、上記
レジスト３０５をマスクとしてドライエッチングにより
形成される。このドライエッチングでは、フッ素系のガ
スを用いて行われるため、キャップ層のＴｉＷもしくは
Ｗ膜３０３は、スルーホールエッチングのオーバーエッ
チング中にエッチング除去されてしまう。この従来例で
は、バリア層のＴｉＮ膜３０２をエッチングストッパと
して用いており、スルーホールエッチング後、ＴｉＮ膜
３０２が残り、図４（ｂ）のようになる。
０オングストロームの酸化膜３０４を形成し、更に、リ
ソグラフィ工程により、スルーホール形成のためのレジ
スト３０５のマスクを形成する。スルーホールは、上記
レジスト３０５をマスクとしてドライエッチングにより
形成される。このドライエッチングでは、フッ素系のガ
スを用いて行われるため、キャップ層のＴｉＷもしくは
Ｗ膜３０３は、スルーホールエッチングのオーバーエッ
チング中にエッチング除去されてしまう。この従来例で
は、バリア層のＴｉＮ膜３０２をエッチングストッパと
して用いており、スルーホールエッチング後、ＴｉＮ膜
３０２が残り、図４（ｂ）のようになる。
【０００９】しかしながら、この後に２層目の配線を形
成し、スルーホールを形成した場合、２層のアルミニウ
ムの間にＴｉＮ膜３０２が存在することとなり、スルー
ホール抵抗を高くしてしまう。これにＴｉＮ膜３０２を
スルーホールエッチングのオーバーエッチング中に除去
した場合には、上述した図２（ｂ）と同様に、新らたに
エッチング中にスパッタされたアルミニウムもしくはそ
の反応生成物が穴の側壁に付着するという問題を生じ
る。
成し、スルーホールを形成した場合、２層のアルミニウ
ムの間にＴｉＮ膜３０２が存在することとなり、スルー
ホール抵抗を高くしてしまう。これにＴｉＮ膜３０２を
スルーホールエッチングのオーバーエッチング中に除去
した場合には、上述した図２（ｂ）と同様に、新らたに
エッチング中にスパッタされたアルミニウムもしくはそ
の反応生成物が穴の側壁に付着するという問題を生じ
る。
【００１０】
【発明が解決しようとする課題】従来技術によるスルー
ホール形成工程では、第一に反射防止膜もしくはパリア
膜であるＴｉＮ膜に対し、エッチングの選択比が得られ
ず、スルーホールエッチング中にＴｉＮ膜を精度良く残
すことが不可能であった。
ホール形成工程では、第一に反射防止膜もしくはパリア
膜であるＴｉＮ膜に対し、エッチングの選択比が得られ
ず、スルーホールエッチング中にＴｉＮ膜を精度良く残
すことが不可能であった。
【００１１】第二にはＴｉＮ膜の除去する場合に、アル
ミニウムとの選択比が得られずスルーホールエッチング
中に穴側壁にアルミニウムスパッタ再付着が生じ、電気
特性の劣化や良品率の低下等の問題があった。
ミニウムとの選択比が得られずスルーホールエッチング
中に穴側壁にアルミニウムスパッタ再付着が生じ、電気
特性の劣化や良品率の低下等の問題があった。
【００１２】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、第１の導電層と、その上に形成されこれと異
なる導電物質から成る少なくとも一層からなる第２の導
電層とを形成し、この第２の導電層上に形成された絶縁
層を選択的に開口し、この後に形成される配線のために
スルーホールを形成する半導体装置の製造方法に於い
て、前記絶縁層のエッチングマスクとして用いるレジス
トパターンを形成する工程と、このレジストパターンを
マスクとして前記絶縁膜を、下地の前記第２の導電層に
対し選択的にエッチングを行う蝕刻工程と、前記第２の
導電層を前記第１の導電層に対し選択的に除去する工程
とを含むことを特徴とする。
造方法は、第１の導電層と、その上に形成されこれと異
なる導電物質から成る少なくとも一層からなる第２の導
電層とを形成し、この第２の導電層上に形成された絶縁
層を選択的に開口し、この後に形成される配線のために
スルーホールを形成する半導体装置の製造方法に於い
て、前記絶縁層のエッチングマスクとして用いるレジス
トパターンを形成する工程と、このレジストパターンを
マスクとして前記絶縁膜を、下地の前記第２の導電層に
対し選択的にエッチングを行う蝕刻工程と、前記第２の
導電層を前記第１の導電層に対し選択的に除去する工程
とを含むことを特徴とする。
【００１３】本発明によれば、多層に形成される配線間
を接続するために開口するスルーホールに於いて、主た
る導電層とその上に形成されるそれとは異なるより薄い
導電層との少なくとも２層構造の配線に対して、スルー
ホールを形成する絶縁膜のエッチングを、主たる導電層
の上に形成された薄い導電層で止め、主たる導電材料の
スパッタを防止し、更にこの薄い導電層を主たる導電層
に対し選択的に除去することにより、異種配線材料が接
続することにより発生する抵抗の増大を回避する。
を接続するために開口するスルーホールに於いて、主た
る導電層とその上に形成されるそれとは異なるより薄い
導電層との少なくとも２層構造の配線に対して、スルー
ホールを形成する絶縁膜のエッチングを、主たる導電層
の上に形成された薄い導電層で止め、主たる導電材料の
スパッタを防止し、更にこの薄い導電層を主たる導電層
に対し選択的に除去することにより、異種配線材料が接
続することにより発生する抵抗の増大を回避する。
【００１４】
【実施例】図１（ａ）乃至図１（ｃ）は本発明の第１の
実施例の概要を工程順に説明する断面図である。これら
図において、この実施例は、アルミニウムを主たる配線
材料に用いた多層配線に適応した例である。まず図１
（ａ）において、シリコン基板１０１上に、酸化膜１０
２をＣＶＤ法により成膜し、更に厚さ０．５μｍのアル
ミニウム膜１０３をスパッタ法により成膜し、更にその
上に反射防止膜である厚さ５００オングストロームの窒
化チタン（ＴｉＮ）膜１０４を成膜し、これをパターニ
ングすることにより、第一層目の配線を形成する。この
表面に層間絶縁膜としてプラズマＣＶＤ法を用い、厚さ
７０００オングストロームの酸化膜１０５を成膜する。
その後、スルーホールエッチングのマスクとなるレジス
ト１０６をリソグラフィ工程により形成する。
実施例の概要を工程順に説明する断面図である。これら
図において、この実施例は、アルミニウムを主たる配線
材料に用いた多層配線に適応した例である。まず図１
（ａ）において、シリコン基板１０１上に、酸化膜１０
２をＣＶＤ法により成膜し、更に厚さ０．５μｍのアル
ミニウム膜１０３をスパッタ法により成膜し、更にその
上に反射防止膜である厚さ５００オングストロームの窒
化チタン（ＴｉＮ）膜１０４を成膜し、これをパターニ
ングすることにより、第一層目の配線を形成する。この
表面に層間絶縁膜としてプラズマＣＶＤ法を用い、厚さ
７０００オングストロームの酸化膜１０５を成膜する。
その後、スルーホールエッチングのマスクとなるレジス
ト１０６をリソグラフィ工程により形成する。
【００１５】次に上記工程により形成されたレジスト１
０６をマスクにスルーホールエッチングを行う。このエ
ッチングでは、〔Ｃ4 Ｆ8 ＋ＣＯ〕の混合ガスを用いた
プラズマによりエッチング処理を行う。エッチングを行
う装置には、平行平板型の反応性イオンエッチング装置
を用いた。プラズマ発生用の高周波電源としては、１
３，５６ＭＨｚを用い、６００Ｗの電力を投入した。Ｃ
4 Ｆ8 とＣＯのガス流量は、それぞれ、１０ｓｃｃｍ、
９０ｓｃｃｍとし、またエッチング処理圧力は、１００
ｍＴｏｒｒとした。この条件に於いて得られるエッチン
グ速度としては、酸化膜１０５が４５００オングストロ
ーム／ｍｉｎ、また、窒化チタン膜１０４のエッチング
速度は１５０オングストローム／ｍｉｎであり、酸化膜
と窒化チタン膜との選択比３０が実現される。２分間の
エッチングによりスルーホールが開口されるが、窒化チ
タン膜１０４は充分残っている。これにより、図１
（ｂ）の構造を得る。
０６をマスクにスルーホールエッチングを行う。このエ
ッチングでは、〔Ｃ4 Ｆ8 ＋ＣＯ〕の混合ガスを用いた
プラズマによりエッチング処理を行う。エッチングを行
う装置には、平行平板型の反応性イオンエッチング装置
を用いた。プラズマ発生用の高周波電源としては、１
３，５６ＭＨｚを用い、６００Ｗの電力を投入した。Ｃ
4 Ｆ8 とＣＯのガス流量は、それぞれ、１０ｓｃｃｍ、
９０ｓｃｃｍとし、またエッチング処理圧力は、１００
ｍＴｏｒｒとした。この条件に於いて得られるエッチン
グ速度としては、酸化膜１０５が４５００オングストロ
ーム／ｍｉｎ、また、窒化チタン膜１０４のエッチング
速度は１５０オングストローム／ｍｉｎであり、酸化膜
と窒化チタン膜との選択比３０が実現される。２分間の
エッチングによりスルーホールが開口されるが、窒化チ
タン膜１０４は充分残っている。これにより、図１
（ｂ）の構造を得る。
【００１６】スルーホールエッチング後、窒化チタン膜
１０４のエッチング除去を実施する。このエッチングで
は、〔ＣＦ4 ＋Ｏ2 〕の混合ガスを用いたプラズマによ
りエッチング処理を行う。エッチングを行う装置は、ダ
ウンフロー方式のエッチング装置を用いた。プラズマ発
生用の高周波電源としては、１３．５６ＭＨｚを用い、
４００Ｗの電力を投入した。ＣＦ4 とＯ2 のガス流量
は、それぞれ、８０ｓｃｃｍ、７０ｓｃｃｍとし、また
エッチング処理圧力は、５００ｍＴｏｒｒとした。この
条件に於いて得られるエッチング速度としては、窒化チ
タンが２５００オングストローム／ｍｉｎ、またアルミ
ニウムのエッチング速度は２００オングストローム／ｍ
ｉｎとなる。１５秒のエッチングにより、窒化チタン膜
１０４は除去され、図１（ｃ）の構造を得る。このエッ
チング比のため、実質的にアルミニウム膜１０３がエッ
チングされることはない。
１０４のエッチング除去を実施する。このエッチングで
は、〔ＣＦ4 ＋Ｏ2 〕の混合ガスを用いたプラズマによ
りエッチング処理を行う。エッチングを行う装置は、ダ
ウンフロー方式のエッチング装置を用いた。プラズマ発
生用の高周波電源としては、１３．５６ＭＨｚを用い、
４００Ｗの電力を投入した。ＣＦ4 とＯ2 のガス流量
は、それぞれ、８０ｓｃｃｍ、７０ｓｃｃｍとし、また
エッチング処理圧力は、５００ｍＴｏｒｒとした。この
条件に於いて得られるエッチング速度としては、窒化チ
タンが２５００オングストローム／ｍｉｎ、またアルミ
ニウムのエッチング速度は２００オングストローム／ｍ
ｉｎとなる。１５秒のエッチングにより、窒化チタン膜
１０４は除去され、図１（ｃ）の構造を得る。このエッ
チング比のため、実質的にアルミニウム膜１０３がエッ
チングされることはない。
【００１７】この実施例に於いて、上記窒化チタン膜１
０４のエッチングは、スルーホールエッチング用マスク
のレジスト１０６を除去した後に、エッチングすること
も可能である。
０４のエッチングは、スルーホールエッチング用マスク
のレジスト１０６を除去した後に、エッチングすること
も可能である。
【００１８】上述の実施例に於いて、スルーホールエッ
チング後の窒化チタン除去として、ウェットエッチング
を用いても同じ効果が得られる。ここで用いる、ウェッ
トエッチングには、アンモニアと過酸化水素との混合水
溶液を用いる。アンモニア水と過酸化水素水との混合比
は、１対１とし、１０倍に希釈した混合液を使用する。
このウェットエッチングの５分間のエッチングにより、
窒化チタンは除去され、図１（ｃ）を得ることが出来
る。
チング後の窒化チタン除去として、ウェットエッチング
を用いても同じ効果が得られる。ここで用いる、ウェッ
トエッチングには、アンモニアと過酸化水素との混合水
溶液を用いる。アンモニア水と過酸化水素水との混合比
は、１対１とし、１０倍に希釈した混合液を使用する。
このウェットエッチングの５分間のエッチングにより、
窒化チタンは除去され、図１（ｃ）を得ることが出来
る。
【００１９】図２（ａ）乃至図２（ｃ）は本発明の第２
の実施例の概要を工程順に説明する断面図である。この
実施例は、アルミニウムを主たる配線材料に用い、この
アルミニウムの上部にキップ層としてＴｉＷ膜をまたバ
リア層としてＴｉＮ膜を載せた多層配線に適応した例で
ある。
の実施例の概要を工程順に説明する断面図である。この
実施例は、アルミニウムを主たる配線材料に用い、この
アルミニウムの上部にキップ層としてＴｉＷ膜をまたバ
リア層としてＴｉＮ膜を載せた多層配線に適応した例で
ある。
【００２０】まず図２（ａ）に示すように、シリコン基
板４０１上に、酸化膜４０２をＣＶＤ法により成膜し、
更に厚さ０．５μｍのアルミニウム膜４０３をスパッタ
法により成膜し、更にその上にバリア膜である厚さ５０
０オングストロームの窒化チタン４０４とキップ膜であ
る厚さ１０００オングストロームのＴｉＷ膜４０５とを
成膜し、これをパターニングすることにより、第一層目
の配線を形成する。層間絶縁膜としてプラズマＣＶＤ法
を用い、厚さ７０００オングストロームの酸化膜４０６
を成膜する。その後、スルーホールエッチングのマスク
となるレジスト４０７をリソグラフィ工程により形成す
る。
板４０１上に、酸化膜４０２をＣＶＤ法により成膜し、
更に厚さ０．５μｍのアルミニウム膜４０３をスパッタ
法により成膜し、更にその上にバリア膜である厚さ５０
０オングストロームの窒化チタン４０４とキップ膜であ
る厚さ１０００オングストロームのＴｉＷ膜４０５とを
成膜し、これをパターニングすることにより、第一層目
の配線を形成する。層間絶縁膜としてプラズマＣＶＤ法
を用い、厚さ７０００オングストロームの酸化膜４０６
を成膜する。その後、スルーホールエッチングのマスク
となるレジスト４０７をリソグラフィ工程により形成す
る。
【００２１】次に上記工程により形成されたレジスト４
０７をマスクにスルーホールエッチングを行う。このエ
ッチングでは、〔Ｃ4 Ｆ8 ＋ＣＯ〕の混合ガスを用いた
プラズマによりエッチング処理を行う。エッチングを行
う装置には、平行平板型の反応性イオンエッチング装置
を用いた。プラズマ発生用の高周波電源としては、１
３，５６ＭＨｚを用い、６００Ｗの電力を投入した。Ｃ
4 Ｆ8 とＣＯのガス流量は、それぞれ、１０ｓｃｃｍ、
９０ｓｃｃｍとし、またエッチング処理圧力は、１００
ｍＴｏｒｒとした。この条件に於いて得られるエッチン
グ速度としては、酸化膜が４５００オングストローム／
ｍｉｎ、また、窒化チタンのエッチング速度は１５０オ
ングストローム／ｍｉｎであり、ＴｉＷ膜のエッチング
速度１０００オングストローム／ｍｉｎが得られ、酸化
膜と窒化チタンの選択比３０が実現される。２分間のエ
ッチングによりＴｉＷ膜４０５までエッチングが進行
し、スルーホールが開口されるが、窒化チタン膜４０４
は充分残っている。これにより、図２（ｂ）を得る。
０７をマスクにスルーホールエッチングを行う。このエ
ッチングでは、〔Ｃ4 Ｆ8 ＋ＣＯ〕の混合ガスを用いた
プラズマによりエッチング処理を行う。エッチングを行
う装置には、平行平板型の反応性イオンエッチング装置
を用いた。プラズマ発生用の高周波電源としては、１
３，５６ＭＨｚを用い、６００Ｗの電力を投入した。Ｃ
4 Ｆ8 とＣＯのガス流量は、それぞれ、１０ｓｃｃｍ、
９０ｓｃｃｍとし、またエッチング処理圧力は、１００
ｍＴｏｒｒとした。この条件に於いて得られるエッチン
グ速度としては、酸化膜が４５００オングストローム／
ｍｉｎ、また、窒化チタンのエッチング速度は１５０オ
ングストローム／ｍｉｎであり、ＴｉＷ膜のエッチング
速度１０００オングストローム／ｍｉｎが得られ、酸化
膜と窒化チタンの選択比３０が実現される。２分間のエ
ッチングによりＴｉＷ膜４０５までエッチングが進行
し、スルーホールが開口されるが、窒化チタン膜４０４
は充分残っている。これにより、図２（ｂ）を得る。
【００２２】スルーホールエッチング後、窒化チタン膜
４０４のエッチング除去を実施する。このエッチングで
は、〔ＣＦ4 ＋Ｏ2 〕の混合ガスを用いたプラズマによ
りエッチング処理を行う。エッチングを行う装置は、ダ
ウンフロー方式のエッチング装置を用いた。プラズマ発
生用の高周波電源としては、１３．５６ＭＨｚを用い、
４００Ｗの電力を投入した。ＣＦ4 とＯ2 のガス流量
は、それぞれ、８０ｓｃｃｍ、７０ｓｃｃｍとし、また
エッチング処理圧力は、５００ｍＴｏｒｒとした。この
条件に於いて得られるエッチング速度としては、窒化チ
タン膜４０４が２５００オングストローム／ｍｉｎ、ま
たアルミニウム膜４０３のエッチング速度は、２００オ
ングストローム／ｍｉｎとなる。１５秒のエッチングに
より、窒化チタン膜４０４は除去され、図２（ｃ）の構
造を得る。
４０４のエッチング除去を実施する。このエッチングで
は、〔ＣＦ4 ＋Ｏ2 〕の混合ガスを用いたプラズマによ
りエッチング処理を行う。エッチングを行う装置は、ダ
ウンフロー方式のエッチング装置を用いた。プラズマ発
生用の高周波電源としては、１３．５６ＭＨｚを用い、
４００Ｗの電力を投入した。ＣＦ4 とＯ2 のガス流量
は、それぞれ、８０ｓｃｃｍ、７０ｓｃｃｍとし、また
エッチング処理圧力は、５００ｍＴｏｒｒとした。この
条件に於いて得られるエッチング速度としては、窒化チ
タン膜４０４が２５００オングストローム／ｍｉｎ、ま
たアルミニウム膜４０３のエッチング速度は、２００オ
ングストローム／ｍｉｎとなる。１５秒のエッチングに
より、窒化チタン膜４０４は除去され、図２（ｃ）の構
造を得る。
【００２３】この実施例に於いて、上記窒化チタン膜４
０４のエッチングは、スルーホールエッチング用マスク
のレジスト４０７を除去した後に、エッチングすること
も可能である。
０４のエッチングは、スルーホールエッチング用マスク
のレジスト４０７を除去した後に、エッチングすること
も可能である。
【００２４】
【発明の効果】以上説明したように、本発明は、スルー
ホールエッチングを主たる導電層の上に形成されたこれ
とは異なる導電層で一度止め、改めて残された導電層を
除去することにより、抵抗値が低く、且つ良品率の高い
多層配線の接続が図られるという効果が得られる。
ホールエッチングを主たる導電層の上に形成されたこれ
とは異なる導電層で一度止め、改めて残された導電層を
除去することにより、抵抗値が低く、且つ良品率の高い
多層配線の接続が図られるという効果が得られる。
【図１】（ａ）乃至（ｃ）は、本発明の第１の実施例の
半導体装置の製造方法を工程順に示す半導体基板の断面
図である。
半導体装置の製造方法を工程順に示す半導体基板の断面
図である。
【図２】（ａ）乃至（ｃ）は、本発明の第２の実施例の
半導体装置の製造方法を工程順に示す半導体基板の断面
図である。
半導体装置の製造方法を工程順に示す半導体基板の断面
図である。
【図３】（ａ），（ｂ）は従来の第１の例のスルーホー
ル形成工程を示す半導体基板の断面図である。
ル形成工程を示す半導体基板の断面図である。
【図４】（ａ），（ｂ）は従来の第２の例のスルーホー
ル形成工程を示す半導体基板の断面図である。
ル形成工程を示す半導体基板の断面図である。
１０１，４０１ シリコン基板 １０２，３０４，４０２，４０６ 酸化膜 １０３，３０１，４０３ アルミニウム膜 １０４，３０２，４０４ 窒化チタン（ＴｉＮ）膜 １０５ 酸化膜 １０６，３０５，４０７ レジスト ３０３，４０５ ＴｉＷ膜
Claims (5)
- 【請求項１】 第１の導電層と、その上に形成されこれ
と異なる導電物質から成る少なくとも一層からなる第２
の導電層とを形成し、この第２の導電層上に形成された
絶縁層を選択的に開口し、この後に形成される配線のた
めにスルーホールを形成する半導体装置の製造方法に於
いて、前記絶縁層のエッチングマスクとして用いるレジ
ストパターンを形成する工程と、このレジストパターン
をマスクとして前記絶縁膜を、下地の前記第２の導電層
に対し選択的にエッチングを行う蝕刻工程と、前記第２
の導電層を前記第１の導電層に対し選択的に除去する工
程とを含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記絶縁膜の蝕刻工程に於いて、前記絶
縁層と前記第２の導電層との選択比が、少なくとも１０
以上のドライエッチングを用いる請求項１記載の半導体
装置の製造方法。 - 【請求項３】 前記絶縁層と前記第２の導電層との選択
比が２０以上のドライエッチングを用いる請求項２記載
の半導体装置の製造方法。 - 【請求項４】 前記第２の導電層を前記第１の導電層に
対し選択的に除去する工程に於いて、酸素とフロロカー
ボンガスとの混合ガスを用いたケミカルドライエッチン
グを用いる請求項１記載の半導体装置の製造方法。 - 【請求項５】 前記第２の導電層を前記第１の導電層に
対し選択的に除去する工程に於いて、アンモニアと過酸
化水素とを混合した水溶液によるウェットエッチングを
用いる請求項１記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5336648A JPH07201986A (ja) | 1993-12-28 | 1993-12-28 | 半導体装置の製造方法 |
| EP94120742A EP0661736B1 (en) | 1993-12-28 | 1994-12-27 | Method for fabricating multilayer semiconductor device |
| US08/364,316 US5668053A (en) | 1993-12-28 | 1994-12-27 | Method for fabricating multilayer semiconductor device |
| DE69416808T DE69416808T2 (de) | 1993-12-28 | 1994-12-27 | Verfahren zur Herstellung einer mehrschichtigen Halbleitervorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5336648A JPH07201986A (ja) | 1993-12-28 | 1993-12-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07201986A true JPH07201986A (ja) | 1995-08-04 |
Family
ID=18301344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5336648A Pending JPH07201986A (ja) | 1993-12-28 | 1993-12-28 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5668053A (ja) |
| EP (1) | EP0661736B1 (ja) |
| JP (1) | JPH07201986A (ja) |
| DE (1) | DE69416808T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001068476A (ja) * | 1999-07-15 | 2001-03-16 | Sez Semiconductor Equip Zubehoer Fuer Die Halbleiterfertigung Gmbh | 半導体基板の処理方法 |
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| US6261934B1 (en) | 1998-03-31 | 2001-07-17 | Texas Instruments Incorporated | Dry etch process for small-geometry metal gates over thin gate dielectric |
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| US6423626B1 (en) | 1998-11-02 | 2002-07-23 | Micron Technology, Inc. | Removal of metal cusp for improved contact fill |
| TW201103972A (en) | 2009-04-01 | 2011-02-01 | Solvay Fluor Gmbh | Process for the manufacture of etched items |
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1993
- 1993-12-28 JP JP5336648A patent/JPH07201986A/ja active Pending
-
1994
- 1994-12-27 DE DE69416808T patent/DE69416808T2/de not_active Expired - Fee Related
- 1994-12-27 EP EP94120742A patent/EP0661736B1/en not_active Expired - Lifetime
- 1994-12-27 US US08/364,316 patent/US5668053A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0661736B1 (en) | 1999-03-03 |
| DE69416808D1 (de) | 1999-04-08 |
| EP0661736A1 (en) | 1995-07-05 |
| US5668053A (en) | 1997-09-16 |
| DE69416808T2 (de) | 1999-10-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980602 |