JP2000077651A - 化合物半導体装置及びその製造方法 - Google Patents

化合物半導体装置及びその製造方法

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勉 五十嵐
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賢志 有持
Teruo Yokoyama
照夫 横山
Eizo Mitani
英三 三谷
Shigeru Kuroda
滋 黒田
Jiyunichirou Nikaidou
淳一朗 二階堂
泰範 ▲館▼野
Yasunori Tateno
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    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
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    • H—ELECTRICITY
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    • H10D62/221—Channel regions of field-effect devices of FETs

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  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】 【課題】高電子移動度電界効果トランジスタに関し、ウ
ォークアウト現象が発生しにくく、耐圧を向上するとと
もに、ゲート電極からコンタクト層の間の領域のリセス
長が１μｍ以下のトランジスタであっても電力付加効率
を高く維持する。 【解決手段】高電子移動度電界効果トランジスタの電子
供給層の上の層に含まれる不純物濃度を１×１０1 6 〜
１×１０1 7 atoms/cm3 の範囲に設定し、又は、ショッ
トキー層のバンドギャップを電子供給層のそれよりも広
くし、又は、高電子移動度電界効果トランジスタ製造工
程において、GaAsコンタクト層９に形成された第１のリ
セス１１の内側の領域で、第２のリセス１４が形成され
るGaAs埋込層７の上に窒化シリコン膜１２を形成した後
に、さらに、GaAs埋込層７を加熱する工程を含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、化合物半導体装置
及びその製造方法に関し、より詳しくは、高速電子移動
度トランジスタ、メスフェット（ＭＥＳＦＥＴ）のよう
なショットキーゲートを有する化合物半導体装置及びそ
の製造方法に関する。
【０００２】
【従来の技術】ショットキーゲートを有する化合物半導
体として、高速電子移動度トランジスタ（ＨＥＭＴ（hi
gh electron mobility transistor ))、ＭＥＳＦＥＴ
（metalsemiconductor field effect transistor)など
が知られている。そのような半導体素子では、ゲート電
極を接続する部分及びその周辺に存在する化合物半導体
層にリセス構造（recessed structure) を設けることに
より、表面準位による表面空乏層の影響を軽減し、トラ
ンジスタの閾値電圧を制御することが行われている。
【０００３】リセス構造を採用した電界効果トランジス
タは、例えば電子情報通信学会総会大会論文集Ｃ−１
０−８（１９９７年）、電子情報通信学会総会大会論
文集Ｃ−１０−２２（１９９８年）、特開平５−１２
９３４１号公報、特開平５−２５１４７１号公報、
特開平９−８２８３号公報などに記載されている。例え
ば、に記載されたＨＥＭＴは、図１に示すような構造
となっている。
【０００４】図１において、半絶縁性のGaAs基板101 の
上には、アンドープAlGaAsバッファ層102 、ｎ+ -AlGaA
s 第１電子供給層103 、アンドープAlGaAs第１スペーサ
層104 、アンドープInGaAsチャネル層105 、アンドープ
AlGaAs第２スペーサ層104 、ｎ+ -AlGaAs 第２電子供給
層107 、アンドープAlGaAsショットキー層108 及びｎ -
-GaAs中間層（埋込層）109 、ｎ+ -GaAs キャップ層11
0 が順に形成されている。また、キャップ層110 と中間
層109 の間には、AlGaAs層111 が形成されている。
【０００５】キャップ層110 には、ゲート領域の周辺で
中間層109 を露出させるための第１のリセス112 が形成
され、さらに、中間層109 にはタングステンシリサイド
（ＷＳｉ）よりなるゲート電極113 の下部を埋め込む第
２のリセス114 が形成されている。第１及び第２のリセ
ス112 ，114 は表面空乏層の深さを調整するために形成
されている。
【０００６】なお、ゲート電極113 の上には低抵抗化の
ための金（Au）層115 が接続されている。キャップ層11
0 は、第１のリセス112 によってゲート電極113 を中心
にしてソース側とドレイン側に分離される。ソース側と
ドレイン側に残されたキャップ層110 のそれぞれの上に
は、キャップ層110 にオーミック接続するソース電極11
116sとドレイン電極116dが形成されている。なお、ドレ
イン電極116dとゲート電極113 の間にある第１のリセス
112 の縁から第２のリセス114 の縁までの距離Ｌを以下
にリセス長という。
【０００７】そのようなＨＥＭＴにおいては、ドレイン
電極116dから供給されたキャリアはキャップ層110 、電
子供給層107 等を通ってチャネル層106 に到達する。そ
して、チャネル層105 ではキャリアが電界によりチャネ
ル層105 内を移動してドレイン電極116dの下方からソー
ス電極116sの下方へ到達し、さらに、電子供給層107か
らキャップ層110 までの各層を通してソース電極116sに
到達する。チャネル層105 におけるキャリアの移動は、
電圧印加によりゲート電極113 から広がる空乏層よって
制御される。
【０００８】
【発明が解決しようとする課題】ところで、上記した構
造のＨＥＭＴにおいては、ゲート電極113 に逆バイアス
電圧を印加すると、印加時間経過に伴ってリーク電流が
しだいに大きくなってくる現象、即ちウォークアウト現
象が生じてゲート耐圧が十分でない。また、ゲート順バ
イアスの制御も十分ではなかった。
【０００９】さらに、リセス長Ｌが１μｍ以下では、電
力付加効率を高く維持することができないことが発明者
等の実験によって確認された。本発明の目的は、ウォー
クアウト現象が発生しにくく、耐圧を向上するととも
に、ゲート電極からキャップ層の間の領域でのリセス長
が１μｍ以下であっても電力付加効率を高く維持するこ
とができる化合物半導体装置及びその製造方法を提供す
ることにある。
【００１０】
【課題を解決するための手段】（１）上記した課題は、
図１１に例示するように、化合物半導体基板２１の上に
形成され、第１のドナー濃度と第１のバンドギャップを
有する材料からなるチャネル層２５と、前記チャネル層
２５上に形成され且つ前記第１のバンドギャップよりも
広い第２のバンドギャップを有し、前記第１のドナー濃
度よりも高濃度である第２のドナー濃度を有する材料か
らなるキャリア供給層４２と、前記キャリア供給層４２
の上に形成され、且つ下層部又は上層部のうち少なくと
も一方に不純物濃度１×１０16〜１×１０17 atoms/cm3
の範囲内でドナーを含む第１の化合物半導体層２８，２
９と、前記第１の化合物半導体層２８，２９に接続され
るゲート電極３７と、前記ゲート電極３７の両側方に配
置されるソース領域、ドレイン領域において前記第１の
化合物半導体層２８，２９上に形成され、且つ前記第２
のバンドギャップよりも狭い第３のバンドギャップを有
し、前記第１のドナー濃度よりも高濃度である第３のド
ナー濃度を有する材料からなるキャップ層３１と、前記
ソース領域において前記キャップ層３１の上に少なくと
も一部が形成されるソース電極３５ｓと、前記ドレイン
領域において前記キャップ層３１の上に少なくとも一部
が形成されるドレイン電極３５ｄとを有することを特徴
とする化合物半導体装置によって解決する。
【００１１】上記した化合物半導体装置において、前記
第１の化合物半導体層２８，２９の前記下層部は前記ゲ
ート電極３７にショットキー接続するショットキー層２
８であり、前記上層部は該ショットキー層２８を覆う埋
込層２９であることを特徴とする。上記した化合物半導
体装置において、前記埋込層３１の厚さは１５〜５０nm
であることを特徴とする。
【００１２】上記した化合物半導体装置において、前記
チャネル層２５の下方には第２のキャリア供給層２４が
形成されていることを特徴とする。上記した化合物半導
体装置において、層構成材料の一例として、前記キャッ
プ層３１、前記埋込層２９はGaAsからなり、前記キャリ
ア供給層４２、前記ショットキー層２８はAlGaAsからな
り、前記チャネル層２５はInGaAsよりなることを特徴と
する。または、前記キャリア供給層４２はInGaP からな
り、前記ショトキー層２８及び前記第２のキャリア供給
層２４はAlGaAsからなることを特徴とする。または、前
記キャリア供給層４２、ショットキー層２８はInGaP か
らなることを特徴とする。
【００１３】以上のような発明の化合物半導体トランジ
スタ素子によれば、キャップ層とキャリア供給層の間に
ドナー濃度が１×１０16〜１×１０17 atoms/cm3の第１
の化合物半導体層を設けている。そのような濃度のドナ
ーによれば、チャネル層において電離した正孔が第１の
化合物半導体層の表面の到達することを妨げるので、表
面空乏層の縮小化が抑制され、ウォークアウト現象の発
生が防止される。
【００１４】この場合、ドナー濃度を１×１０17 atoms
/cm3以下にしているので、第１の化合物半導体層のドナ
ーの高濃度化によるゲート耐圧が低下し易い状態とはな
っていない。 （２）上記した課題は、図５(b) に例示するように、化
合物半導体基板１の上に形成され、第１のドナー濃度と
第１のバンドギャップを有する材料からなるチャネル層
５と、前記チャネル層５上に形成され、且つ前記第１の
バンドギャップよりも広い第２のバンドギャップを有
し、前記第１のドナー濃度よりも高濃度である第２のド
ナー濃度を有する材料からなるキャリア供給層７と、前
記キャリア供給層７の上に形成され、且つ前記第２のバ
ンドギャップよりも広い第３のバンドギャップを有する
材料からなるショットキー層８と、前記ショットキー層
８上に接続されるゲート電極１８と、前記ゲート電極１
８の一部を埋め込むリセスを有する埋込層９と、前記ゲ
ート電極１８の両側方に配置されるソース領域、ドレイ
ン領域において、前記ショットキー層８の上に形成さ
れ、且つ前記第２のバンドギャップよりも狭い第４のバ
ンドギャップを有し、前記第１のドナー濃度よりも高濃
度である第３のドナー濃度を有する材料からなるキャッ
プ層１１と、前記ソース領域において前記キャップ層１
１の上に少なくとも一部が形成されるソース電極１９ｓ
と、前記ドレイン領域において前記キャップ層１１の上
に少なくとも一部が形成されるドレイン電極１９ｄとを
有することを特徴とする化合物半導体装置により解決す
る。
【００１５】上記した化合物半導体装置において、前記
ソース電極１９ｓと前記ドレイン電極１９ｄは、前記キ
ャップ層１１よりも下側であって前記キャリア供給層７
よりも上側の層と接触していることを特徴とする。上記
した化合物半導体装置において、前記チャネル層５と前
記キャリア供給層７はそれぞれアルミニウム組成比ｘが
０．３以下のAlx Ga1-x Asからなり、かつ、前記ショッ
トキー層８はアルミニウム組成比ｙが０．３以上のAly
Ga1-y Asからなることを特徴とする。
【００１６】上記した化合物半導体装置において、前記
ショットキー層８から前記キャップ層１１までの総膜厚
は１００nm以下であることを特徴とする。上記した化合
物半導体装置において、前記チャネル層５の下方には第
２のキャリア供給層３が形成されていることを特徴とす
る。上記した化合物半導体装置において、層構成材料の
一例として、前記キャップ層１１、前記埋込層９はGaAs
からなり、前記キャリア供給層７及び前記ショットキー
層８はAlGaAsからなり、前記チャネル層５はInGaAsより
なることを特徴とする。または、前記キャリア供給層７
はInGaP からなり、前記ショトキー層８及び前記第２の
キャリア供給層３はAlGaAsからなることを特徴とする。
または、前記キャリア供給層７、ショットキー層８はIn
GaP からなることを特徴とする。
【００１７】以上のような本発明の化合物半導体トラン
ジスタ素子によれば、キャリア供給層の上にあるショッ
トキー層のバンドギャップをキャリア供給層のバンドギ
ャップよりも高くしている。これにより、ゲート電極と
ショットキー層の間のエネルギー障壁が大きくなってゲ
ート耐圧が向上する。
【００１８】ただし、ショッキー層のバンドギャップが
大きくなるとソース、ドレイン領域におけるオーミック
抵抗が高くなる。そこで、前記ショットキー層から前記
キャップ層までの総膜厚を１００nm以下とすることによ
って、ソース／ドレイン電極を構成する金属とその下の
半導体層を熱によって合金化し、合金層をショトキー層
の下の電子供給層に到達し易くし、これによりオーミッ
ク抵抗を減らすことが好ましい。ただし、そのような膜
厚調整をする場合には、表面空乏層がキャリア供給層に
まで到達するように薄くすることは、二次元キャリアガ
ス領域へのキャリアの供給を減少させることになるので
好ましくない。 （３）上記した課題は、図１７〜図２２に例示するよう
に、半導体基板１の上にチャネル層４を形成する工程
と、前記チャネル層４にキャリアを供給するキャリア供
給層５を前記チャネル層４上に形成する工程と、ゲート
接続領域を有するショットキー半導体層６を前記キャリ
ア供給層５の上に形成する工程と、前記ショットキー半
導体層６の上にガリウム砒素埋込層７を形成する工程
と、前記ガリウム砒素埋込層７の上にガリウム砒素キャ
ップ層９を形成する工程と、前記ガリウム砒素キャップ
層９の一部をエッチングしてゲート領域を含む領域に第
１のリセス１１を形成する工程と、前記第１のリセス１
１の内部と前記ガリウム砒素埋込層７の上に窒化シリコ
ン膜１２を形成する工程と、前記窒化シリコン膜１２に
覆われた前記ガリウム砒素埋込層７を加熱する工程と、
前記ゲート接続領域の上の前記窒化シリコン膜１２を選
択的にエッチングして開口部１２ａを形成する工程と、
前記開口部１２ａを通して前記ガリウム砒素埋込層７を
エッチングして第２のリセス１４を形成する工程と、前
記第２のリセス１４を通して前記ショットキー半導体層
６の前記ゲート接続領域にゲート電極１８を形成する工
程と、前記窒化シリコン膜１２をパターニグして前記第
１のリセス１１の両側方の前記キャップ層９にソース用
開口部とドレイン用開口部を形成する工程と、前記ソー
ス用開口部を通して前記キャップ層９にソース電極１９
ｓを形成し、前記ドレイン用開口部を通して前記キャッ
プ層９にドレイン電極１９ｄを形成する工程とを有する
ことを特徴とする半導体装置の製造方法により解決す
る。
【００１９】上記した半導体装置の製造方法において、
前記ガリウム砒素埋込層７を加熱する温度は５００℃〜
７００℃の範囲にあることを特徴とする。上記した半導
体装置の製造方法において、前記ガリウム砒素キャップ
層９と前記ガリウム砒素埋込層７の間にアルミニウム・
ガリウム・砒素エッチングストップ層８を形成する工程
をさらに有し、前記第１のリセス１１を形成する際の前
記ガリウム砒素キャップ層９のエッチングは、前記アル
ミニウム・ガリウム・砒素エッチングストップ層８を露
出させた時点で停止させ、前記第１のリセス１１を形成
した後に、前記第１のリセス１１から現れる前記アルミ
ニウム・ガリウム・砒素エッチングストップ層８を除去
することを特徴とする。
【００２０】上記した課題は、図２２に例示するよう
に、半導体基板１上に形成されたチャネル層４と、前記
チャネル層４上に形成されたキャリア供給層５と、前記
キャリア供給層５上に形成されてゲート接続領域を有す
るショットキー半導体層６と、前記ショットキー半導体
層６上に形成されたガリウム砒素埋込層７と、前記ガリ
ウム砒素埋込層７上に形成されたガリウム砒素キャップ
層９と、前記ガリウム砒素キャップ層９に形成され、前
記ゲート接続領域よりも幅が広く、且つ、前記ガリウム
砒素埋込層７の一部を露出する第１のリセス１１と、前
記ガリウム砒素埋込層７に形成されて前記ショットキー
半導体層６の前記ゲート接続領域を露出する第２のリセ
ス１４と、前記第１のリセス１１内に設けられ、前記第
２のリセス１４の端からガリウム砒素埋込層７上及び前
記ガリウム砒素キャップ層９上に延在する窒化シリコン
膜１２と、前記第２のリセス１４内で前記ショットキー
半導体層６上に接続するゲート電極１８と、前記ガリウ
ム砒素キャップ層９上にそれぞれ形成されたソース電極
及びドレイン電極１９ｓ，１９ｄとを有することを特徴
とする化合物半導体装置によって構成する。
【００２１】上記した半導体装置において、前記第１の
リセス１１と前記第２のリセス１４の間隔は１μｍより
も小さいことを特徴とする。上記した半導体装置におい
て、前記ゲート電極１８のうち前記ソース電極１９ｄと
前記ドレイン電極１９ｄへの方向の長さは、０．５μｍ
よりも短いことを特徴とする。
【００２２】なお、以上の図番及び符号は理解を容易に
するために付したものであって、本発明は、それらの図
番、符号の構造に限定されるものではない。次に、本発
明の作用について説明する。本発明によれば、GaAsキャ
ップ層に形成された第１のリセスの内側の領域で第２の
リセスが形成されるGaAs埋込層の上に窒化シリコン膜を
形成した後に、GaAs埋込層を加熱している。このため、
GaAs埋込層の表面が酸化されて酸化ガリウム層と砒素層
が発生しても、その埋込層を加熱することによってその
上の砒素層は窒化シリコン膜を透過して外部に放出され
ることになる。
【００２３】その砒素層は導電性が高いのでリーク電流
を流れ易くして三端子耐圧を低下させる原因となってい
た。その砒素層は、加熱によって実質的に消失するの
で、ドレイン電極とゲート電極とソース電極の相互間の
三端子耐圧（Ｖdsx ）が高くなる。この三端子耐圧が高
くなると電力付加効率も高くなる。この結果、第１のリ
セスと第２のリセスの間隔を１μｍ以下に抑えても電力
付加効率が低下しないことが実験により明らかになっ
た。
【００２４】その加熱温度は５００℃から７００℃が好
ましい。
【００２５】
【発明の実施の形態】以下に本発明の実施の形態につい
て説明する。 （第１の実施の形態）図２〜図５は、本発明の第１の実
施の形態に係るＨＥＭＴの製造工程を示す断面図であ
る。
【００２６】まず、図２(a) に示すように、ＨＥＭＴを
構成する複数の化合物半導体を半絶縁性のガリウム砒素
（GaAs）基板１の上に形成することについて説明する。
図２(a) において、GaAs基板１の上には、アンドープの
GaAsよりなる第１バッファ層２ａと、アンドープのアル
ミニウムガリウム砒素（AlGaAs）よりなる第２バッファ
層２ｂと、ｎ+ 型のAlGaAsよりなる第１電子供給層３
と、アンドープAlGaAsよりなる第１スペーサ層４と、ア
ンドープのインジウムガリウム砒素（InGaAs）よりなる
チャネル層（チャネル層）５と、アンドープAlGaAsより
なる第２スペーサ層６と、ｎ+ 型のAlGaAsよりなる第２
電子供給層（キャリア供給層）７と、アンドープのAlGa
Asよりなるショットキー層８と、ｎ- 型のGaAs埋込層９
と、ｎ+ 型のAlGaAsエッチングストップ層１０と、ｎ+
型のGaAsキャップ層１１が順に成長されている。
【００２７】それらの化合物半導体層２〜１１の成長方
法としては、ＭＯＶＰＥ法、ＭＢＥ法などがある。な
お、上記したアンドープというのは、半導体成長時に不
純物をドープしないことを意味し、全く不純物を含まな
いという意味ではない。それらの半導体層は実質的に下
の層と格子整合する条件で形成する。この場合に、ショ
ットキー層８を構成するAlGaAsに含まれるIII 族元素中
のアルミニウム（Al）の組成比は０．４以上（例えば
０．５）であることが好ましく、これによってショット
キー層８はAlx Ga1-x As（ｘ＞０．４）から構成され
る。また、エッチングストップ層１０を構成するAlGaAs
に含まれるIII 族元素中のアルミニウム（Al）の組成比
は、０．１以上（例えば０．２５）であることが好まし
く、これによってエッチングストップ層１０はAly Ga
1-y As（ｙ＞０．４）から構成される。
【００２８】さらに、第１電子供給層３、第１スペーサ
層４、第２スペーサ層６及び第２電子供給層７をそれぞ
れ構成するAlGaAsに含まれるIII 族元素中のアルミニウ
ムの組成比は０．１〜０．３（例えば０．２５）であ
る。さらに、チャネル層５を構成するInGaAsに含まれる
III 族元素中のインジウムの組成比は０．１〜０．３
（例えば０．２５）である。
【００２９】AlGaAsは、Al組成比が大きくなるほどエネ
ルギーバンドギャップが広くなる。エネルギーバンドギ
ャップの大きい順にAlGaAsの層を並べると、ショットキ
ー層８、エッチングストップ層１０、それ以外のAlGaAs
層（第１電子供給層３、第１スペーサ層４、第２スペー
サ層６及び第２電子供給層７）の順となる。次に、化合
物半導体層の膜厚の範囲の例を挙げる。
【００３０】GaAs第１バッファ層２ａの厚さは約１５０
nm、AlGaAs第２バッファ層２ｂの厚さは約５００nm、Al
GaAs第１電子供給層３の厚さは３〜１５nm（例えば７n
m）、AlGaAs第１スペーサ層４の厚さは５nm以下（例え
ば２nm）、InGaAsチャネル層５の厚さは１０〜２５nm
（例えば１４nm）、AlGaAs第２スペーサ層６の厚さは５
nm以下（例えば２nm）、AlGaAs第２電子供給層７の厚さ
は１０〜３０nm（例えば２０nm）、AlGaAsショットキー
層８の厚さは１〜３０nm（例えば２０nm）、GaAs埋込層
９の厚さは１０〜７０nm（例えば３０nm）、AlGaAsエッ
チングストップ層１０の厚さは１〜１０nm（例えば３n
m）、GaAsキャップ層１１は５０nm以上（例えば８０n
m）である。
【００３１】また、不純物がドープされる層の不純物濃
度として、AlGaAs第１電子供給層３ではシリコン濃度が
１×１０18〜３×１０18atoms/cm3 （例えば２×１０18
atoms/cm3 ）、AlGaAs第２電子供給層７ではシリコン濃
度が１×１０18〜３×１０18atoms/cm3 （例えば２×１
０18atoms/cm3 ）、GaAs埋込層９ではシリコン濃度が５
×１０17atoms/cm3 以下（例えば５×１０16atoms/c
m3 ）、AlGaAsエッチングストップ層１０では零以上
（例えば２×１０18 atoms/cm3）、GaAsキャップ層１１
は１×１０18 atoms/cm3以上（例えば３×１０18 atoms
/cm3）である。なお、上記したショットキー層８はアン
ドープとなっているが、上下の層からの不純物拡散又は
膜成長時の不純物ドープによって５×１０17atoms/cm3
以下の濃度でシリコンを含ませてもよい。不純物とし
て、例えばシリコンを用いる。
【００３２】以上のような半導体層の成長を終えた後
に、キャップ層１１の上に第１のレジスト１２を塗布し
た後に、第１のレジスト１２を露光、現像することによ
って、ゲート領域とソース／ドレイン領域を区画する領
域に第１のレジスト１２を島状に残す。続いて、第１の
レジスト１２をマスクに使用してキャップ層１１をエッ
チングして図２(b) に示すように島状に残存させる。
【００３３】この場合、四塩化シリコン（ＳｉＣｌ4 ）
と六フッ化硫黄（ＳＦ6 ）を反応ガスに使用してプラズ
マエッチング法によってGaAsキャップ層１１をエッチン
グする。そのような条件でエッチングを続けると、AlGa
Asエッチングストップ層１０ではエッチングレートが急
速に遅くなるので、GaAsキャップ層１１のエッチング停
止の制御は容易である。
【００３４】このエッチングによって、ソース／ドレイ
ン領域のキャップ層１１の内側には第１のリセス１３が
形成され、さらに外側にはソース／ドレイン電極を形成
するための凹状の領域が確保される。さらに、図３(a)
に示すように、第１のレジスト１２をマスクに用いて、
第１のリセス１３から露出したAlGaAsエッチングストッ
プ層１０を例えばアンモニア、硝酸又はフッ酸によって
除去する。
【００３５】次に、第１のレジスト１２を除去した後
に、図３(b) に示すように、酸化シリコン（SiO2）、窒
化シリコン（Si3N4 ）、酸化窒化シリコン（SiON）など
の絶縁膜１４をＣＶＤ法により形成して埋込層９とキャ
ップ層１１を覆う。その絶縁膜１４の形成については、
第８実施形態において詳述する。その後に、第２のレジ
ストを絶縁膜１４の上に塗布し、これを露光、現像して
図４(a) に示すようにゲート領域に窓１５ａを形成す
る。
【００３６】次に、窓１５ａから露出した絶縁膜１４を
フォトリソグラフィー法によってパターニングしてゲー
ト領域に開口部１４ａを形成する。さらに、開口部１４
ａから露出したGaAs埋込層９をエッチングし、これによ
り図４(b) に示すような第２のリセス１６をGaAs埋込層
９に形成する。この第２のリセス１６を形成する際のエ
ッチングは、ＳｉＣｌ4 とＳＦ6 の混合ガスを用いるプ
ラズマエッチング法による。
【００３７】なお、第１のリセス１３の内側の端部と第
２のリセスの外側の端部の距離Ｌがリセス長である。次
に、図５(a) に示すように、スパッタによって絶縁膜１
４上と第２のリセス１４の中に、タングステンシリサイ
ド（WSi ）層１７ａと金（Au）層１７ｂをスパッタによ
ってそれぞれ１５０nm、５００nmの厚さに形成する。
【００３８】さらに、Au層１７ｂとWSi 層１７ａをパタ
ーニングして、第１のリセス１６内とその周辺に残存さ
せる。これらAu層１７ｂとWSi 層１１７ａにより、図５
(a)に示すようなＴ字型のゲート電極１８が構成され
る。このゲート電極１８とショットキー層８の境界には
ショットキー障壁が存在する。次に、レジストを用いる
フォトリソグラフィー技術によって絶縁膜１４をパター
ニグし、これによって、２つの島状のキャップ層１１の
互いの外側にソース／ドレイン用の開口部１４ｓ，１４
ｄを形成する。さらに、蒸着によって金ゲルマニウム
（AuGe）、ニッケル（Ni）、Auの３つの層よりなる三層
構造金属層１９を形成する。
【００３９】その三層構造金属層１９はリフトオフ法に
よってパターニングされ、２つの島状のキャップ層１１
の外側の埋込層９の上に残存される。これにより島状の
キャップ層１１の外側に存在する２つの三層構造金属層
１９は、ドレイン電極１９ｄとソース電極１９ｓとして
用いられる。その後に、三層構造金属層１９を４００〜
４５０℃で加熱してその最下層のAuGeを第２電子供給層
７まで拡散させる。
【００４０】これにより、ＨＥＭＴの基本的構造が完成
する。ところで、上記したＨＥＭＴにおいては、ショッ
トキー層８を構成するAlGaAsのアルミニウムの組成比を
０．４としたので、それ自体でバンドギャップが大きく
なる。したがって、ゲート電極１８に対するショットキ
ー障壁が図１に示す従来の素子のそれに比べて高くな
り、この結果、ゲート耐圧が０．１〜０．２Ｖ高くなっ
てウォークアウト現象の発生が抑制される。
【００４１】ところでショットキー層８のバンドギャッ
プが大きくなると、その上に形成されるソース電極１９
ｓ、ドレイン電極１９ｄとショットキー層８とのオーミ
ック接触抵抗が高くなり、ひいてはトランジスタのＯＮ
抵抗が増大して特性を悪くする原因となる。しかし、本
実施形態では、キャップ層１１とエッチングストップ層
１０を除去することにより、ソース電極１９ｓ、ドレイ
ン電極１９ｄから第２電子供給層６の上面までの距離
（深さ）を薄くして、ソース／ドレイン電極１９ｓ，１
９ｄの構成金属（AuGe）を第２電子供給層７に熱拡散し
易くしているので、オーミック抵抗が低減し、これによ
り、ＯＮ抵抗を低下させている。
【００４２】第２電子供給層７の上面からソース／ドレ
イン電極１９ｓ．１９ｄまでの距離とオーミック抵抗の
関係を求めたところ、電子供給層上面からソース／ドレ
イン電極までの厚さを１００nm以下にすることがオーミ
ック抵抗の低下、ひいてはＯＮ抵抗低下のために重要で
あることがわかった。例えば、その厚さが５５nmの場合
にはオン抵抗が１Ωｍｍ以下であったが、１４０nmとす
ると２〜８Ωｍｍとなった。
【００４３】本実施形態では、以上の点を考慮して第２
電子供給層７の上面から埋込層９上面までの厚さＴを最
大で約１００nmとした。なお、その厚さを薄くするとい
っても限界がある。即ち、ゲート電極１８の周辺におい
て、埋込層９からその下方に伸びる表面空乏層が第２電
子供給層７に到達しない厚さとする必要がある。もし、
表面空乏層が第２電子供給層７に到達すると、チャネル
層５の２ＤＥＧ濃度が小さくなってトランジスタ特性が
劣化することになる。この点を考慮すると、本実施形態
での第２電子供給層７の上面から埋込層９上面までの厚
さＴの下限値は１５nmであることが好ましい。
【００４４】なお、図５(b) における符号Ｄは、表面空
乏層とゲートによる空乏層の状態の分布の例を示してい
る。ところで、上記した説明では、ソース／ドレイン電
極を埋込層に接続しているが、埋込層から下の層を第２
スペーサ層の範囲内でエッチングしてソース／ドレイン
電極とチャネル層の距離を短縮してもよい。 （第２の実施の形態）図６〜図９は、本発明の第２の実
施の形態に係るＨＥＭＴの製造工程を示す断面図であ
る。
【００４５】まず、図6(a) に示すように、ＨＥＭＴを
構成する複数の化合物半導体を半絶縁性のガリウム砒素
（GaAs）基板１の上に形成することについて説明する。
図６(a) において、GaAs基板２１の上には、アンドープ
のGaAsよりなる第１バッファ層２２ａと、アンドープの
AlGaAsよりなる第２バッファ層２２ｂと、ｎ+型のAlGaA
sよりなる第１電子供給層２３と、アンドープAlGaAsよ
りなる第１スペーサ層２４と、アンドープのインジウム
ガリウム砒素（InGaAs）よりなるチャネル層（チャネル
層）２５と、アンドープAlGaAsよりなる第２スペーサ層
２６と、ｎ+ 型のAlGaAsよりなる第２電子供給層（キャ
リア供給層）２７と、ｎ- 型のAlイGaAsよりなるショッ
トキー層２８と、ｎ- 型のGaAsよりなる埋込層２９と、
ｎ+ 型のAlGaAsよりなるエッチングストップ層３０と、
ｎ+ 型のGaAsよりなるキャップ層３１が順に成長されて
いる。
【００４６】それらの層はＭＯＶＰＥ法、ＭＢＥ法など
により成長される。 この場合に、ショットキー層２８
を構成するAlGaAsに含まれるIII 族元素中のアルミニウ
ム（Al）の組成比は、０．１〜０．３（例えば０．２
５）とすることが好ましく、これにより、ショットキー
層２８はAlx Ga1-x As（０．１＞ｘ＞０．３）から構成
される。また、エッチングストップ層３０に含まれるII
I 族元素中のアルミニウム（Al）の組成比も、ショット
キー層２８と同じ範囲でアルミニウム組成比を選択する
ことが好ましい。
【００４７】さらに、第１電子供給層２３、第１スペー
サ層２４、第２スペーサ層２６及び第２電子供給層２７
をそれぞれ構成するAlGaAsに含まれるIII 族元素中のア
ルミニウムの組成比は０．１〜０．３（例えば０．２
５）である。さらに、チャネル層２５を構成するInGaAs
に含まれるIII 族元素中のインジウムの組成比は０．１
〜０．３（例えば０．２５）である。
【００４８】次に、化合物半導体層の膜厚の好ましい範
囲を挙げる。GaAs第１バッファ層２２ａからAlGaAs第２
電子供給層２７までの層の厚さは、それらの層と同じ機
能を有する第１実施形態のGaAs第１バッファ層２ａから
AlGaAs第２電子供給層７と同じに設定する。また、AlGa
Asショットキー層２８の厚さは５〜３０nm（例えば２０
nm）、GaAs埋込層２９の厚さは１５〜５０nm（例えば３
０nm）、AlGaAsエッチングストップ層３０の厚さは１〜
１０nm（例えば３nm）、GaAsキャップ層３１は３０〜１
５０nm（例えば８０nm）である。
【００４９】また、不純物がドープされる層の不純物濃
度として、AlGaAs第１電子供給層２３からAlGaAs第２電
子供給層２７までは第１実施形態と同じに設定する。ま
た、ショットキー層２８のシリコン濃度は１×１０18〜
３×１０18atoms/cm3 （例えば５×１０18atoms/c
m3 ）、GaAs埋込層２９のシリコン濃度は１×１０16〜
１０×１０16atoms/cm3 以下（例えば５×１０16atoms/
cm3 ）とする。さらに、エッチングストップ層３０とキ
ャップ層３１の不純物濃度については第１実施形態と同
じに設定する。
【００５０】以上のような膜の成長を終えた後に、キャ
ップ層３１の上にレジスト３２を塗布する。そして、そ
のレジスト３２を露光、現像することによって、ソース
／ドレイン領域を覆う形状にレジスト３２をパターニン
グする。続いて、レジスト３２をマスクに使用してGaAs
キャップ層３１をエッチングして図６(b) に示すような
第１のリセス３３を形成する。
【００５１】このエッチング工程において、SiCl4 、SF
6 の混合ガスを用いるプラズマエッチング法によってGa
Asキャップ層３１をエッチングすると、その下のAlGaAs
エッチングストップ層３０が露出した時点でエッチング
レートは急速に遅くなるので、GaAsキャップ層３１のエ
ッチング停止の制御は容易である。さらに、レジスト３
２をマスクに用いて、第１のリセス３３から露出したAl
GaAsエッチングストップ層３０を例えばアンモニア、硝
酸又はフッ酸によって除去する。
【００５２】次に、レジスト３２を除去した後に、図７
(a) に示すように、GaAsキャップ層３１の露出面とエッ
チングストップ層３０の露出面の上に絶縁膜３４をプラ
ズマＣＶＤ法によって成長する。その後に、別のレジス
ト３５を絶縁膜３４の上に塗布した後に、これを露光、
現像することによって図７(b) に示すようにゲート領域
に窓３５ａを形成する。そして、窓３５ａから露出した
絶縁膜３４を反応性イオンエッチングによりエッチング
して開口部３４ａを形成する。
【００５３】続いて、図８(a) に示すように、第１のリ
セス３３の形成と同じ条件で開口部３４ａを通してGaAs
埋込層２９をエッチングし、これにより第２のリセス３
６をGaAs埋込層２９に形成する。その後に、レジスト３
５を除去する。次に、図８(a) に示すように、スパッタ
によって絶縁膜３４の開口部３４ａ及び第２のリセス３
６の中に金属膜を形成する。その金属膜は、タングステ
ンシリサイド（WSi ）層と金（Au）層をそれぞれ１５０
nm、５００nmの厚さに形成した２層構造から構成されて
いる。
【００５４】さらに、金属層をフォトリソグラフィーに
よってパターニングすることによって、図８(b) に示す
ように、開口部３４ａ及び第２のリセス３６を通ってAl
GaAsショットキー層２８にショットキー接触する断面Ｔ
字型のゲート電極３７を形成する。そのゲート電極３７
のソースからドレイン方向への長さ、即ちゲート長は例
えば０．６μｍ以下となっている。
【００５５】次に、レジスト（不図示）を用いるフォト
リソグラフィー技術によって絶縁膜３４をパターニグ
し、これによって、ゲート電極１８の両側方のGaAsキャ
ップ層９の上に２つの開口部３４ｓ，３４ｄを形成す
る。さらに、蒸着によって金ゲルマニウム（AuGe）、ニ
ッケル（Ni）、Auの３つの層を順に成長して多層導電膜
を形成する。
【００５６】そして、リフトオフ法によって多層導電膜
をパターニングする。これにより２つの開口部３４ｓ，
３４ｄ内に残った多層導電膜を図９に示すようなソース
電極３８ｓとドレイン電極３８ｄとして適用する。これ
により、ＨＥＭＴの基本的な構造が完成する。上記した
ＨＥＭＴにおいては、ショットキー層２８と埋込層２９
の不純物濃度を１×１０16 atoms/cm3以上としたことに
よりウォークアウト現象の発生が抑制された。ウォーク
アウト現象が抑制されるのは次のような理由によると考
えられる。
【００５７】ウォークアウト現象は、チャネル層２５に
おいて電子が結合元素に衝突することにより結合元素か
ら正孔が電離し、そのホールが表面準位によってトラッ
プ（捕捉）されて表面空乏層が縮む、というモデルが提
唱されている。そのようなモデルは、例えばIEEE, Tran
saaction on Electorn Device, Vol.45., No1, 1998,p.
18 に記載されている。
【００５８】そこで、本実施形態では、ショットキー層
２８と埋込層２９の不純物濃度を高くすることにより、
それらの層２８，２９が正孔のバリアとなり、チャネル
層２５で電離したホールが埋込層２９の表面空乏層に到
達するのを妨げるようにしている。また、正孔が表面準
位によりトラップされたとしてもそのトラップ量は僅か
であり、表面空乏層の縮小量は図１に示す従来構造のＨ
ＥＭＴに比べて小さくなる。
【００５９】このように縮小化が防止された表面空乏層
は、ドレイン電極３８ｄから供給されたキャリアがゲー
ト電極１８に向けて移動することを阻止するので、ウォ
ークアウト現象が抑制され、且つゲート耐圧の低下が防
止される。ただし、ショットキー層２８と埋込層２９の
不純物濃度が１×１０17 atoms/cm3以上の場合には、そ
れらの層の抵抗値が小さくなって電子がショットキー層
２８と埋込層２９を伝導し易くなり、ゲート耐圧が小さ
くなる。したがって、その不純物濃度を１×１０17 ato
ms/cm3よりも低減することが好ましい。
【００６０】また、リセス距離Ｌが０．１５μｍよりも
小さくなるとドレイン電極３８ｄからゲート電極３７に
到達する電子の数が多くなってゲート耐圧が小さくな
り、さらに、リセス距離Ｌが０．６μｍよりも長くなる
と、ウォークアウト現象の発生原因となるリセス表面の
面積が大きくなって正孔が表面準位に捕捉されやすくな
る。
【００６１】それらのようなゲート逆方向耐圧、ゲート
逆方向耐圧のウォークアウト変化率のそれぞれとリセス
距離Ｌとの関係を示すと、図１０(a),(b) のようにな
る。したがって、リセス距離Ｌは０．１５〜０．６μｍ
の範囲にあることが好ましい。さらに、埋込層２９の厚
さが１５nmよりも薄いと、表面空乏層が第２電子供給層
２７に達してチャネル電流最大値Ｉfmaxが小さくなり、
また、５０nmよりも厚くなるとゲート電極１８と接触す
る面積が大きくなるのでゲート順方向耐圧が小さくなる
ことが、発明者等の調査によって明らかになった。
【００６２】それらのようなＩfmax、ゲート順方向耐圧
のそれぞれと埋込層２９の膜厚との関係を示すと、図１
１(a),(b) のようになる。したがって、埋込層２９は、
１５nmよりも厚く且つ５０nmよりも薄いことが好まし
い。 （第３の実施の形態）この実施の形態では、第２の実施
の形態に示したＨＥＭＴのショットキー層及びその上の
各層の組成、不純物濃度を変えた構造を有している。
【００６３】図１２は、本発明の第３実施の形態に係る
ＨＥＭＴを示す断面図である。なお、図１２において図
９と同じ符号は同じ要素を示している。図１２におい
て、GaAs基板１の上には、アンドープのGaAsよりなる第
１バッファ層２２ａと、アンドープのAlGaAsよりなるバ
ッファ層２２ｂと、ｎ+ 型のAlGaAsよりなる第１電子供
給層２３と、アンドープAlGaAsよりなる第１スペーサ層
２４と、アンドープのインジウムガリウム砒素（InGaA
s）よりなるチャネル層２５と、アンドープAlGaAsより
なる第２スペーサ層２６と、ｎ+ 型のAlGaAsよりなる第
２電子供給層（キャリア供給層）２７と、アンドープの
AlGaAsよりなるショットキー層２８ａと、ｎ- 型のGaAs
埋込層２９ａと、ｎ+ 型のAlGaAsエッチングストップ層
３０ａと、ｎ+ 型のGaAsキャップ層３１ａが順に成長さ
れている。
【００６４】それらの層は、ＭＯＶＰＥ法、ＭＢＥ法な
どによって成長される。この場合に、ショットキー層２
８ａを構成するAlGaAsに含まれるIII 族元素中のアルミ
ニウム（Al）の組成比は、０．４以上（例えば０．５）
とすることが好ましく、これにより、ショットキー層２
８ａはAlx Ga1-x As（ｘ＞０．４）から構成される。ま
た、エッチングストップ層３０ａに含まれるIII 族元素
中のアルミニウム（Al）の組成比は、０．１以上（例え
ば０．２５）とすることが好ましく、これにより、エッ
チングストップ層３０ａはAly Ga1-y As（ｙ＞０．１）
から構成される。なお、AlGaAsよりなるその他の層は、
第２の実施形態と同じアルミニウム組成比とする。
【００６５】これにより、ショットキー層２８ａを構成
するAlGaAsのバンドギャップが、その他の層を構成する
AlGaAsのバンドギャップよりも広くなる。次に、化合物
半導体層の膜厚の好ましい範囲を挙げる。GaAs第１バッ
ファ層２２ａからAlGaAs第２電子供給層２７までのそれ
ぞれの層の厚さは、第２実施形態と同じに設定される。
また、AlGaAsショットキー層２８ａの厚さは５〜３０nm
（例えば２０nm）、GaAs埋込層２９ａの厚さは１０〜７
０nm（例えば３０nm）、AlGaAsエッチングストップ層３
０ａの厚さは１〜１０nm（例えば３nm）、GaAsキャップ
層３１ａの厚さは５０nm以下（例えば２０nm）である。
【００６６】また、シリコンがドープされる層の不純物
濃度について、GaAs第１バッファ層２２ａからAlGaAs第
２電子供給層２７までは第２実施形態と同じ不純物濃度
に設定する。また、ショットキー層２８ａではアンドー
プであるが、５×１０17atoms/cm3 以下の不純物濃度で
不純物が含まれていてもよい。さらに、GaAs埋込層２９
ａではシリコン濃度が５×１０17atoms/cm3 以下（例え
ば５×１０16atoms/cm 3 ）とする。さらに、エッチング
ストップ層３０ａとキャップ層３１ａの不純物濃度につ
いては第２実施形態と同じに設定する。
【００６７】この後に、第２実施形態で説明した工程を
経て、第１のリセス３３を形成し、埋込層２９ａを絶縁
膜３４で覆い、第２のリセス３６を形成し、ゲート電極
３７を形成し、ソース電極３８ｓ、ドレイン電極３８ｄ
を形成する。その後に、ソース電極３８ｓ、ドレイン電
極３８ｄを構成するAuGe／Ni／Auの三層構造のうちの最
下層のAuGeを温度４００〜４５０℃で加熱して第２電子
供給層２７にまで到達させている。
【００６８】そのようなＨＥＭＴによれば、ショットキ
ー層３７を構成するAlGaAsのAl組成比を従来素子のそれ
よりも大きくしたので、ショットキー層３７のバンドギ
ャップが大きくなってゲート電極３７との間に存在する
ショットキー障壁が従来の素子よりも高くなる。また、
エンハンスメント動作する場合のゲート順方向動作電圧
が０．１〜０．２Ｖ向上する。
【００６９】しかし、第１実施形態の説明でも述べたよ
うに、ショットキー層３７のバンドギャップが大きくな
ると、ソース電極３５ａ、ドレイン電極３８ｄのオーミ
ック抵抗が大きくなってＯＮ抵抗が増大する。そのよう
な問題を解決するためには、ソース電極３８ｓ、ドレイ
ン電極３８ｄを構成する三層構造の金属層の最下層のAu
Geを加熱によって拡散させて電子供給層に到達させるこ
とが有効である。
【００７０】この場合、ソース／ドレイン電極３８ｓ，
３８ｄの下面から第２電子供給層２７の上面までの距離
を１００nm以下とすることが好ましい。本実施形態で
は、その距離を７５nmとした。なお、第１のリセス３３
内での埋込層２６による表面空乏層が第２電子供給層２
６に達しない程度にその距離を確保する必要があり、も
し表面空乏層が第２電子供給層２７に達すると、チャネ
ル層２５での２ＤＥＧ（２次元電子ガス）濃度が小さく
なってトランジスタ特性が劣化するので好ましくない。 （第４の実施の形態）上記した第１〜第３の実施の形態
では、第１及び第２の電子供給層２３，２７、第１及び
第２のスペーサ層２４，２６及びショットキー層２８を
それぞれAlGaAsから構成している。
【００７１】しかし、図１３に示すように、第２スペー
サ層４１と第２の電子供給層４２をInGaP から構成する
と、不純物濃度を高くすることが容易になる。したがっ
て、第２の電子供給層４２からチャネル層２５への電子
供給量を一定とすると、AlGaAsを用いる場合に比べて、
InGaP を用いた場合の方が第２スペーサ層４１及び第２
の電子供給層４２の膜厚を１／２〜２／３まで薄くする
ことが可能になり、InGaP を用いた方がコンダクタンス
ｇm が大きくなる。ところで、図１３において、第２ス
ペーサ層と第２電子供給層以外の構成は、第２実施形態
と同じであって図９と同じ符号は同じ要素を示してい
る。
【００７２】図１３において、GaAs基板２１の上には、
アンドープのGaAsよりなる第１バッファ層２２ａと、ア
ンドープのAlGaAsよりなる第２バッファ層２２ｂと、ｎ
+ 型のAlGaAsよりなる第１電子供給層２３と、アンドー
プAlGaAsよりなる第１スペーサ層２４と、アンドープの
インジウムガリウム砒素（InGaAs）よりなるチャネル層
（チャネル層）２５と、アンドープInGaP よりなる第２
スペーサ層４１と、ｎ + 型のInGaP よりなる第２電子供
給層（キャリア供給層）４２と、ｎ- 型のAlGaAsよりな
るショットキー層２８と、ｎ- 型のGaAsよりなる埋込層
２９と、ｎ+ 型のAlGaAsエッチングストップ層３０と、
ｎ+ 型のGaAsキャップ層１１が順に形成されている。
【００７３】第２スペーサ層４１、第２電子供給層４２
を構成するInGaP に含まれるIII 族元素中のインジウム
の組成比は０．４８とする。また、第２スペーサ層４１
の厚さは５nm以下（例えば２nm）、第２電子供給層４２
の厚さは５〜２０nm（例えば８nm）とする。さらに、第
２電子供給層４２のシリコン不純物濃度は１×１０18〜
３×１０18 atoms/cm3（例えば２×１０18 atoms/cm3）
である。
【００７４】その他の構成は、第２実施形態と同様であ
る。 （第５の実施の形態）上記した第４の実施の形態では、
第２スペーサ層４１と第２電子供給層４２だけをInGaP
から構成したが、図１４に示すように、ショットキー層
４３もInGaPから構成してもよい。
【００７５】なお、図１４において、図１３と同じ符号
は同じ要素を示している。図１４に示すように、ショッ
トキー層４３をInGaP によって構成することにより、Al
GaAsより形成する場合よりもゲート耐圧を高くできる。
図１４に示すＨＥＭＴの層構成は、ショットキー層４３
を除いて第４実施形態と同様である。
【００７６】ショットキー層４３を構成するInGaP に含
まれるIII 族元素中のインジウムの組成比は０．４８で
ある。また、そのInGaP に含まれる不純物濃度は１×１
０18〜３×１０18 atoms/cm3（例えば２××１０18 ato
ms/cm3）である。さらに、ショットキー層４３の厚さは
５〜３０nm（例えば２０nm）である。その他の構造は、
第４実施形態と同様である。 （第６の実施の形態）上記した第４の実施の形態では、
第２スペーサ層４１、第２電子供給層４２だけをInGaP
から構成した。
【００７７】しかし、図１５に示すように第１電子供給
層４４、第１スペーサ層４５をそれぞれInGaP から構成
してもよい。このような材料を選択すると、第４の実施
形態よりも第１電子供給層４４、第１スペーサ層４５の
膜厚を薄くしたり、ｇm を大きくすることができる。し
かし、エピタキシャル成長の容易さを考慮すると、第１
スペーサ層、第１電子供給層の構成材料として第４実施
形態に示した材料を選択する方が好ましい。
【００７８】図１５に示すＨＥＭＴの層構成は、第１電
子供給層４４、第１スペーサ層４５を除いて第４実施形
態と同様である。第４実施形態と異なる組成からなる第
１電子供給層４４、第１スペーサ層４５のそれぞれの不
純物濃度、組成、膜厚は次のようである。第１スペーサ
層４４を構成するInGaP に含まれるIII 族元素中のイン
ジウムの組成比は０．４８である。また、第１スペーサ
層４４の厚さは０nm以上で５nm以下（例えば２nm）であ
る。
【００７９】また、第１電子供給層４５を構成するInGa
P に含まれるIII 族元素中のインジウムの組成比は０．
４８である。また、そのInGaP に含まれる不純物濃度は
１×１０18〜３×１０18 atoms/cm3（例えば２×１０18
atoms/cm3）である。さらに、第１電子供給層４５の厚
さは１〜１０nm（例えば４nm）である。その他の構造
は、第４実施形態と同様である。 （第７の実施の形態）図１６は、第７実施形態に係るＨ
ＥＭＴを示す断面図である。なお、図１４において、図
２と同じ符号は同じ要素を示している。
【００８０】本実施形態のＨＥＭＴは、第１実施形態の
ＨＥＭＴの第１電子供給層、第１スペーサ層、第２スペ
ーサ層、第２電子供給層の材料をInGaP に変更した構造
を有している。図１６において、GaAs基板１の上には、
アンドープGaAsよりなる第１バッファ層２ａ、アンドー
プAlGaAsよりなる第２バッファ層２ｂ、ｎ+ 型InGaP よ
りなる第１電子供給層４４、アンドープInGaP よりなる
第１スペーサ層４５、アンドープInGaAsよりなるチャネ
ル層５、アンドープInGaP よりなる第２スペーサ層４
１、ｎ+ 型InGaP よりなる第２電子供給層４２、ｎ- 型
AlGaAsよりなるショットキー層８、ｎ- 型GaAsよりなる
埋込層９、ｎ+ 型AlGaAsよりなるエッチングストップ層
１０、ｎ+ 型GaAsよりなるキャップ層１１が順に形成さ
れている。
【００８１】この場合、第１電子供給層４４、第１スペ
ーサ層４５、第２スペーサ層４１、第２電子供給層４２
のそれぞれの材料、不純物濃度、膜厚は、第６の実施の
形態と同じにする。また、その他の層の材料、不純物濃
度、膜厚は、第１の実施の形態と同じにする。また、シ
ョットキー層８からキャップ層１１までの層構成は、第
１実施の形態と同じである。そのようなショットキー層
８はバンドギャップが広くなるので、第６実施形態で示
したＨＥＭＴに比べて、ゲート耐圧を高くしてＯＮ抵抗
を低くすることが可能になる。
【００８２】なお、第４〜第７の実施の形態において、
電子供給層、スペーサ層等をInGaPから形成している
が、InGaP の代わりにAlInGaP 、AlInAsを使用してもよ
い。また、第１〜第７の本実施形態では、第１バッファ
層をGaAsの単層から構成しているがこれに限られるもの
ではない。例えば、後述する図３１に示すようにアンド
ープGaAs層とアンドープAlGaAs層とを交互に多層積層し
た構造を採用してもよい。また、上記したＨＥＭＴで
は、電子供給層を電子走行層の上と下に形成している
が、第１の電子走行層及び第１スペーサ層を省いてもよ
い。 （第８の実施の形態）本実施形態では、ＨＥＭＴのGaAs
埋込層を覆う絶縁膜について説明する。
【００８３】最近のＨＥＭＴにおいては、高周波数で動
作させるためにゲート長を短くすることが必須となって
いる。例えば、図１に示すＨＥＭＴにおいて、ゲート長
を０．５μｍ以下とした場合の電力付加効率（ηadd ）
とリセス長Ｌとの関係を調べると図１７のような特性が
得られることが、本発明者等の実験によって確認されて
いる。ここで、リセス長Ｌは、図１においてドレイン電
極116dとゲート電極115 の間にある第１のリセス110 の
縁から第２のリセス114 の縁までの距離Ｌを示してい
る。
【００８４】図１７によれば、リセス長Ｌが１μｍ以上
の範囲の素子においては、リセス長Ｌが長くなればなる
ほど電力付加効率が小さくなる傾向にある。しかし、リ
セス長Ｌが１μｍよりも小さい範囲では、リセス長Ｌが
短くなればなるほど電力付加効率が小さくなる傾向にあ
る。即ち、従来のＨＥＭＴにおいては、リセス長Ｌが１
μｍの構造で電力付加効率が最も大きくなっている。
【００８５】原理的には、リセス長Ｌが長くなるに従っ
て、ドレイン電極116dとゲート電極115 の間隔が広がる
ためにオン抵抗が大きくなって電力付加効率が小さくな
ることは理論的に理解できることである。しかし、リセ
ス長Ｌが１μｍ以下では、単にオン抵抗を小さくするだ
けでは電力付加効率を高く維持することはできないの
で、その対策が必要となる。
【００８６】そこで、以下の実施形態では、ゲート電極
からキャップ層の間の領域のリセス長が１μｍ以下のト
ランジスタであっても電力付加効率を高く維持すること
ができるＨＥＭＴについて説明する。図１８〜図２３
は、本発明の第８の実施の形態に係るＨＥＭＴの製造工
程を示す断面図である。
【００８７】まず、図１８(a) に示すように、ＨＥＭＴ
を構成する複数の化合物半導体層を半絶縁性のガリウム
砒素（GaAs）基板５１の上に形成する。図１８(a) にお
いて、GaAs基板５１の上には、アンドープのガリウム砒
素（GaAs）第１バッファ層５２と、アンドープのアルミ
ニウムガリウム砒素（AlGaAs）第２バッファ層５３と、
アンドープのインジウムガリウム砒素（InGaAs）電子走
行層（チャネル層）５４と、ｎ+ 型のAlGaAs電子供給層
（キャリア供給層）５５と、ｎ型のAlGaAsショットキー
層５６と、ｎ型のGaAs埋込層５７と、ｎ+ 型のAlGaAsエ
ッチングストップ層５８と、ｎ+ 型のGaAsキャップ層５
９とが順に成長されている。それらの層５２〜５９の成
長方法としては、ＭＯＶＰＥ法、ＭＢＥ法などがある。
なお、図１８(a) において、２ＤＥＧは二次元電子ガス
を示している。
【００８８】それらの層の厚さは特に限定されるもので
はない。それらの厚さの一例をあげると、GaAs第１バッ
ファ層５２の厚さは１５０nm、AlGaAs第２バッファ層５
３の厚さは５００nm、InGaAs電子走行層５４の厚さは１
４nm、AlGaAs電子供給層５５の厚さは２０nm、AlGaAsシ
ョットキー層５６の厚さは２０nm、GaAs埋込層５７の厚
さは３０nm、AlGaAsエッチングストップ層５８の厚さは
５nm、GaAsキャップ層５９は８０nmである。
【００８９】また、不純物がドープされる層の不純物濃
度として、例えば、AlGaAs電子供給層５５ではシリコン
濃度が１×１０18atms/cm3以上、AlGaAsショットキー層
５６ではシリコン濃度が約４×１０16atms/cm3、GaAs埋
込層５７ではシリコン濃度が約４×１０16atms/cm3、Al
GaAsエッチングストップ層５８ではシリコン濃度が２×
１０18atms/cm3以上、GaAsキャップ層５９ではシリコン
濃度が３×１０18atms/cm3以上となっている。なお、Ga
As埋込層５７はアンドープであってもよい。
【００９０】以上のような層の形成を終えたのちに、キ
ャップ層５９の上に第１のレジスト６０を塗布し、さら
に、第１のレジスト６０を露光、現像することによっ
て、ソース／ドレイン領域を覆う形状に第１のレジスト
６０をパターニングする。続いて、第１のレジスト６０
をマスクに使用してGaAsキャップ層５９をエッチングし
て図１８(b) に示すような第１のリセス６１を形成す
る。
【００９１】塩素ガス又は塩素化合物ガスを用いるプラ
ズマエッチング法によってGaAsキャップ層５９をエッチ
ングすると、その下のAlGaAsエッチングストップ層５８
が露出した時点でエッチングレートは急速に遅くなるの
で、GaAsキャップ層５９のエッチング停止の制御は容易
である。このエッチングによって、GaAsキャップ層５９
には第１のリセス６１が形成される。
【００９２】さらに、図１９(a) に示すように、第１の
レジスト６０をマスクに用いて、第１のリセス６１から
露出したAlGaAsエッチングストップ層５８を例えばアン
モニア、硝酸又はフッ酸によって除去する。次に、第１
のレジスト６０を除去した後に、図１９(b) に示すよう
に、GaAsキャップ層５９の露出面とエッチングストップ
層５８の露出面の上に窒化シリコン膜６２をプラズマＣ
ＶＤ法によって３０nm〜１００nmの厚さに成長する。窒
化シリコン膜６２の成長条件は、例えば成長ガスとして
シラン（SiH4）と窒素（N2）の混合ガスを用い、成長温
度を２５０〜３５０℃、好ましくは３００℃とし、成長
雰囲気圧力を０．５〜２．０Torr、好ましくは約１Torr
とし、さらに、パワー密度を０．０５〜０．１１Ｗ／cm
2 とし、成長速度を５〜１５nm／分とする。
【００９３】その窒化シリコン膜６２を形成した後に、
図２０(a) に示すように、窒化シリコンコン膜６２とそ
の下の化合物半導体層２〜９を５００℃〜７００℃の温
度で加熱する。次に、窒化シリコン膜６２の上に酸化シ
リコン膜（SiO2）７０をＣＶＤ法によって２５０ｎｍ〜
３００ｎｍの厚さに成長する。
【００９４】その後に、第３のレジスト６３を酸化シリ
コン膜７０の上に塗布した後に、これを露光、現像する
ことによって図２０(b) に示すようにゲート領域に窓６
３ａを形成する。そして、窓６３ａから露出した酸化シ
リコン膜７０と窒化シリコン膜６２を反応性イオンエッ
チングによりエッチングして開口部６２ａを形成する。
酸化シリコン膜７０と窒化シリコン膜６２のエッチング
に使用するガスとして例えばＳＦ6 がある。
【００９５】続いて、第１のリセス６１の形成と同じよ
うに、塩素ガス又は塩素化合物ガスを用いるプラズマエ
ッチング法によって開口部６２ａを通してGaAs埋込層５
７をエッチングし、これにより第２のリセス６４をGaAs
埋込層５７に形成する。その後に、図２１(a) に示すよ
うに、第２のレジスト６３を除去する。次に、図２１
(b) に示すように、スパッタによって窒化シリコン膜６
２上と開口部６２ａの中と第２のリセス６４の中に、タ
ングステンシリサイド（WSi ）層６５と金（Au）層６６
をスパッタによってそれぞれ１５０nm、５００nmの厚さ
に形成する。
【００９６】さらに、Au層６６の上に第３のレジスト６
７を塗布し、これを露光、現像して図２２(a) に示すよ
うにゲート領域を覆うパターンを形成する。続いて、第
３のレジスト６７をマスクに使用してAu層６６とＷＳｉ
層６５をフォトリソグラフィーによりパターニングして
第１のリセス６４内とその周辺に残存させる。
【００９７】これらAu層６６とＷＳｉ層６５により、図
２２(b) に示すように、開口部６２ａ及び第２のリセス
６４を通ってAlGaAsショットキー層５６にショットキー
接触する断面Ｔ字形のゲート電極６８を形成する。その
ゲート電極６８のソースからドレイン方向への長さ、即
ちゲート長は０．５μｍ以下となっている。次に、レジ
スト（不図示）を用いるフォトリソグラフィー技術によ
って窒化シリコン膜６２及び酸化シリコン膜７０をパタ
ーニグし、これによって、ゲート電極６８の両側方のGa
Asキャップ層５９の上に２つの開口部６２ｓ，６２ｄを
形成する。さらに、蒸着によって金ゲルマニウム（AuG
e）、ニッケル（Ni）、Auの３つの層を順に成長して多
層導電膜を形成する。
【００９８】そして、リフトオフ法によって多層導電膜
をパターニングする。これにより、図２３に示すよう
に、２つの開口部６２ｓ，６２ｄ内に残った多層導電膜
をソース電極６９ｓとドレイン電極６９ｄとして適用す
る。その後に、フッ酸によって酸化シリコン膜７０のみ
を除去する。このとき、酸化シリコン膜７０下の窒化シ
リコン膜６２は、フッ酸によるエッチングレートが酸化
シリコンの１／１０以下と小さいため窒化シリコン膜６
２の除去を防止することができる。
【００９９】なお、低周波動作のＨＥＭＴ，ＭＥＳＦＥ
Ｔにおいては酸化シリコン膜７０を除去しない場合があ
る。これにより、ＨＥＭＴが完成する。以上述べたＨＥ
ＭＴの製造工程において、窒化シリコン膜６２を形成し
た後に５００〜７００℃の温度でGaAs埋込層５７を加熱
したが、この加熱を経たＨＥＭＴは、図２４に示すよう
に、リセス長Ｌが１．０μｍ以下になっても電力付加効
率が低下することはなく、しかもリセス長Ｌが１．０μ
ｍ以上の場合よりも電力付加効率が高くなることがわか
った。
【０１００】その原因を究明するために、GaAs埋込層５
７上に窒化シリコン膜６２を形成した後に５００℃〜７
００℃の温度で加熱したＨＥＭＴの三端子耐圧Ｖdsx と
リセス長Ｌの関係を調べた。さらに、窒化シリコン膜を
有しない従来のＨＥＭＴの三端子耐圧Ｖdsx とリセス長
Ｌの関係を調べた。それらの関係は、図２５に示すよう
になり、本実施形態の方が従来技術よりも三端子耐圧が
高くなることが分かった。
【０１０１】したがって、窒化シリコン膜６２によって
GaAs埋込層５７を覆った後に５００〜７００℃で加熱す
ることは三端子耐圧を高くし、その結果、電力付加効率
を高くすることが分かった。このように、本実施形態に
よって三端子耐圧が高くなる理由としては次のようなこ
とが推測される。
【０１０２】まず、従来技術として、図２６(a) に示す
ようにGaAs埋込層５７の表面が酸素含有雰囲気中に曝さ
れると、GaAsと酸素（Ｏ）が反応して図２６(b) に示す
ようなAs2O3 層７１が成長する。この場合、As2O3 層７
１を構成するAsは、その下のGaAs埋込層５７から供給さ
れるために、As2O3 層７１の下にはガリウム（Ga）層７
２が現れる。
【０１０３】さらに、酸素は砒素よりもガリウムと結合
し易いので、As2O3 層７１中の酸素はガリウム（Ga）と
結合して図２６(c) に示すようにGa層７２はGa2O3 層７
２ａに変わり、またAs2O3 層７１はAs層７１ａに変わ
る。このAs層７１ａはGaAs埋込層５７よりも導電率が高
いので、このAs層７１ａを通してキャリアが移動し易く
なり、三端子耐圧を低くする原因となる。
【０１０４】このようなAs層７１ａを、図２６(d) に示
すようなSiO2ような酸素含有膜８０で覆えば、図２６
(e) に示すように酸素含有膜８０中の酸素が下方に拡散
してAs層７１ａとGa2O3 層７２ａの量を増加させる原因
となり、三端子耐圧がさらに低下する原因となる。これ
に対して、本実施形態では、図２７(a) 〜(c) に示すよ
うに、GaAs埋込層５７の表面には、酸素含有雰囲気中の
酸素との反応によってGa2O3 層７２ａとAs層７１ａが現
れる。ここまでは、図２６(a) 〜(c) と同じである。
【０１０５】さらに、図２７(d) に示すように、As層７
１ａを窒化シリコン（Si3N4 ）膜６２によって覆った後
に、これを５００〜７００℃の範囲内の温度で加熱する
と、図２７(e) に示すように、As層７１ａ中のAsは窒化
シリコン膜６２を抜けて外部に揮発され、この結果、Ga
As埋込層５７と窒化シリコン膜６２の間には実質的に高
抵抗のGa2O3 層７２ａだけが存在することになる。
【０１０６】従って、GaAs埋込層５７の上に発生したAs
層７１ａが消滅するので、GaAs埋込層５７の上の層を通
してキャリアが移動しにくくなりなくなり、三端子耐圧
が高くなる。このように、GaAs埋込層５７を窒化シリコ
ン膜６２によって覆った後に、５００℃〜７００℃で加
熱することは電力付加効率を高くするために重要である
ことが分かった。
【０１０７】ところで、窒化シリコン膜６２を形成した
後に、GaAs埋込層５７を加熱する温度を５００℃から７
００℃の範囲内に設定しているのは次のような実験結果
に基づいている。まず、図２３に示したＨＥＭＴのゲー
ト電極６８に直流電圧を印加した場合のドレイン電流Ｉ
max と加熱温度Ｔとの関係を調べたところ、図２８のよ
うな結果が得られた。即ち、加熱温度Ｔを７００℃より
も大きくすると、ドレイン電流Ｉmax が低下し、７００
℃よりも少し高い温度で目標ドレイン電流値４５０mA/m
mよりも小さくなった。このように加熱温度を７００℃
より大きくするにつれてドレイン電流が低下するのは、
電子走行層の２次元電子ガス（２ＤＥＧ）領域の半導体
結晶が破壊されたためにキャリアが移動し難くなるから
である。
【０１０８】また、加熱温度Ｔと三端子耐圧Ｖdsx の関
係を調べたところ、図２９のようにリセス長に関係無
く、加熱温度Ｔが５００℃より小さくなると三端子耐圧
Ｖdsxが低下した。これは、図２７(d),(e) で示したよ
うな現象、即ち、GaAs埋込層５７と窒化シリコン膜６２
の間のAs層７１ａが消失しにくくなって、ソース・ドレ
イン間での高電圧印加時にリーク電流が多くなって三端
子耐圧を低減させる。
【０１０９】次に、ゲート幅を６００μｍ、ゲート印加
信号の周波数を２０ＧＨｚとして、本実施形態に沿って
形成したＨＥＭＴのリセス長と飽和出力（Ｐout ）との
関係を調べたところ、図３０に示すように、リセス長が
１．０μｍよりも短い領域で目標値２５dBm よりも大き
くなり、本実施形態のＨＥＭＴでは電力付加効率が高く
なった。
【０１１０】なお、本実施形態では、第１バッファ層を
GaAsの単層から構成しているがこれに限られるものでは
ない。例えば、図３１に示すように、アンドープGaAs層
５２ａとアンドープAlGaAs５２ｂとを交互に多層積層し
た構造を採用してもよい。また、上記したＨＥＭＴで
は、電子供給層５５を電子走行層５４の上にだけ形成し
ているが、図３１に例示するように、電子走行層５４の
下に第２の電子供給層５５ａを形成してもよい。
【０１１１】
【発明の効果】以上述べたように本発明によれば、キャ
ップ層とキャリア供給層の間にドナー濃度が１×１０16
〜１×１０17 atoms/cm3の第１の化合物半導体層を設け
ているので、そのような濃度のドナーによれば、チャネ
ル層において電離した正孔が第１の化合物半導体層の表
面の到達することを妨げ、これにより表面空乏層の縮小
化が抑制され、ウォークアウト現象の発生を防止でき
る。
【０１１２】この場合、ドナー濃度を１×１０17 atoms
/cm3以下にしているので、第１の化合物半導体層のドナ
ーの高濃度化によるゲート耐圧が低下し易い状態とはな
っていない。別の発明によれば、キャリア供給層の上に
あるショットキー層のバンドギャップをキャリア供給層
のバンドギャップよりも高くしているので、ゲート電極
とショットキー層の間のエネルギー障壁を大きくしてゲ
ート耐圧を向上できる。
【０１１３】さらに別の発明によれば、キャップ層に形
成された第１のリセスの内側の領域で第２のリセスが形
成されるGaAs埋込層の上に窒化シリコン膜を形成した後
に、GaAs埋込層を加熱したところ、GaAs埋込層の表面が
酸化されて酸化ガリウム層と砒素層が発生しても、その
砒素層は加熱によって窒化シリコン膜を透過させて外部
に放出され、これにより三端子耐圧（Ｖdsx ）を高くす
ることができる。この三端子耐圧が高くなると電力付加
効率も高くなる。
【０１１４】この結果、第１のリセスと第２のリセスの
間隔を１μｍ以下にした場合に、電力付加効率の低下を
防止できる。
【図面の簡単な説明】
【図１】図１は、従来装置の一例を示す断面図である。
【図２】図２(a) 、図２(b) は、本発明の第１実施形態
に係るＨＥＭＴの製造工程を示す断面図（その１）であ
る。
【図３】図３(a) 、図３(b) は、本発明の第１実施形態
に係るＨＥＭＴの製造工程を示す断面図（その２）であ
る。
【図４】図４(a) 、図４(b) は、本発明の第１実施形態
に係るＨＥＭＴの製造工程を示す断面図（その３）であ
る。
【図５】図５(a) 、図５(b) は、本発明の第１実施形態
に係るＨＥＭＴの製造工程を示す断面図（その４）であ
る。
【図６】図６(a) 、図６(b) は、本発明の第２実施形態
に係るＨＥＭＴの製造工程を示す断面図（その１）であ
る。
【図７】図７(a) 、図７(b) は、本発明の第２実施形態
に係るＨＥＭＴの製造工程を示す断面図（その２）であ
る。
【図８】図８(a) 、図８(b) は、本発明の第２実施形態
に係るＨＥＭＴの製造工程を示す断面図（その３）であ
る。
【図９】図９は、本発明の第２実施形態に係るＨＥＭＴ
を示す断面図である。
【図１０】図１０(a) は、本発明の第２実施形態におけ
るＨＥＭＴのリセス距離Ｌとゲート逆方向耐圧との関係
を示す図、図１０(b) はそのＨＥＭＴのリセス距離Ｌと
ゲート逆方向耐圧のウォークアウト変化率との関係を示
す図である。
【図１１】図１１(a) は、本発明の第２実施形態におけ
るＨＥＭＴの埋込層の膜厚とチャネル最大電流との関係
を示す図、図１１(b) はそのＨＥＭＴの埋込層の膜厚と
ゲート順方向耐圧との関係を示す図である。
【図１２】図１２は、本発明の第３実施形態に係るＨＥ
ＭＴを示す断面図である。
【図１３】図１３は、本発明の第４実施形態に係るＨＥ
ＭＴを示す断面図である。
【図１４】図１４は、本発明の第５実施形態に係るＨＥ
ＭＴを示す断面図である。
【図１５】図１５は、本発明の第６実施形態に係るＨＥ
ＭＴを示す断面図である。
【図１６】図１６は、本発明の第７実施形態に係るＨＥ
ＭＴを示す断面図である。
【図１７】図１７は、従来装置のリセス長と電力付加効
率の関係を示す特性図である。
【図１８】図１８(a) 、図１８(b) は、本発明の第８実
施形態に係るＨＥＭＴの製造工程を示す断面図（その
１）である。
【図１９】図１９(a) 、図１９(b) は、本発明の第８実
施形態に係るＨＥＭＴの製造工程を示す断面図（その
２）である。
【図２０】図２０(a) 、図２０(b) は、本発明の第８実
施形態に係るＨＥＭＴの製造工程を示す断面図（その
３）である。
【図２１】図２１(a) 、図２１(b) は、本発明の第８実
施形態に係るＨＥＭＴの製造工程を示す断面図（その
４）である。
【図２２】図２２(a) 、図２２(b) は、本発明の第８実
施形態に係るＨＥＭＴの製造工程を示す断面図（その
５）である。
【図２３】図２１は、本発明の第８実施形態に係るＨＥ
ＭＴの断面図である。
【図２４】図２４は、本発明の第８実施形態に係るＨＥ
ＭＴのリセス長と電力付加効率の関係を示す特性図であ
る。
【図２５】図２５は、本発明の第８実施形態に係るＨＥ
ＭＴのリセス長と三端子耐圧とリセス長の関係を示す特
性図と、従来のＨＥＭＴのリセス長と三端子耐圧とリセ
ス長の関係を示す特性図である。
【図２６】図２６(a) 〜(e) は、従来のＨＥＭＴの製造
工程に用いられるGaAs層の変化を示す断面図である。
【図２７】図２７(a) 〜(e) は、本発明の第８実施形態
に係るＨＥＭＴの製造工程に用いられるGaAs層の変化を
示す断面図である。
【図２８】図２８は、本発明の第８実施形態に係るＨＥ
ＭＴの製造工程において、GaAs埋込層を窒化シリコン膜
で覆った後の加熱温度とＤＣの最大ドレイン電流の関係
を示す特性図である。
【図２９】図２９は、本発明の第８実施形態に係るＨＥ
ＭＴの製造工程において、窒化シリコン膜で覆われたGa
As埋込層の加熱温度と三端子耐圧の関係を示す特性図で
ある。
【図３０】図３０は、本発明の第８実施形態に係るＨＥ
ＭＴのリセス長と出力との関係を示す特性図である。
【図３１】図３１は、本発明の第８実施形態に係るＨＥ
ＭＴの別な構造を示す断面図である。
【符号の説明】
１…GaAs基板、２ａ…GaAs第１バッファ層、２ｂ…AlGa
As第２バッファ層、３…AlGaAs第１電子供給層、４…Al
GaAs第１スペーサ層、５…InGaAsチャネル層、６…第２
スペーサ層、７…AlGaAs第２電子供給層、８…AlGaAsシ
ョットキー層、９…GaAs埋込層、１０…エッチングスト
ップ層、１１…GaAsキャップ層、１３…第１のリセス、
１４…絶縁膜、１６…第２のリセス、１８…ゲート電
極、１９ｓ…ソース電極、１９ｄ…ドレイン電極、２１
…GaAs基板、２２ａ…GaAs第１バッファ層、２２ｂ…Al
GaAs第２バッファ層、２３…AlGaAs第１電子供給層、２
４…AlGaAs第１スペーサ層、２５…InGaAsチャネル層、
２６…第２スペーサ層、２７…AlGaAs第２電子供給層、
２８…AlGaAsショットキー層、２９…GaAs埋込層、３０
…エッチングストップ層、３１…GaAsキャップ層、３３
…第１のリセス、３４…絶縁膜、３６…第２のリセス、
３７…ゲート電極、３８ｓ…ソース電極、３８ｄ…ドレ
イン電極、２８ａ…AlGaAsショットキー層、２９ａ…Ga
As埋込層、３０ａ…AlGaAsエッチングストップ層、３１
ａ…GaAsキャップ層、４１…InGaP 第２スペーサ層、４
２…InGaP 第２電子供給層、４３…InGaP ショットキー
層、４４…InGaP 第１電子供給層、４５…InGaP 第１ス
ペーサ層、５１…GaAs基板、５２…GaAs第１バッファ
層、５３…AlGaAs第２バッファ層、５４…InGaAs電子走
行層、５５…AlGaAs電子供給層、５６…AlGaAsショット
キー層、５７…GaAs埋込層、５８…エッチングストップ
層、５９…GaAsキャップ層、６１…第１のリセス、６２
…窒化シリコン膜、６２ａ…開口部、６４…第２のリセ
ス、６８…ゲート電極、６９ｓ…ソース電極、６９ｄ…
ドレイン電極、７０…酸化シリコン膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 横山 照夫 山梨県中巨摩郡昭和町大字紙漉阿原1000番 地 富士通カンタムデバイス株式会社内 (72)発明者 三谷 英三 山梨県中巨摩郡昭和町大字紙漉阿原1000番 地 富士通カンタムデバイス株式会社内 (72)発明者 黒田 滋 山梨県中巨摩郡昭和町大字紙漉阿原1000番 地 富士通カンタムデバイス株式会社内 (72)発明者 二階堂 淳一朗 山梨県中巨摩郡昭和町大字紙漉阿原1000番 地 富士通カンタムデバイス株式会社内 (72)発明者 ▲館▼野 泰範 山梨県中巨摩郡昭和町大字紙漉阿原1000番 地 富士通カンタムデバイス株式会社内 Ｆターム(参考） 4M104 AA04 BB09 BB11 BB28 CC01 CC03 DD08 DD34 DD37 FF07 GG12 HH20 5F102 FA01 FA03 GB01 GC01 GD01 GJ05 GK05 GK06 GL04 GM04 GM05 GM06 GN05 GN06 GQ02 GR04 GR10 GS04 GT04 GV06 GV07 GV08 HC01 HC11 HC15 HC19 HC21

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】化合物半導体基板の上に形成され、第１の
    ドナー濃度と第１のバンドギャップを有する材料からな
    るチャネル層と、 前記チャネル層上に形成され、且つ前記第１のバンドギ
    ャップよりも広い第２のバンドギャップを有し、前記第
    １のドナー濃度よりも高濃度である第２のドナー濃度を
    有する材料からなるキャリア供給層と、 前記キャリア供給層の上に形成され、且つ下層部又は上
    層部のうち少なくとも一方に不純物濃度１×１０16〜１
    ×１０17atoms/cm3 の範囲内でドナーを含む第１の化合
    物半導体層と、 前記第１の化合物半導体層に接続されるゲート電極と、 前記ゲート電極の両側方に配置されるソース領域、ドレ
    イン領域において、前記第１の化合物半導体層上に形成
    され、且つ前記第２のバンドギャップよりも狭い第３の
    バンドギャップを有し、前記第１のドナー濃度よりも高
    濃度である第３のドナー濃度を有する材料からなるキャ
    ップ層と、 前記ソース領域において前記キャップ層の上に少なくと
    も一部が形成されるソース電極と、 前記ドレイン領域において前記キャップ層の上に少なく
    とも一部が形成されるドレイン電極とを有することを特
    徴とする化合物半導体装置。
  2. 【請求項２】前記第１の化合物半導体層の前記下層部は
    前記ゲート電極にショットキー接続するショットキー層
    であり、前記上層部は該ショットキー層を覆う埋込層で
    あることを特徴とする請求項１記載の化合物半導体装
    置。
  3. 【請求項３】前記埋込層の厚さは、１５〜５０nmである
    ことを特徴とする請求項２記載の化合物半導体装置。
  4. 【請求項４】化合物半導体基板の上に形成され、第１の
    ドナー濃度と第１のバンドギャップを有する材料からな
    るチャネル層と、 前記チャネル層上に形成され、且つ前記第１のバンドギ
    ャップよりも広い第２のバンドギャップを有し、前記第
    １のドナー濃度よりも高濃度である第２のドナー濃度を
    有する材料からなるキャリア供給層と、 前記キャリア供給層の上に形成され、且つ前記第２のバ
    ンドギャップよりも広い第３のバンドギャップを有する
    材料からなるショットキー層と、 前記ショットキー層上に接続されるゲート電極と、 前記ゲート電極の一部を埋め込むリセスを有する埋込層
    と、 前記ゲート電極の両側方に配置されるソース領域、ドレ
    イン領域において、前記ショットキー層の上に形成さ
    れ、且つ前記第２のバンドギャップよりも狭い第４のバ
    ンドギャップを有し、前記第１のドナー濃度よりも高濃
    度である第３のドナー濃度を有する材料からなるキャッ
    プ層と、 前記ソース領域において前記キャップ層の上に少なくと
    も一部が形成されるソース電極と、 前記ドレイン領域において前記キャップ層の上に少なく
    とも一部が形成されるドレイン電極とを有することを特
    徴とする化合物半導体装置。
  5. 【請求項５】前記ソース電極と前記ドレイン電極は、前
    記キャップ層よりも下側であって前記キャリア供給層よ
    りも上側の層と接触していることを特徴とする請求項４
    記載の化合物半導体装置。
  6. 【請求項６】前記チャネル層と前記キャリア供給層はそ
    れぞれアルミニウム組成比ｘが０．３以下のAlx Ga1-x
    Asからなり、かつ、前記ショットキー層はアルミニウム
    組成比ｙが０．３以上のAly Ga1-y Asからなることを特
    徴とする請求項４記載の化合物半導体装置。
  7. 【請求項７】前記ショットキー層から前記キャップ層ま
    での総膜厚は１００nm以下であることを特徴とする請求
    項４記載の化合物半導体装置。
  8. 【請求項８】前記チャネル層の下方には第２のキャリア
    供給層が形成されていることを特徴とする請求項１又は
    請求項４記載の化合物半導体装置。
  9. 【請求項９】前記キャップ層、前記埋込層はGaAsからな
    り、前記キャリア供給層、前記ショットキー層はAlGaAs
    からなり、前記チャネル層はInGaAsよりなることを特徴
    とする請求項２又は請求項４記載の化合物半導体装置。
  10. 【請求項１０】前記キャリア供給層はInGaP からなり、
    前記ショトキー層及び前記第２のキャリア供給層はAlGa
    Asからなることを特徴とする請求項７記載の化合物半導
    体装置。
  11. 【請求項１１】前記キャリア供給層、ショットキー層は
    InGaP からなることを特徴とする請求項２又は請求項４
    記載の化合物半導体装置。
  12. 【請求項１２】半導体基板の上にチャネル層を形成する
    工程と、 前記チャネル層にキャリアを供給するキャリア供給層を
    前記チャネル層上に形成する工程と、 ゲート接続領域を有するショットキー半導体層を前記キ
    ャリア供給層の上に形成する工程と、 前記ショットキー半導体層の上にガリウム砒素埋込層を
    形成する工程と、 前記ガリウム砒素埋込層の上にガリウム砒素キャップ層
    を形成する工程と、前記ガリウム砒素キャップ層の一部
    をエッチングしてゲート領域を含む領域に第１のリセス
    を形成する工程と、 前記第１のリセスの内部と前記ガリウム砒素埋込層の上
    に窒化シリコン膜を形成する工程と、 前記窒化シリコン膜に覆われた前記ガリウム砒素埋込層
    を加熱する工程と、 前記ゲート接続領域の上の前記窒化シリコン膜を選択的
    にエッチングして開口部を形成する工程と、 前記開口部を通して前記ガリウム砒素埋込層をエッチン
    グして第２のリセスを形成する工程と、 前記第２のリセスを通して前記ショットキー半導体層の
    前記ゲート接続領域にゲート電極を形成する工程と、 前記窒化シリコン膜をパターニグして前記第１のリセス
    の両側方の前記キャップ層にソース用開口部とドレイン
    用開口部を形成する工程と、 前記ソース用開口部を通して前記キャップ層にソース電
    極を形成し、前記ドレイン用開口部を通して前記キャッ
    プ層にドレイン電極を形成する工程とを有することを特
    徴とする化合物半導体装置の製造方法。
  13. 【請求項１３】前記ガリウム砒素キャップ層と前記ガリ
    ウム砒素埋込層の間にアルミニウム・ガリウム・砒素エ
    ッチングストップ層を形成する工程をさらに有し、 前記第１のリセスの形成する際の前記ガリウム砒素キャ
    ップ層のエッチングは、前記アルミニウム・ガリウム・
    砒素エッチングストップ層を露出させた時点で停止さ
    せ、 前記第１のリセスを形成した後に、前記第１のリセスか
    ら現れる前記アルミニウム・ガリウム・砒素エッチング
    ストップ層を除去することを特徴とする請求項１２記載
    の半導体装置の製造方法。
  14. 【請求項１４】前記ガリウム砒素埋込層を加熱する温度
    は５００℃〜７００℃の範囲にあることを特徴とする請
    求項１２記載の半導体装置の製造方法。
  15. 【請求項１５】半導体基板上に形成されたチャネル層
    と、 前記チャネル層上に形成されたキャリア供給層と、 前記キャリア供給層上に形成されてゲート接続領域を有
    するショットキー半導体層と、 前記ショットキー半導体層上に形成されたガリウム砒素
    埋込層と、 前記ガリウム砒素埋込層上に形成されたガリウム砒素キ
    ャップ層と、 前記ガリウム砒素キャップ層に形成され、前記ゲート接
    続領域よりも幅が広く、且つ、前記ガリウム砒素埋込層
    の一部を露出する第１のリセスと、 前記ガリウム砒素埋込層に形成されて前記ショットキー
    半導体層の前記ゲート接続領域を露出する第２のリセス
    と、 前記第１のリセス内に設けられ、前記第２のリセスの端
    面からガリウム砒素埋込層上及び前記ガリウム砒素キャ
    ップ層上に延在する窒化シリコン膜と、 前記第２のリセス内で前記ショットキー半導体層上に接
    続するゲート電極と、 前記ガリウム砒素キャップ層上にそれぞれ形成されたソ
    ース電極及びドレイン電極とを有することを特徴とする
    化合物半導体装置。
  16. 【請求項１６】前記第１のリセスと前記第２のリセスの
    間隔は１μｍよりも小さいことを特徴とする請求項１５
    記載の半導体装置。
  17. 【請求項１７】前記ソース電極から前記ドレイン電極へ
    の方向での前記ゲート電極の長さは、０．５μｍよりも
    短いことを特徴とする請求項１５記載の半導体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004207472A (ja) * 2002-12-25 2004-07-22 Sumitomo Chem Co Ltd 化合物半導体エピタキシャル基板及びその製造方法
KR101514140B1 (ko) 2012-09-28 2015-04-21 트랜스폼 재팬 가부시키가이샤 반도체 장치의 제조 방법 및 반도체 장치

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3085376B2 (ja) * 1998-10-30 2000-09-04 住友電気工業株式会社 電界効果トランジスタ
JP2001044417A (ja) * 1999-07-26 2001-02-16 Fujitsu Ltd 半導体装置
US8111401B2 (en) * 1999-11-05 2012-02-07 Robert Magnusson Guided-mode resonance sensors employing angular, spectral, modal, and polarization diversity for high-precision sensing in compact formats
JP3751791B2 (ja) * 2000-03-28 2006-03-01 日本電気株式会社 ヘテロ接合電界効果トランジスタ
JP2003163226A (ja) * 2001-11-27 2003-06-06 Fujitsu Quantum Devices Ltd 電界効果型化合物半導体装置及びその製造方法
KR100403674B1 (ko) * 2002-01-19 2003-10-30 한국전자통신연구원 급속 냉각에 의한 고출력 고주파수 고전자이동도트랜지스터 제조방법
DE10304722A1 (de) * 2002-05-11 2004-08-19 United Monolithic Semiconductors Gmbh Verfahren zur Herstellung eines Halbleiterbauelements
US6852615B2 (en) * 2002-06-10 2005-02-08 Hrl Laboratories, Llc Ohmic contacts for high electron mobility transistors and a method of making the same
US7488992B2 (en) * 2003-12-04 2009-02-10 Lockheed Martin Corporation Electronic device comprising enhancement mode pHEMT devices, depletion mode pHEMT devices, and power pHEMT devices on a single substrate and method of creation
US7045404B2 (en) * 2004-01-16 2006-05-16 Cree, Inc. Nitride-based transistors with a protective layer and a low-damage recess and methods of fabrication thereof
US7407195B2 (en) * 2004-04-14 2008-08-05 William Berson Label for receiving indicia having variable spectral emissivity values
US7183592B2 (en) * 2004-05-26 2007-02-27 Raytheon Company Field effect transistor
US7626218B2 (en) * 2005-02-04 2009-12-01 Raytheon Company Monolithic integrated circuit having enhancement mode/depletion mode field effect transistors and RF/RF/microwave/milli-meter wave milli-meter wave field effect transistors
US20060175631A1 (en) * 2005-02-04 2006-08-10 Raytheon Company Monolithic integrated circuit having enhanced breakdown voltage
US20060223293A1 (en) * 2005-04-01 2006-10-05 Raytheon Company Semiconductor devices having improved field plates
JP2006303393A (ja) * 2005-04-25 2006-11-02 Matsushita Electric Ind Co Ltd 半導体装置とその製造方法
US20060286693A1 (en) * 2005-06-15 2006-12-21 University Of Delaware Fabrication of three-dimensional photonic crystals in gallium arsenide-based material
US7790406B2 (en) * 2005-08-11 2010-09-07 Sru Biosystems, Inc Grating-based sensor combining label-free binding detection and fluorescence amplification and readout system for sensor
ATE470849T1 (de) * 2005-08-11 2010-06-15 Sru Biosystems Inc Beugungsbasierter sensor, der markierungsfreie bindungserkennung und fluoreszenz-verstärkung kombiniert
DE102006012369A1 (de) * 2006-03-17 2007-09-20 United Monolithic Semiconductors Gmbh Verfahren zur Herstellung eines Halbleiterbauelements mit einer metallischen Steuerelektrode und Halbleiterbauelement
JP5065616B2 (ja) * 2006-04-21 2012-11-07 株式会社東芝 窒化物半導体素子
JP2007311684A (ja) * 2006-05-22 2007-11-29 Mitsubishi Electric Corp 電界効果型トランジスタ
WO2008035403A1 (fr) * 2006-09-20 2008-03-27 Fujitsu Limited Transistor à effet de champ
US7737392B2 (en) * 2006-11-09 2010-06-15 The Board Of Trustees Of The University Of Illinois Photonic crystal sensors with integrated fluid containment structure, sample handling devices incorporating same, and uses thereof for biomolecular interaction analysis
JP5183913B2 (ja) * 2006-11-24 2013-04-17 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
US7935620B2 (en) 2007-12-05 2011-05-03 Freescale Semiconductor, Inc. Method for forming semiconductor devices with low leakage Schottky contacts
US8497527B2 (en) * 2008-03-12 2013-07-30 Sensor Electronic Technology, Inc. Device having active region with lower electron concentration
JP2009302166A (ja) * 2008-06-11 2009-12-24 Panasonic Corp 半導体装置およびその製造方法
US8330167B2 (en) * 2008-11-26 2012-12-11 Furukawa Electric Co., Ltd GaN-based field effect transistor and method of manufacturing the same
JP2010251458A (ja) * 2009-04-14 2010-11-04 Sony Corp 半導体層およびその製造方法ならびに半導体レーザおよびその製造方法
CN102130158B (zh) * 2011-01-05 2012-07-25 西安电子科技大学 阶梯型凹槽栅高电子迁移率晶体管
JP5890991B2 (ja) * 2011-09-28 2016-03-22 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
JP2013131650A (ja) * 2011-12-21 2013-07-04 Fujitsu Ltd 半導体装置及びその製造方法
US9099433B2 (en) * 2012-04-23 2015-08-04 Freescale Semiconductor, Inc. High speed gallium nitride transistor devices
WO2015077647A2 (en) * 2013-11-22 2015-05-28 Cambridge Electronics, Inc. Electric field management for a group iii-nitride semiconductor
EP3252825B1 (en) 2016-05-30 2022-12-21 STMicroelectronics S.r.l. Double-channel hemt device and manufacturing method thereof
US11316038B2 (en) 2018-11-20 2022-04-26 Stmicroelectronics S.R.L. HEMT transistor with adjusted gate-source distance, and manufacturing method thereof
WO2021106190A1 (ja) * 2019-11-29 2021-06-03 日本電信電話株式会社 電界効果型トランジスタおよびその製造方法
US12495599B2 (en) 2021-09-15 2025-12-09 Innoscience (Suzhou) Technology Co., Ltd. Nitride-based semiconductor device and method for manufacturing the same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5276340A (en) * 1989-11-21 1994-01-04 Fujitsu Limited Semiconductor integrated circuit having a reduced side gate effect
JP2924239B2 (ja) * 1991-03-26 1999-07-26 三菱電機株式会社 電界効果トランジスタ
US5140386A (en) 1991-05-09 1992-08-18 Raytheon Company High electron mobility transistor
JPH05251471A (ja) 1991-11-11 1993-09-28 Oki Electric Ind Co Ltd 電界効果トランジスタの製造方法
JPH06314668A (ja) * 1993-04-30 1994-11-08 Fujitsu Ltd プラズマエッチング方法及びプラズマエッチング装置
JP3380344B2 (ja) * 1994-11-30 2003-02-24 富士通株式会社 半導体装置及びその製造方法
JP2689960B2 (ja) 1995-06-26 1997-12-10 日本電気株式会社 半導体装置
US6075262A (en) * 1995-09-21 2000-06-13 Fujitsu Limited Semiconductor device having T-shaped gate electrode
JP3616447B2 (ja) * 1996-02-27 2005-02-02 富士通株式会社 半導体装置
JP3058262B2 (ja) * 1996-11-28 2000-07-04 日本電気株式会社 ヘテロ接合型電界効果トランジスタ
JPH10223651A (ja) * 1997-02-05 1998-08-21 Nec Corp 電界効果トランジスタ
US6144048A (en) * 1998-01-13 2000-11-07 Nippon Telegraph And Telephone Corporation Heterojunction field effect transistor and method of fabricating the same
US6057566A (en) * 1998-04-29 2000-05-02 Motorola, Inc. Semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004207472A (ja) * 2002-12-25 2004-07-22 Sumitomo Chem Co Ltd 化合物半導体エピタキシャル基板及びその製造方法
KR101514140B1 (ko) 2012-09-28 2015-04-21 트랜스폼 재팬 가부시키가이샤 반도체 장치의 제조 방법 및 반도체 장치

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