JP2000077658A

JP2000077658A - 半導体装置の製造方法

Info

Publication number: JP2000077658A
Application number: JP10243758A
Authority: JP
Inventors: Kyoichi Suguro; 恭一須黒; Atsushi Murakoshi; 篤村越; Yoshitaka Tsunashima; 祥隆綱島
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-08-28
Filing date: 1998-08-28
Publication date: 2000-03-14

Abstract

(57)【要約】【課題】特性や信頼性に優れた半導体装置を作製する
ことが可能な製造方法を提供する。【解決手段】Ｓｉ基板上のゲート形成予定領域にダミ
ーゲートを形成する工程と、このダミーゲートの両側に
対応する領域のＳｉ基板内に不純物を導入し熱処理によ
ってこの不純物を活性化することによりソース・ドレイ
ン領域２３、２５を形成する工程と、ダミーゲートの側
壁を取り囲む絶縁膜２４、２６を形成する工程と、ダミ
ーゲートを除去して開口部を２２ａ形成する工程と、こ
の開口部が形成された領域又はその下部領域にＳｉＧｅ
層２８を形成する工程と、開口部に露出しているＳｉＧ
ｅ層上にゲート絶縁膜２９を介してゲート電極３０、３
１を形成する工程とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法、特にＭＩＳトランジスタのチャネル領域等にＳｉ
Ｇｅ等を用いた半導体装置の製造方法に関する。

【０００２】

【従来の技術】ＭＩＳトランジスタを用いた半導体集積
回路では、基板材料にＳｉ（シリコン）を用いたものが
現在広く利用されているが、情報・通信機器等の高性能
化等の観点から、素子の動作速度のより一層の高速化が
要望されている。このような要請に対して、半導体材料
にＳｉよりも移動度の高いＳｉＧｅ（シリコンゲルマニ
ウム）を用いるという提案がなされている。

【０００３】

【発明が解決しようとする課題】しかしながら、ＭＩＳ
トランジスタのチャネル領域等にＳｉＧｅを用いた場合
には、Ｇｅが高温処理に対して不安定であるため、高温
処理によってＧｅが拡散しやすいという問題がある。し
たがって、例えばソース・ドレインの活性化処理等の高
温熱処理を行うことにより、Ｇｅがゲート絶縁膜中に取
り込まれてゲート絶縁膜の特性が劣化したり、ゲート絶
縁膜の界面準位が増加して素子特性を悪化させるといっ
た問題が生じる。そのため、ゲート絶縁膜とＳｉＧｅ層
との間にＳｉ層を介在させるといった対策を施さざるを
得ず、チャネル領域の半導体材料に移動度の高いＳｉＧ
ｅを用いるという利点を十分に発揮させることが困難で
あった。

【０００４】本発明は上記従来の課題に対してなされた
ものであり、チャネル等を構成する半導体材料に高温処
理に対して不安定な元素を含むもの用いた場合にも、該
元素の不安定さに基づく問題を回避することができ、特
性や信頼性に優れた半導体装置を作製することが可能な
製造方法を提供することを目的としている。

【０００５】

【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、第１の半導体材料からなる半導体基板上
のゲート形成予定領域にダミーゲートを形成する工程
と、このダミーゲートの両側に対応する領域の半導体基
板内に不純物を導入し熱処理によってこの不純物を活性
化することによりソース・ドレイン領域を形成する工程
と、前記ダミーゲートの側壁を取り囲む絶縁膜を形成す
る工程と、前記ダミーゲートを除去して開口部を形成す
る工程と、この開口部が形成された領域又はその下部領
域に第２の半導体材料からなる半導体層を形成する工程
と、前記開口部に露出している前記半導体層上にゲート
絶縁膜を介してゲート電極を形成する工程とを有するこ
とを特徴とする。

【０００６】なお、前記ダミーゲートの側壁を取り囲む
絶縁膜としては、ダミーゲートの側壁に形成される側壁
絶縁膜や層間絶縁膜等が含まれるが、一般的にはダミー
ゲートが除去された後の開口部を画定するための絶縁膜
としてとらえることできるものである。

【０００７】本発明によれば、ソース・ドレイン領域を
形成する際の高温活性化処理を行った後にゲート絶縁膜
及びゲート電極が形成される。したがって、第２の半導
体材料として例えばＳｉＧｅといった高温処理に対して
不安定な元素（ここではＧｅ）を含むもの用いたとして
も、高温処理によって、該元素がゲート絶縁膜中に取り
込まれてゲート絶縁膜の特性を劣化させたり、ゲート絶
縁膜の界面準位を増加させて素子特性を悪化させるとい
った問題が生じることを回避することができる。また、
高温熱処理を行った後にゲート絶縁膜及びゲート電極が
形成されることから、ゲート絶縁膜やゲート電極に高温
熱処理に対して弱い材料を用いることができる。

【０００８】また、本発明では、ダミーゲートを除去し
た領域に対応して第２の半導体材料（ＳｉＧｅ等）から
なる半導体層が形成される。すなわち、チャネル領域に
対応して選択的に第２の半導体材料からなる半導体層が
形成され、ソース・ドレイン領域は第１の半導体材料
（Ｓｉ等）によって形成されることになる。ＳｉＧｅは
Ｓｉよりも移動度は高いがバンドギャップが狭く、ソー
ス・ドレイン領域もＳｉＧｅである場合にはｐｎ接合特
性が劣化（リーク電流が増大）するという問題がある。
本発明では、チャネル領域に対応して選択的に第２の半
導体材料からなる半導体層が形成されるので、チャネル
領域には（第１の半導体材料よりも）移動度の高い第２
半導体材料を用い、ソース・ドレイン領域には（第２の
半導体材料よりもバンドギャップが広く）ｐｎ接合特性
の劣化が少ない第１の半導体材料を用いることができ、
素子特性の向上をはかることが可能となる。

【０００９】前記開口部が形成された領域又はその下部
領域に第２の半導体材料からなる半導体層を形成する工
程は、通常これらの領域にイオン注入法やエピタキシャ
ル成長法等によって半導体層を形成することによって行
われる。この場合、半導体層の上面が半導体基板の上面
と同じ高さかそれ以上の高さになるようにしてもよい
が、半導体層の上面が半導体基板の上面よりも下方にな
るようにしてもよい。後者はゲート電極の一部が半導体
領域内に埋め込まれた構造のいわゆるコンケーブ型のＭ
ＩＳトランジスタに対応するものであるが、このような
コンケーブ型の構造を採用することにより、オン電流の
増大といった素子特性の向上をはかることができる。

【００１０】本発明に係る半導体装置の製造方法は、第
１の半導体材料からなる半導体基板の素子形成領域に対
応して第２の半導体材料からなる半導体層を形成する工
程と、この半導体層上のゲート形成予定領域にダミーゲ
ートを形成する工程と、このダミーゲートの両側に対応
する領域の半導体層に不純物を導入し熱処理によってこ
の不純物を活性化することによりソース・ドレイン領域
を形成する工程と、前記ダミーゲートの側壁を取り囲む
絶縁膜を形成する工程と、前記ダミーゲートを除去して
開口部を形成する工程と、この開口部に露出している前
記半導体層上にゲート絶縁膜を介してゲート電極を形成
する工程とを有することを特徴とする。

【００１１】本発明でも上述したのと同様、ソース・ド
レイン領域を形成する際の高温熱処理を行った後にゲー
ト絶縁膜及びゲート電極が形成される。したがって、上
述したのと同様、該元素がゲート絶縁膜中に取り込まれ
てゲート絶縁膜の特性を劣化させたり、ゲート絶縁膜の
界面準位を増加させて素子特性を悪化させるといった問
題を回避できるといった効果や、ゲート絶縁膜やゲート
電極に高温熱処理に弱い材料を用いることができるとい
った効果を奏することができる。

【００１２】前記第１及び第２の半導体材料の代表例と
しては、先に示したように、それぞれシリコン（Ｓｉ）
及びシリコンゲルマニウム（ＳｉＧｅ）をあげることが
できるが、第２の半導体材料としてはゲルマニウム（Ｇ
ｅ）も代表例としてあげることができる。

【００１３】また、前記ゲート電極の少なくとも一部に
は、金属窒化物、金属炭化物、金属硼化物、金属シリコ
ン窒化物、金属シリコン炭化物又は金属炭素窒化物を用
いることが好ましい。

【００１４】ゲート電極（ゲート電極が積層構造の場合
には最下層の部分）に用いる導電材料は、その仕事関数
が「第２の半導体材料の電子親和力＋第２の半導体材料
のバンドギャップの１／２」に近いものであることが好
ましい。後述するようにＧｅの濃度が５０〜６０％程度
のＳｉＧｅでは、バンドギャップが０．８ｅＶ程度、電
子親和力は４．０ｅＶ程度である。したがって、前記の
条件を満たすためには、前記導電材料には仕事関数が
４．４ｅＶ近傍のものを用いることが好ましい。この観
点から、前記した導電材料を前記ゲート電極の導電材料
に用いることが好ましい。

【００１５】

【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。（実施形態１）図１（ａ）〜図３（ｇ）は、第１の実施
形態に係るＭＩＳトランジスタの製造工程を示した図で
ある。

【００１６】まず、図１（ａ）に示すように、Ｓｉ基板
１１にドライエッチングで溝を形成した後、Ｓｉ酸化膜
又はＳｉの熱膨張係数（約３ｐｐｍ／Ｋ）に近い熱膨張
係数を有するＳｉＮＯ膜などを堆積法又は塗布法により
形成する。さらに、化学機械研磨法（ＣＭＰ）又は機械
研磨法（ＭＰ）によって素子分離領域１２を形成する。

【００１７】次に、素子分離領域１２で囲まれた素子領
域上にダミーゲート用の３〜１０ｎｍ程度のＳｉ酸化膜
２１を熱酸化法により形成する。続いて、Ｓｉ酸化膜２
１上にダミーゲート２２用の膜を堆積する。このダミー
ゲート２２用の膜としては、例えばＳｉ窒化膜（後で形
成される側壁絶縁膜よりもリン酸に対するエッチング速
度が大きい組成の膜を用いる。Ｓｉ₃ Ｎ₄ よりもＳｉの
組成比が大きいものや、Ｓｉ₃ Ｎ₄ にＨやＣｌを１％以
上含む膜が望ましい。）及びその下にアモルファスＳｉ
又はポリＳｉを形成した積層膜を用いる。すなわち、後
で形成される層間絶縁膜の平坦化研磨プロセスにおいて
層間絶縁膜より研磨速度が遅い膜を上層に形成し、下層
には薄い絶縁膜２１に対してエッチングの選択比が大き
いＳｉ系の膜を用いている。続いて、この積層膜を異方
性エッチングして、ダミーゲート２２をパターン形成す
る。

【００１８】次に、ダミーゲート２２をマスクにしてイ
オン注入法、プラズマドーピング法又は気相拡散法を用
いてシリコン基板に所定の不純物を導入し、ソース・ド
レインのエクステンション（ｅｘｔｅｎｓｉｏｎ：延
長）領域２３を形成する。活性化のための熱処理は、１
００℃／ｓｅｃ以上の昇温速度で昇温可能なＲＴＡ（Ｒ
ａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌｉｎｇ）を用
いて、８００〜９００℃で３０秒以下の時間行なう。

【００１９】次に、図１（ｂ）に示すように、５〜３０
ｎｍの膜厚のＳｉ窒化膜又はＳｉ窒化酸化膜からなる側
壁絶縁膜２４を形成する。この側壁絶縁膜２４とダミー
ゲート２２との間には、ダミーゲート除去時に側壁絶縁
膜が横方向に後退しないように、１０ｎｍ以下の酸化膜
を介在させるようにしてもよい。その後、ダミーゲート
２２及び側壁絶縁膜２４をマスクにして、イオン注入
法、プラズマドーピング法又は気相拡散法を用いて、ソ
ース・ドレインの深い領域２５を形成する。活性化のた
めの熱処理は、前述と同様のＲＴＡを用いて、８００〜
９００℃で３０秒以下の時間行なう。活性化される不純
物濃度を高めるために、電子ビーム或いは紫外領域の波
長を有するレーザー、水銀ランプ又はキセノンランプを
用いて、１０００℃以上で１秒以下の熱処理を行なって
もよい。その後、層間絶縁膜２６をＣＶＤ法により堆積
する。

【００２０】次に、図１（ｃ）に示すように、ＣＭＰ法
により平坦化を行い、ダミーゲート２２の表面を露出さ
せる。次に、図２（ｄ）に示すように、等方性エッチン
グと異方性エッチングを組み合わせてダミーゲート２２
を除去する。続いて、薄い酸化膜２１を下地のＳｉ基板
に結晶欠陥が発生しないようにエッチング除去する。こ
のようにして、開口部２２ａが形成される。

【００２１】次に、図２（ｅ）に示すように、開口部２
２ａにＧｅをイオン注入（イオン注入されるＧｅを番号
２７で示した）して、Ｓｉに対してＧｅが２０〜９０％
の濃度範囲でドーピングされたＳｉＧｅ層２８を形成す
る。イオン注入条件は、例えば、５〜５０ｋｅＶ、１×
１０¹⁵ｃｍ^-2〜１×１０¹⁷ｃｍ^-2とする。このとき、基
板温度が−６０℃以下、望ましくは−１００℃以下にな
るようにシリコン基板を冷却しながらイオン注入を行な
うと、原子空孔の集合化が抑制され、熱処理により完全
に結晶欠陥を回復することができるため、低温でイオン
注入することが望ましい。イオン注入の注入角度は基板
に対して垂直又は垂直方向から５度以内とする。

【００２２】また、Ｇｅをイオン注入する際に水素の混
入を抑制するために、Ｇｅには質量数７３以外のものを
用いることが望ましい。図１１は、各々の質量数のＧｅ
を５×１０¹⁵ｃｍ^-2イオン注入した場合に、Ｓｉ基板中
にどれだけ水素原子が導入されるかを分析した結果であ
る。７３Ｇｅは、７２Ｇｅに水素が結合したものと同一
の質量になるために、水素導入量が特に多い。７０Ｇ
ｅ、７２Ｇｅ、７４Ｇｅ、７６Ｇｅの内、天然存在比が
最も多い７６Ｇｅはビーム電流が最も大きくとれるため
最も注入効率が良い。

【００２３】イオン注入後の熱処理に際しては、熱処理
室を真空に引くか或いは窒素又はＡｒなどのガスを十分
に流して、酸素、水蒸気、二酸化炭素などの酸化剤が処
理室内に混入しないような状態で加熱を開始するように
する。熱処理条件は、例えば６００℃〜８００℃で３０
秒以上行なう。また、非熱平衡状態（準安定状態）で結
晶を回復させ、例えば結晶格子が４〜６％拡がり歪みを
有するような状態にすることにより、通常のバルクのキ
ャリア移動度よりも高い移動度を得ることが可能であ
る。

【００２４】なお、このようにして得られたＳｉＧｅ層
２８の領域の外周エッジは、側壁絶縁膜２４の外側（開
口部側）エッジと一致している必要はなく、設計の範囲
内で外周エッジの位置を決めることができる。

【００２５】次に、図２（ｆ）に示すように、酸素ラジ
カル又はオゾンを用いて開口部のシリコン基板表面に厚
さ１ｎｍ以下の酸化膜を形成し（図示せず）、次いでゲ
ート絶縁膜２９としてＴａ₂ Ｏ₅ 、ＴｉＯ₂ 、ＢＳＴ
Ｏ、ＣｅＯ₂ など、Ｓｉ酸化膜よりも比誘電率が大きい
絶縁膜を形成する。２〜３ｎｍのＳｉＯ_x Ｎ_y 膜を堆積
したり、Ｓｉ酸化膜の表面を５００℃以下の温度で窒素
ラジカルなどを用いて窒化することにより、ゲート絶縁
膜２９を形成しても良い。

【００２６】次に、ゲートの仕事関数を決定する金属導
電性の膜３０を１０ｎｍ以下の膜厚で堆積する。この金
属導電性の膜３０としては、図１０に示すように、チャ
ネル領域に用いるＳｉＧｅのバンドギャップの中央付近
に仕事関数が位置するような材料を選択することが好ま
しい。

【００２７】例えば、Ｇｅの濃度が５０〜６０％のＳｉ
Ｇｅ層を用いる場合には、バンドギャップが０．８ｅＶ
程度となり、電極として用いる材料の仕事関数は４．４
ｅＶ程度ということになる。なお、この仕事関数にはあ
る程度の許容範囲を持たせてもよく、バンドギャップが
０．８ｅＶ程度の場合、チャネル内の不純物濃度を現実
的な制御範囲内で変化させてＶｔｈ制御を可能とするた
めには、仕事関数の値が４．０〜４．５ｅＶ程度の範囲
にある電極材料を選ぶことが望ましい。また、多結晶金
属材料は結晶面によって仕事関数が変化するため、３０
ｎｍ以下の微小な結晶粒の多結晶金属を用いるか、或い
はアモルファスの導電性材料を用いることが好ましい。

【００２８】仕事関数が上述の４．０〜４．５ｅＶの範
囲にある材料としては、例えば、Ｔａ窒化物、Ｎｂ窒化
物、Ｚｒ窒化物、Ｈｆ窒化物などの金属窒化物、或いは
金属炭化物、金属硼化物、金属シリコン窒化物、金属シ
リコン炭化物、金属炭素窒化物などがあげられる。な
お、Ｔｉ窒化物は、Ｔｉと窒素の組成が１：１の場合に
は仕事関数が４．６ｅＶ程度であるが、結晶面方位を制
御して仕事関数の低い面方位になるようにする、或いは
ＴｉＮにＣを添加してアモルファスにしその組成を制御
することにより、仕事関数を４．５ｅＶ以下に設定する
ことも可能である。また、上述した材料とゲート絶縁膜
との間の熱的安定性のために、導電率を５０％以上低下
させない範囲内で酸素を添加することが有効である。ま
た、上述した材料は、ゲート絶縁膜となるＴａ酸化物、
Ｔｉ酸化物、Ｚｒ酸化物、Ｈｆ酸化物、Ｃｅ酸化物との
界面の熱的安定性も優れている。

【００２９】金属導電性の膜３０を堆積した後、Ａｌや
Ｗなど比抵抗の小さい金属膜３１を堆積する。次に、図
３（ｇ）に示すように、金属導電性の膜３０及び金属膜
３１をＣＭＰ法又はＭＰ法を用いて平坦化することによ
りゲート電極を形成し、ＭＩＳトランジスタが完成す
る。

【００３０】なお、上述の工程において、ソース・ドレ
イン領域を低抵抗化する必要がある場合には、ソース・
ドレイン領域にＣｏＳｉ₂ 、ＴｉＳｉ₂ などの金属シリ
サイドをさらに形成してもよい。その際に、拡散層２５
の深さが１００ｎｍ以下の場合には、拡散層２５上にＳ
ｉ層、ＳｉＧｅ層或いはＳｉＧｅＣ層をエピタキシャル
成長させ、シリサイドで侵食される領域をｐｎ接合から
５ｎｍ以上遠ざけることが好ましい。また、ゲート電極
材料には、上述した材料以外に、Ｒｕ、ＲｕＯ₂ 、Ａ
ｌ、Ａｇ、Ｃｕ、Ａｕなどを用いるようにしてもよい。

【００３１】このように、本実施形態によれば、ソース
・ドレイン領域２３及び２５を形成する際の高温活性化
処理を行った後に、ゲート絶縁膜２９及びゲート電極３
０及び３１が形成される。したがって、高温処理によっ
て、ＳｉＧｅ層２８中のＧｅがゲート絶縁膜中に取り込
まれたり、ゲート絶縁膜の界面準位が増加するといった
問題を防止することができる。また、ゲート絶縁膜に高
誘電体膜を用いることができるなど、ゲート絶縁膜やゲ
ート電極に高温熱処理に対して弱い材料を用いることも
可能である。

【００３２】また、本実施形態では、チャネル領域に選
択的にＳｉＧｅ層が形成され、ソース・ドレイン領域は
Ｓｉによって形成されることになる。したがって、チャ
ネル領域の移動度を増加させることができるとともに、
ソース・ドレイン領域もＳｉＧｅで形成される場合に比
べてｐｎ接合におけるリーク電流を低減させることがで
きる。

【００３３】（実施形態２）図４は、第２の実施形態に
係るＭＩＳトランジスタの構造を示したものであり、ゲ
ート電極下のＳｉＧｅ層をエピタキシャル成長法により
形成した場合の断面図を示したものである。基本的な構
成及び製造工程については、第１の実施形態と同様であ
り、対応する構成要素には同一番号を付している。

【００３４】本例では、第１の実施形態で示した図２
（ｄ）工程の後、開口部２２ａにＣＶＤ法でＳｉＧｅ膜
２８を選択的にエピタキシャル成長させている。ＣＶＤ
法でＳｉＧｅ膜のエピタキシャル成長を行なう際には、
開口部２２ａに露出したＳｉ基板１１表面に存在する自
然酸化膜や汚染物質を化学洗浄及び水素熱処理等により
除去して、清浄な表面を形成することが重要である。例
えば、Ｓｉ基板表面の自然酸化膜を除去する際には、水
素中にて８００℃〜９００℃で熱処理を行なうようにす
る。

【００３５】また、自然酸化膜を除去した後に再度自然
酸化膜が形成されないようにするため、自然酸化膜を除
去するクリーニングチャンバーとＳｉＧｅ膜を堆積する
堆積チャンバーとは、同一メインフレーム内の別チャン
バーであることが望ましい。また、同一チャンバー内で
クリーニングとＳｉＧｅ膜の堆積を行なうようにしても
よく、この場合には、８００℃〜８５０℃で５分以内の
クリーニング処理を行った後、５００℃〜６００℃まで
温度を下げてＳｉＧｅ膜の堆積を行なうようにする。

【００３６】なお、ＳｉＧｅ膜の代わりにＧｅ膜をエピ
タキシャル成長させる場合には、Ｇｅ膜の下層にＳｉＧ
ｅ層を設けることが好ましく、これにより結晶歪みを低
減することができる。望ましくは、Ｇｅの濃度がＳｉ基
板表面からＧｅ膜に向かって徐々に高濃度になるように
濃度勾配をつけるようにする。

【００３７】ＣＶＤ法でＳｉＧｅ膜をエピタキシャル成
長させる際のソースガスとしては、次のようなガスを用
いることが好ましい。Ｓｉのソースガスとしては、モノ
シラン（ＳｉＨ₄ ）、ジシラン（Ｓｉ₂ Ｈ₆ ）、トリシ
ラン（Ｓｉ₃ Ｈ₈ ）、四弗化シラン（ＳｉＦ₄ ）などを
用いることが好ましい。Ｇｅのソースガスとしては、ゲ
ルマン（ＧｅＨ₄ ）や四弗化ゲルマン（ＧｅＦ₄ ）など
を用いることが好ましい。特に、膜中の水素の濃度を低
くすることが必要な場合には、ＳｉとＧｅの原料ガス間
で次のような組み合わせを用いるが望ましい。

【００３８】組み合わせ１ＳｉＨ₄ 、Ｓｉ₂ Ｈ₆ 又はＳｉ₃ Ｈ₈ とＧｅＦ₄ の組み
合わせ組み合わせ２ＳｉＦ₄ とＧｅＨ₄ の組み合わせ組み合わせ３ＳｉＨ₄ 、Ｓｉ₂ Ｈ₆ 又はＳｉ₃ Ｈ₈ とＧｅＨ₄ の組み
合わせ特に、組成制御や膜の均一性が要求される場合には、組
み合わせ１を用いることが望ましい。

【００３９】以上のようにしてＳｉＧｅ膜のエピタキシ
ャル成長を行なった後は、第１の実施形態で示した図２
（ｆ）〜図３（ｇ）の工程と同様の工程を用いて、ゲー
ト絶縁膜やゲート電極を形成すればよい。

【００４０】なお、図４に示した構造の場合には、寄生
抵抗を低減するために、ソース・ドレインのエクステン
ション領域２３のゲート側のエッヂが、図に示すように
ＳｉＧｅ膜２８の一部に延長していることが望ましい。

【００４１】図５は、本実施形態の他の例を示したもの
であり、図４に示した例と同様に、ゲート電極下のＳｉ
Ｇｅ膜をエピタキシャル成長法により形成したものであ
る。基本的な構成及び製造工程については図４に示した
例と同様であり、対応する構成要素には同一番号を付し
ている。

【００４２】本例では、第１の実施形態で示した図２
（ｄ）工程の後、図５（ａ）に示すように、開口部２２
ａに露出したＳｉ基板１１の表面領域を１０〜３０ｎｍ
程度エッチングして、表面位置を基板側に後退させる。
その後、図５（ｂ）に示すように、開口部２２ａに露出
したＳｉ基板上に、図４に示した例と同様にして、Ｓｉ
Ｇｅ膜２８をエピタキシャル成長させる。

【００４３】本例では、ＳｉＧｅ膜２８とソース・ドレ
インのエクステンション領域２３とが接しているため、
図４に示したような領域をエクステンション領域２３に
設ける必要がなくなる。

【００４４】（実施形態３）次に、図６及び図７に示し
た第３の実施形態について説明する。本実施形態は、Ｓ
ｉＧｅ層が素子領域全体にわたって形成されているもの
である。

【００４５】図６に示した例では、ＳｉＧｅ層２８が素
子領域表面全体にわたって５０ｎｍ以下の非常に薄い領
域に形成されている。このような構造を作製するための
製造工程について以下簡単に説明する。

【００４６】まず、シリコン基板１１に素子分離領域１
２を形成した後、素子領域全体にＳｉＧｅ層２８を形成
する。このＳｉＧｅ層の形成方法は、イオン注入法でも
エピタキシャル成長法でもよい。その後のダミーゲート
の形成からダミーゲートを除去するまでの工程は、第１
の実施形態で示した図１（ａ）〜図２（ｄ）の工程と基
本的に対応している。図２（ｄ）の工程の後、第１の実
施形態では図２（ｅ）に示したようにＳｉＧｅ層を形成
しているが、本例ではすでにＳｉＧｅ層は形成されてい
る。したがって、本例ではＳｉＧｅ層をあらためて形成
することはせず、図２（ｄ）の工程の後は、図２（ｆ）
及び図３（ｇ）の工程を順に行う。これにより、図６に
示したような構造を得ることができる。

【００４７】図７に示した例は、ＳｉＧｅ層２８が素子
領域全体にわたって素子分離領域の膜厚とほぼ同等な膜
厚で形成されている。基本的な工程は前述した図６で示
した工程と同様であるが、本例では、Ｓｉ基板表面に素
子分離用の絶縁膜を熱酸化で形成した後、この素子分離
用絶縁膜をドライエッチング等によってパターン加工す
ることにより素子形成領域に開口部を形成し、この開口
部にＳｉＧｅ層をエピタキシャル成長させる。素子分離
用絶縁膜上にも非選択的にＳｉＧｅ層が形成された場合
には、ＣＭＰ法やＭＰ法などにより絶縁膜上のＳｉＧｅ
膜を除去すればよい。

【００４８】なお、図６及び図７に示した例では、チャ
ネル領域だけではなくソース・ドレイン領域にもＳｉＧ
ｅ層が形成されるため、ｐｎ接合リーク電流に対するス
ペックが厳しいトランジスタでは、ソース・ドレイン領
域のバンドギャップをチャネル領域よりも広くする必要
がある。バンドギャップを広げるためには、炭素をソー
ス・ドレイン領域に１０²¹ｃｍ^-3程度以上の濃度になる
ようにドーピングして、ＳｉＧｅＣ構造にする方法が有
効である。（１〜２）×１０²²ｃｍ^-3程度ドーピングす
ることにより、ソース・ドレイン領域のバンドギャップ
を０．２〜０．４ｅＶ程度広げることができる。

【００４９】（実施形態４）次に、図８及び図９に示し
た第４の実施形態について説明する。本実施形態は、本
発明をコンケーブ型のＭＩＳトランジスタに適用した場
合である。すなわち、ゲート電極がＳｉ基板側に食い込
んだ形状になっており、その下にゲート絶縁膜及びＳｉ
Ｇｅ層が形成されている。

【００５０】図８に示した例では、ゲート電極がＳｉ基
板側に食い込んでいる領域の深さが、ソース・ドレイン
拡散層の深さとほぼ同等になっている。以下、このよう
な構造の作成方法を説明する。

【００５１】本例では、第１の実施形態で示した図２
（ｄ）工程の後、図８（ａ）に示すように、開口部２２
ａに露出したＳｉ基板の表面領域を１０〜３０ｎｍ程度
エッチングして、表面位置を基板側に後退させる。

【００５２】以後の工程は基本的に第１の実施形態で示
した工程と同様である。すなわち、開口部２２ａにＧｅ
をイオン注入して、Ｓｉに対してＧｅが２０〜９０％の
濃度範囲でドーピングされたＳｉＧｅ層２８を形成す
る。イオン注入条件は、例えば、５〜５０ｋｅＶ、１×
１０¹⁵ｃｍ^-2〜１×１０¹⁷ｃｍ^-2とする。このとき、基
板を冷却しながらイオン注入したり、イオン注入の注入
角度を基板に対して垂直或いは垂直に近い角度にするこ
とが望ましいことは、第１の実施形態で述べたのと同様
である。

【００５３】次に、図８（ｂ）に示すように、Ｓｉ−Ｏ
結合層を１〜２原子層形成（図示せず）した後に、Ｓｉ
酸化膜よりも比誘電率が大きい絶縁膜をゲート絶縁膜２
９として形成する。さらに、仕事関数を決める金属導電
性の膜３０及び低抵抗の金属膜３１を堆積し、第１の実
施形態と同様にＣＭＰ又はＭＰでゲート電極を加工して
トランジスタ構造を完成させる。

【００５４】なお、ＳｉＧｅ層をＧｅのイオン注入では
なく、エピタキシャル成長法で形成する場合には、Ｓｉ
基板の彫り込みの深さを１０〜１３０ｎｍ程度に深くし
てＳｉＧｅ層をエピタキシャル成長させるようにしても
よい。また、ソース・ドレイン領域に予めＳｉ層ＳｉＧ
ｅ層或いはＳｉＧｅＣ層をエピタキシャル成長法により
形成しておき、ゲート電極底部の高さが相対的に低くな
るようにしておいても良い。

【００５５】図９に示した例では、ゲート電極のＳｉ基
板側に食い込んでいる領域の深さがソース・ドレイン拡
散層２５の深さよりも深くなっている。また、ソース・
ドレイン領域に予めＳｉ層やＳｉＧｅ層をエピタキシャ
ル法により形成しておくことにより、ゲート電極底部の
高さを相対的に低くしている。このようにゲート電極底
部の高さを相対的に低くしておくことにより、素子特性
の安定性を増すことが可能となる。

【００５６】なお、図９に示した例では、Ｓｉ基板の彫
り込み深さが５０ｎｍ以上におよび、素子分離絶縁膜端
にＳｉの尖った形状が形成されるため、これを丸めるた
めの熱処理又は化学反応を用いた処理を行うことが好ま
しい。また、本例では、チャネル領域だけではなくソー
ス・ドレイン領域にもＳｉＧｅ層が形成されるため、第
２の実施形態で述べたのと同様、ｐｎ接合リーク電流ス
ペックの厳しいトランジスタでは、ソース・ドレイン領
域のバンドギャップをＳｉＧｅのバンドギャップよりも
広げることが好ましい。また、ゲート耐圧の劣化や電流
駆動力の低下を防止するために、ゲート電極底部のコー
ナー部分を曲面状になるように丸めることが好ましい。

【００５７】図１２は、本発明によって作製されたＭＯ
Ｓトランジスタのホールの移動度をボロン濃度に対して
プロットしたものである。本実施形態によって作製され
たＭＯＳトランジスタ（Ｇｅを１×１０¹⁶ｃｍ^-2注入し
たＳｉＧｅによってチャネル領域を形成したｐチャネル
ＭＯＳＦＥＴ）では、従来のｐチャネルＭＯＳトランジ
スタと比べて移動度が２〜３倍程度に増加している。こ
れにより、同一ドレイン電圧に対してドレイン電流が２
０％以上増加した。また、ソース・ドレイン領域に金属
シリサイドやメタルを貼り付けたり、ソース・ドレイン
拡散層の活性化不純物濃度を増加させることにより、寄
生抵抗が減少するため、さらにドレイン電流を増加させ
ることができ、最大で２〜３倍程度にドレイン電流を増
加させることができる。また、ｎチャネルＭＯＳＦＥＴ
に関しても、増加の割合は多少小さくなる（ドレイン電
流が最大で１．５倍〜２倍程度）が、同様の効果を得る
ことができた。

【００５８】以上本発明の実施形態について説明した
が、本発明はこれらの実施形態に限定されるものではな
く、その趣旨を逸脱しない範囲内において種々変形して
実施することが可能である。

【００５９】

【発明の効果】本発明によれば、ソース・ドレイン領域
を形成する際の高温熱処理を行った後にゲート絶縁膜及
びゲート電極が形成される。したがって、半導体材料に
高温処理に対して不安定な元素を含むものを用いたとし
ても、高温処理によって、該元素がゲート絶縁膜中に取
り込まれてゲート絶縁膜の特性を劣化させたり、ゲート
絶縁膜の界面準位を増加させて素子特性を悪化させると
いった問題を回避することができ、特性や信頼性に優れ
た半導体装置を作製することが可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るトランジスタの
製造工程の一部を示した工程断面図。

【図２】本発明の第１の実施形態に係るトランジスタの
製造工程の一部を示した工程断面図。

【図３】本発明の第１の実施形態に係るトランジスタの
製造工程の一部を示した工程断面図。

【図４】本発明の第２の実施形態に係るトランジスタの
一例についてその構成例を示した断面図。

【図５】本発明の第２の実施形態に係るトランジスタの
他の例についてその製造工程の一部を示した工程断面
図。

【図６】本発明の第３の実施形態に係るトランジスタの
一例についてその構成例を示した断面図。

【図７】本発明の第３の実施形態に係るトランジスタの
他の例についてその構成例を示した断面図。

【図８】本発明の第４の実施形態に係るトランジスタの
一例についてその製造工程の一部を示した工程断面図。

【図９】本発明の第４の実施形態に係るトランジスタの
他の例についてその構成例を示した断面図。

【図１０】ゲート電極の仕事関数と半導体のバンド構造
について、本発明と従来技術とを対比して示した図。

【図１１】イオン注入の際にシリコン基板に導入される
水素濃度のＧｅ質量数依存性について示した図。

【図１２】トランジスタのホール移動度のボロン濃度依
存性について、本発明と従来技術とを対比して示した
図。

【符号の説明】

１１…シリコン基板１２…素子分離領域２１…シリコン酸化膜２２…ダミーゲート２２ａ…開口部２３、２５…ソース・ドレイン領域２４…側壁絶縁膜２６…層間絶縁膜２７…イオン注入されるＧｅ２８…ＳｉＧｅ層２９…ゲート絶縁膜３０、３１…ゲート電極

フロントページの続き (72)発明者綱島祥隆神奈川県横浜市磯子区新杉田町８番地株式会社東芝横浜事業所内Ｆターム(参考） 5F040 DA00 DC01 EC01 EC04 EC10 EC12 EC20 ED03 EE02 EE04 EF01 EF02 EF11 EJ09 EK05 FA01 FB02 FB05 FC00 FC05 FC10 FC15 FC28

Claims

【特許請求の範囲】

【請求項１】第１の半導体材料からなる半導体基板上の
ゲート形成予定領域にダミーゲートを形成する工程と、
このダミーゲートの両側に対応する領域の半導体基板内
に不純物を導入し熱処理によってこの不純物を活性化す
ることによりソース・ドレイン領域を形成する工程と、
前記ダミーゲートの側壁を取り囲む絶縁膜を形成する工
程と、前記ダミーゲートを除去して開口部を形成する工
程と、この開口部が形成された領域又はその下部領域に
第２の半導体材料からなる半導体層を形成する工程と、
前記開口部に露出している前記半導体層上にゲート絶縁
膜を介してゲート電極を形成する工程とを有することを
特徴とする半導体装置の製造方法。
【請求項２】前記第２の半導体材料からなる半導体層を
形成する工程は、前記半導体層の上面が前記半導体基板
の上面よりも下方になるように形成するものであること
を特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】第１の半導体材料からなる半導体基板の素
子形成領域に対応して第２の半導体材料からなる半導体
層を形成する工程と、この半導体層上のゲート形成予定
領域にダミーゲートを形成する工程と、このダミーゲー
トの両側に対応する領域の半導体層に不純物を導入し熱
処理によってこの不純物を活性化することによりソース
・ドレイン領域を形成する工程と、前記ダミーゲートの
側壁を取り囲む絶縁膜を形成する工程と、前記ダミーゲ
ートを除去して開口部を形成する工程と、この開口部に
露出している前記半導体層上にゲート絶縁膜を介してゲ
ート電極を形成する工程とを有することを特徴とする半
導体装置の製造方法。
【請求項４】前記第１の半導体材料はシリコン（Ｓｉ）
であり、前記第２の半導体材料はゲルマニウム（Ｇｅ）
又はシリコンゲルマニウム（ＳｉＧｅ）であることを特
徴とする請求項１乃至３のいずれかに記載の半導体装置
の製造方法。
【請求項５】前記ゲート電極の少なくとも一部に、金属
窒化物、金属炭化物、金属硼化物、金属シリコン窒化
物、金属シリコン炭化物又は金属炭素窒化物を用いるこ
とを特徴とする請求項１乃至４のいずれかに記載の半導
体装置の製造方法。