JP2003174159A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2003174159A JP2003174159A JP2002259063A JP2002259063A JP2003174159A JP 2003174159 A JP2003174159 A JP 2003174159A JP 2002259063 A JP2002259063 A JP 2002259063A JP 2002259063 A JP2002259063 A JP 2002259063A JP 2003174159 A JP2003174159 A JP 2003174159A
- Authority
- JP
- Japan
- Prior art keywords
- germanium layer
- silicon germanium
- silicon
- silicon substrate
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/027—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs
- H10D30/0275—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs forming single crystalline semiconductor source or drain regions resulting in recessed gates, e.g. forming raised source or drain regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/608—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having non-planar bodies, e.g. having recessed gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/01—Manufacture or treatment
- H10D62/021—Forming source or drain recesses by etching e.g. recessing by etching and then refilling
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/251—Source or drain electrodes for field-effect devices
- H10D64/258—Source or drain electrodes for field-effect devices characterised by the relative positions of the source or drain electrodes with respect to the gate electrode
- H10D64/259—Source or drain electrodes being self-aligned with the gate electrode and having bottom surfaces higher than the interface between the channel and the gate dielectric
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/24—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using chemical vapour deposition [CVD]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/27—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using selective deposition, e.g. simultaneous growth of monocrystalline and non-monocrystalline semiconductor materials
- H10P14/271—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using selective deposition, e.g. simultaneous growth of monocrystalline and non-monocrystalline semiconductor materials characterised by the preparation of substrate for selective deposition
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/29—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by the substrates
- H10P14/2901—Materials
- H10P14/2902—Materials being Group IVA materials
- H10P14/2905—Silicon, silicon germanium or germanium
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/34—Deposited materials, e.g. layers
- H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
- H10P14/3404—Deposited materials, e.g. layers characterised by the chemical composition being Group IVA materials
- H10P14/3411—Silicon, silicon germanium or germanium
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/34—Deposited materials, e.g. layers
- H10P14/3438—Doping during depositing
- H10P14/3441—Conductivity type
- H10P14/3442—N-type
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/34—Deposited materials, e.g. layers
- H10P14/3438—Doping during depositing
- H10P14/3441—Conductivity type
- H10P14/3444—P-type
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 シングルドレインセル形成やシリコン基板の
エッチングの際、等方性エッチングプロファイルを実現
するに好適な半導体装置の製造方法を提供する。 【解決手段】 シリコン基板上にゲート電極を形成する
ステップ、前記ゲート電極の両側壁に接するようにスペ
ーサを形成するステップ、前記スペーサの下部にて露出
された前記シリコン基板上にシリコンゲルマニウム層を
成長させるステップ、前記シリコンゲルマニウム層を選
択的に除去して、ソース−ドレイン形成領域を露出させ
るステップ、及び前記露出されたソース−ドレイン形成
領域に、ドープされたエピタキシャルシリコン層を成長
させるステップとを含む。
エッチングの際、等方性エッチングプロファイルを実現
するに好適な半導体装置の製造方法を提供する。 【解決手段】 シリコン基板上にゲート電極を形成する
ステップ、前記ゲート電極の両側壁に接するようにスペ
ーサを形成するステップ、前記スペーサの下部にて露出
された前記シリコン基板上にシリコンゲルマニウム層を
成長させるステップ、前記シリコンゲルマニウム層を選
択的に除去して、ソース−ドレイン形成領域を露出させ
るステップ、及び前記露出されたソース−ドレイン形成
領域に、ドープされたエピタキシャルシリコン層を成長
させるステップとを含む。
Description
【０００１】
【発明が属する技術分野】本発明は、０．１μｍ以下の
デザインルールを有する超高集積半導体装置その他の半
導体装置の製造方法に関する。
デザインルールを有する超高集積半導体装置その他の半
導体装置の製造方法に関する。
【０００２】
【従来の技術】一般に、半導体装置のＭＯＳＦＥＴ（以
下、トランジスタという）は、ソース−ドレイン領域
と、各ソース−ドレイン領域の間に限定されるチャネル
領域上の誘電膜によって、通常、分離されるゲート領域
とを含む。ソース−ドレイン領域は、深い接合部を形成
するためにドープされる。電圧がゲートに印加され、そ
してこの電圧が一定のしきい値を超過する場合、ソース
とドレインとの間のチャネルが導電性となり、トランジ
スタがターンオンされて、ソースからドレインにキャリ
アが流動することになる。
下、トランジスタという）は、ソース−ドレイン領域
と、各ソース−ドレイン領域の間に限定されるチャネル
領域上の誘電膜によって、通常、分離されるゲート領域
とを含む。ソース−ドレイン領域は、深い接合部を形成
するためにドープされる。電圧がゲートに印加され、そ
してこの電圧が一定のしきい値を超過する場合、ソース
とドレインとの間のチャネルが導電性となり、トランジ
スタがターンオンされて、ソースからドレインにキャリ
アが流動することになる。
【０００３】しかしながら、トランジスタは、ソース及
びゲートの間に形成されたシリコン−基板界面、例え
ば、シリコン酸化膜やシリコン界面などの界面に衝撃を
与える高速の電子によるホットキャリア注入（以下、ホ
ットキャリア効果という）として知られているものによ
って損傷される。
びゲートの間に形成されたシリコン−基板界面、例え
ば、シリコン酸化膜やシリコン界面などの界面に衝撃を
与える高速の電子によるホットキャリア注入（以下、ホ
ットキャリア効果という）として知られているものによ
って損傷される。
【０００４】ホットキャリア効果は、ホール（Hole）や
電子（Electron）等、充電されたキャリアの運動エネル
ギーが、キャリアの大きな電位増減を通じて加速され、
ゲート誘電膜内に取り込まれることによって増加する場
合に発生する。このような大きな電位増減は、トランジ
スタの飽和動作中にドレイン近傍で発生する最大電界
（ＥＭ）といい、このような大きな電界は、チャネルに
隣接したドレインの側面接合部で著しい。ホットキャリ
アがドレインを通じて移動する場合、ホットキャリア
は、衝突イオン化と呼ばれる処理によって、それらのエ
ネルギーを失う。その結果、電子正孔対（Electron Hol
e Pair；ＥＨＰ）が、生成されてドレイン接合部近傍の
ゲート誘電膜に移動し、ゲート誘電膜内に注入される。
電子（Electron）等、充電されたキャリアの運動エネル
ギーが、キャリアの大きな電位増減を通じて加速され、
ゲート誘電膜内に取り込まれることによって増加する場
合に発生する。このような大きな電位増減は、トランジ
スタの飽和動作中にドレイン近傍で発生する最大電界
（ＥＭ）といい、このような大きな電界は、チャネルに
隣接したドレインの側面接合部で著しい。ホットキャリ
アがドレインを通じて移動する場合、ホットキャリア
は、衝突イオン化と呼ばれる処理によって、それらのエ
ネルギーを失う。その結果、電子正孔対（Electron Hol
e Pair；ＥＨＰ）が、生成されてドレイン接合部近傍の
ゲート誘電膜に移動し、ゲート誘電膜内に注入される。
【０００５】ホットキャリア効果と関連したこれらの問
題を解決するために、軽くドープされたドレイン（Ligh
tly Doped Drain）として公知のＬＤＤ構造が提案され
た。このＬＤＤ構造は、トランジスタの飽和動作中、ド
レイン近傍の電位増減を減少させる効果を有する。
題を解決するために、軽くドープされたドレイン（Ligh
tly Doped Drain）として公知のＬＤＤ構造が提案され
た。このＬＤＤ構造は、トランジスタの飽和動作中、ド
レイン近傍の電位増減を減少させる効果を有する。
【０００６】しかしながら、ＬＤＤ構造を有するトラン
ジスタの製造工程では、ＬＤＤ領域を形成するための低
濃度の不純物のイオン注入、及び高農度ソース−ドレイ
ン領域を形成するための高農度の不純物のイオン注入工
程におけるシリコン基板の表面欠陥は避けられず、ソー
ス−ドレインイオン注入工程の後に行われる熱処理（an
neal）工程は、先に行われたＬＤＤ工程で注入されたイ
オンを拡散させて、実際のチャネル長さを減らす短チャ
ネル効果（short channel effect）を招く問題点があ
る。
ジスタの製造工程では、ＬＤＤ領域を形成するための低
濃度の不純物のイオン注入、及び高農度ソース−ドレイ
ン領域を形成するための高農度の不純物のイオン注入工
程におけるシリコン基板の表面欠陥は避けられず、ソー
ス−ドレインイオン注入工程の後に行われる熱処理（an
neal）工程は、先に行われたＬＤＤ工程で注入されたイ
オンを拡散させて、実際のチャネル長さを減らす短チャ
ネル効果（short channel effect）を招く問題点があ
る。
【０００７】結局、短チャネル効果によって、ゲート及
びドレイン等において電界により加速されたキャリアが
連鎖的に衝突することにより、さらに高いエネルギーを
有するホットキャリア効果とドレイン電圧の上昇ととも
に、ドレイン附近の空乏層がソース領域まで及び、その
結果、電圧によって制御されない電流が大量に流出し
て、電界効果トランジスタの機能を失ってしまうパンチ
スルー（punch through）現象が発生し、素子しきい電
圧の変動などを招き、素子特性を低下させるという問題
点がある。
びドレイン等において電界により加速されたキャリアが
連鎖的に衝突することにより、さらに高いエネルギーを
有するホットキャリア効果とドレイン電圧の上昇ととも
に、ドレイン附近の空乏層がソース領域まで及び、その
結果、電圧によって制御されない電流が大量に流出し
て、電界効果トランジスタの機能を失ってしまうパンチ
スルー（punch through）現象が発生し、素子しきい電
圧の変動などを招き、素子特性を低下させるという問題
点がある。
【０００８】上述したＬＤＤ構造の問題点を解決するた
め、シングルドレインセル（SingleDrain Cell；ＳＤ
Ｃ）という技術が開発されている。シングルドレインセ
ル（ＳＤＣ）技術は、面抵抗の減少、急な接合形成、低
いコンタクト抵抗、低い熱ヒステリシス（reduced ther
mal budget）、そして、シリサイド形成の容易性により
その適用の可能性が高い。
め、シングルドレインセル（SingleDrain Cell；ＳＤ
Ｃ）という技術が開発されている。シングルドレインセ
ル（ＳＤＣ）技術は、面抵抗の減少、急な接合形成、低
いコンタクト抵抗、低い熱ヒステリシス（reduced ther
mal budget）、そして、シリサイド形成の容易性により
その適用の可能性が高い。
【０００９】図３Ａ及び図３Ｂは、従来の技術に係るシ
ングルドレインセルの製造方法を示す工程断面図であ
る。
ングルドレインセルの製造方法を示す工程断面図であ
る。
【００１０】図３Ａに示すように、シリコン基板１１上
にゲート絶縁膜１２、ゲート電極１３を順次形成した
後、ゲート電極１３の両側壁に接するようにスペーサ１
４を形成する。
にゲート絶縁膜１２、ゲート電極１３を順次形成した
後、ゲート電極１３の両側壁に接するようにスペーサ１
４を形成する。
【００１１】次いで、スペーサ１４及びゲート電極１３
をマスクにしてスペーサ１４の下部にて露出されたシリ
コン基板１１、すなわちソース−ドレイン領域が形成さ
れる部分をドライエッチングまたはウェットエッチング
の工程を介して所定の深さだけエッチングする。
をマスクにしてスペーサ１４の下部にて露出されたシリ
コン基板１１、すなわちソース−ドレイン領域が形成さ
れる部分をドライエッチングまたはウェットエッチング
の工程を介して所定の深さだけエッチングする。
【００１２】図３Ｂにて示すように、エッチングされた
シリコン基板１１に化学気相蒸着（Chemical Vapor Dep
osition；ＣＶＤ）などの蒸着法を用いてドープされた
シリコンを埋め込んでソース−ドレイン領域１５を形成
する。
シリコン基板１１に化学気相蒸着（Chemical Vapor Dep
osition；ＣＶＤ）などの蒸着法を用いてドープされた
シリコンを埋め込んでソース−ドレイン領域１５を形成
する。
【００１３】上述した従来の技術のようなシングルドレ
インセル（ＳＤＣ）技術では、シリコン基板のエッチン
グの際、等方性を有するようにエッチングすることが重
要である。だから、シリコン基板が垂直方向と水平方向
に同じ比率でエッチングされるようにすることが技術の
核心技術である。
インセル（ＳＤＣ）技術では、シリコン基板のエッチン
グの際、等方性を有するようにエッチングすることが重
要である。だから、シリコン基板が垂直方向と水平方向
に同じ比率でエッチングされるようにすることが技術の
核心技術である。
【００１４】
【発明が解決しようとする技術的な課題】しかしなが
ら、従来の技術は、露出されたシリコン基板をドライエ
ッチング法またはウェットエッチング法により直接エッ
チングするために、ソース−ドレイン領域を形成するた
めのシリコン基板のエッチングパターン（深さ及び形
態）を具現し難いという問題点がある。
ら、従来の技術は、露出されたシリコン基板をドライエ
ッチング法またはウェットエッチング法により直接エッ
チングするために、ソース−ドレイン領域を形成するた
めのシリコン基板のエッチングパターン（深さ及び形
態）を具現し難いという問題点がある。
【００１５】図４は、シリコン基板のエッチングプロフ
ァイルを説明するための図であり、シリコン基板２１上
に窒化膜２２をゲート電極の代りに用いた場合、シリコ
ン基板の等方性エッチングプロファイルが現れるが、従
来の技術では、シリコン基板を直ちにエッチングするの
で、等方性エッチングプロファイルを具現することが極
めて難しい。
ァイルを説明するための図であり、シリコン基板２１上
に窒化膜２２をゲート電極の代りに用いた場合、シリコ
ン基板の等方性エッチングプロファイルが現れるが、従
来の技術では、シリコン基板を直ちにエッチングするの
で、等方性エッチングプロファイルを具現することが極
めて難しい。
【００１６】そこで、本発明は、前記従来の技術の問題
点に鑑みてなされたものであって、シングルドレインセ
ルの実現の際、シリコン基板のエッチングの等方性エッ
チングプロファイルを実現するに好適な半導体装置の製
造方法を提供することにその目的がある。
点に鑑みてなされたものであって、シングルドレインセ
ルの実現の際、シリコン基板のエッチングの等方性エッ
チングプロファイルを実現するに好適な半導体装置の製
造方法を提供することにその目的がある。
【００１７】
【課題を解決するための手段】前記の目的を達成するた
め、本発明の半導体装置の製造方法は、シリコン基板上
にゲート電極を形成するステップと、前記ゲート電極の
両側壁に接するようにスペーサを形成するステップと、
前記スペーサの下部にて露出された前記シリコン基板上
にシリコンゲルマニウム層を成長させるステップと、前
記シリコンゲルマニウム層を選択的に除去して、ソース
−ドレイン形成領域を露出させるステップと、前記露出
されたソース−ドレイン形成領域に、ドープされたエピ
タキシャルシリコン層を成長させるステップとを含んで
なることを特徴とする。
め、本発明の半導体装置の製造方法は、シリコン基板上
にゲート電極を形成するステップと、前記ゲート電極の
両側壁に接するようにスペーサを形成するステップと、
前記スペーサの下部にて露出された前記シリコン基板上
にシリコンゲルマニウム層を成長させるステップと、前
記シリコンゲルマニウム層を選択的に除去して、ソース
−ドレイン形成領域を露出させるステップと、前記露出
されたソース−ドレイン形成領域に、ドープされたエピ
タキシャルシリコン層を成長させるステップとを含んで
なることを特徴とする。
【００１８】
【発明の実施の形態】以下、本発明の最も好ましい一実
施形態を、添付する図を参照しながら説明する。
施形態を、添付する図を参照しながら説明する。
【００１９】図１Ａないし図１Ｄは、本発明の一実施形
態に係る半導体装置のシングルドレインセル（ＳＤＣ）
の形成方法を示す工程断面図である。
態に係る半導体装置のシングルドレインセル（ＳＤＣ）
の形成方法を示す工程断面図である。
【００２０】図１Ａに示すように、シリコン基板３１上
にゲート絶縁膜３２及びゲート電極３３を順次形成した
後、ゲート電極３３を含む全面に窒化膜を蒸着し、この
窒化膜を全面エッチングして、ゲート電極３３の両側壁
に接するようにスペーサ３４を形成する。
にゲート絶縁膜３２及びゲート電極３３を順次形成した
後、ゲート電極３３を含む全面に窒化膜を蒸着し、この
窒化膜を全面エッチングして、ゲート電極３３の両側壁
に接するようにスペーサ３４を形成する。
【００２１】ここで、ゲート電極３３は、ポリシリコ
ン、金属、ポリサイド（polycide）により形成すること
ができ、スペーサ３４は、必ず窒化膜で形成する。但
し、この場合の窒化膜は、１００Å〜８００Åの厚さに
形成する。
ン、金属、ポリサイド（polycide）により形成すること
ができ、スペーサ３４は、必ず窒化膜で形成する。但
し、この場合の窒化膜は、１００Å〜８００Åの厚さに
形成する。
【００２２】このように、窒化膜で形成する理由は、以
後、実施されるシリコンゲルマニウムエッチング工程に
おけるスペーサの損傷を防ぐためである。
後、実施されるシリコンゲルマニウムエッチング工程に
おけるスペーサの損傷を防ぐためである。
【００２３】図１Ｂに示すように、スペーサ３４の下部
にて露出してなるシリコン基板３１上に生成された自然
酸化膜（Native oxide）を除去するために、ＨＦ洗浄ま
たはＢＯＥ洗浄の工程を行なった後、露出されたシリコ
ン基板３１上にシリコンゲルマニウム層３５を５００Å
〜５０００Åの厚さに選択的にエピタキシャル成長（Se
lective Epitaxial Growth；ＳＥＧ）させる。
にて露出してなるシリコン基板３１上に生成された自然
酸化膜（Native oxide）を除去するために、ＨＦ洗浄ま
たはＢＯＥ洗浄の工程を行なった後、露出されたシリコ
ン基板３１上にシリコンゲルマニウム層３５を５００Å
〜５０００Åの厚さに選択的にエピタキシャル成長（Se
lective Epitaxial Growth；ＳＥＧ）させる。
【００２４】この場合、シリコンゲルマニウム層３５を
選択的にエピタキシャル成長させる工程は、低圧化学気
相蒸着法（Low Pressure Chemical Vapor Deposition；
ＬＰＣＶＤ）、または、超高真空の化学気相蒸着法（Ul
tra High Vacuum CVD）を用いる。
選択的にエピタキシャル成長させる工程は、低圧化学気
相蒸着法（Low Pressure Chemical Vapor Deposition；
ＬＰＣＶＤ）、または、超高真空の化学気相蒸着法（Ul
tra High Vacuum CVD）を用いる。
【００２５】シリコンゲルマニウム層３５の低圧化学気
相蒸着法は、成長前にインシチュー（in-situ）で７０
０℃〜１０００℃の温度にて、１分〜３０分間、水素雰
囲気下でベイク（Ｈ2 bake）工程を実施し、５ｔｏｒｒ
〜３００ｔｏｒｒの圧力を維持したチャンバー内に、ソ
ースガスとして、ＳｉＨ2Ｃｌ2ガス、ＨＣｌガス、そし
て、ＧｅＨ4ガスを各々１０ｓｃｃｍ〜５００ｓｃｃｍ
程度流入させて、シリコンゲルマニウム層３５を成長さ
せる。この場合、シリコンゲルマニウム層３５の成長温
度は、６００℃〜８００℃程度が適当である。
相蒸着法は、成長前にインシチュー（in-situ）で７０
０℃〜１０００℃の温度にて、１分〜３０分間、水素雰
囲気下でベイク（Ｈ2 bake）工程を実施し、５ｔｏｒｒ
〜３００ｔｏｒｒの圧力を維持したチャンバー内に、ソ
ースガスとして、ＳｉＨ2Ｃｌ2ガス、ＨＣｌガス、そし
て、ＧｅＨ4ガスを各々１０ｓｃｃｍ〜５００ｓｃｃｍ
程度流入させて、シリコンゲルマニウム層３５を成長さ
せる。この場合、シリコンゲルマニウム層３５の成長温
度は、６００℃〜８００℃程度が適当である。
【００２６】上述したシリコンゲルマニウム層３５は、
シリコン基板３１の表面及び表面下部に成長される。こ
こで、シリコン基板３１上に成長されたシリコンゲルマ
ニウム層３５ａ以外に、シリコン基板３１及びスペーサ
３４の下部に所定の幅の侵入した形態を有するシリコン
ゲルマニウム層３５ｂが成長される理由は、シリコンゲ
ルマニウム層３５ａを成長させる過程において、シリコ
ン基板３１の垂直方向及び水平方向にゲルマニウムＧｅ
が拡散してシリコンゲルマニウム層３５ｂを成長させる
ためである。
シリコン基板３１の表面及び表面下部に成長される。こ
こで、シリコン基板３１上に成長されたシリコンゲルマ
ニウム層３５ａ以外に、シリコン基板３１及びスペーサ
３４の下部に所定の幅の侵入した形態を有するシリコン
ゲルマニウム層３５ｂが成長される理由は、シリコンゲ
ルマニウム層３５ａを成長させる過程において、シリコ
ン基板３１の垂直方向及び水平方向にゲルマニウムＧｅ
が拡散してシリコンゲルマニウム層３５ｂを成長させる
ためである。
【００２７】一方、シリコン基板３１とシリコンゲルマ
ニウム層３５の接触抵抗を減少させるために、シリコン
ゲルマニウム層３５の成長の際、インシチューでＰＨ3
ガスまたはＡｓＨ3ガスを１００ｓｃｃｍ〜５００ｓｃ
ｃｍの流量で添加させてドープしたシリコンゲルマニウ
ム層を成長させることができる。
ニウム層３５の接触抵抗を減少させるために、シリコン
ゲルマニウム層３５の成長の際、インシチューでＰＨ3
ガスまたはＡｓＨ3ガスを１００ｓｃｃｍ〜５００ｓｃ
ｃｍの流量で添加させてドープしたシリコンゲルマニウ
ム層を成長させることができる。
【００２８】図１Ｃに示すように、シリコン基板３１と
シリコンゲルマニウム層３５のエッチング選択比を利用
して、シリコンゲルマニウム層３５をエッチングする。
この場合、シリコン基板３１及びスペーサ３４の下部に
成長されたシリコンゲルマニウム層３５ｂも共にエッチ
ングされて、シングルドレインを形成する空間３６が確
保され、エッチング後、露出されたシリコン基板３１は
等方性エッチングプロファイルを有する。
シリコンゲルマニウム層３５のエッチング選択比を利用
して、シリコンゲルマニウム層３５をエッチングする。
この場合、シリコン基板３１及びスペーサ３４の下部に
成長されたシリコンゲルマニウム層３５ｂも共にエッチ
ングされて、シングルドレインを形成する空間３６が確
保され、エッチング後、露出されたシリコン基板３１は
等方性エッチングプロファイルを有する。
【００２９】ここで、シリコンゲルマニウム層３５をエ
ッチングする溶液には、シリコン基板及びポリシリコン
は、エッチングしないながら、シリコンゲルマニウム層
のみをエッチングすることができるエッチング溶液を用
いる。この場合、窒酸、フッ酸及び蒸溜水を混合したウ
ェットエッチング溶液が用いられる。
ッチングする溶液には、シリコン基板及びポリシリコン
は、エッチングしないながら、シリコンゲルマニウム層
のみをエッチングすることができるエッチング溶液を用
いる。この場合、窒酸、フッ酸及び蒸溜水を混合したウ
ェットエッチング溶液が用いられる。
【００３０】このように、ウェットエッチング溶液を用
いれば、シリコン基板またはポリシリコンよりも、シリ
コンゲルマニウムが先にエッチングされて、必要とする
エッチングプロファイルを得ることができる。
いれば、シリコン基板またはポリシリコンよりも、シリ
コンゲルマニウムが先にエッチングされて、必要とする
エッチングプロファイルを得ることができる。
【００３１】上述したシリコンゲルマニウム層３５のエ
ッチング工程は、シリコンゲルマニウム層３５の成長の
際、厚さ及び工程条件を変化させ、シリコン基板３１に
拡散されるゲルマニウムの量を調節して、エッチングし
ようとするシリコン基板３１の深さ及び形態を調節する
ことができるので、エッチング後、シリコン基板のエッ
チングプロファイルが異なって現れる。（図２Ａないし
図２Ｄを参照）。
ッチング工程は、シリコンゲルマニウム層３５の成長の
際、厚さ及び工程条件を変化させ、シリコン基板３１に
拡散されるゲルマニウムの量を調節して、エッチングし
ようとするシリコン基板３１の深さ及び形態を調節する
ことができるので、エッチング後、シリコン基板のエッ
チングプロファイルが異なって現れる。（図２Ａないし
図２Ｄを参照）。
【００３２】図２Ａないし図２Ｄは、シリコンゲルマニ
ウム層の成長厚さに係るシリコン基板のエッチングプロ
ファイルの変化を説明するための図であり、シリコンゲ
ルマニウム層の成長厚さ（図２Ａ：１５００Å、図２
Ｂ：２０００Å、図２Ｃ：３０００Å、図２Ｄ：５００
０Å）が厚いほど、エッチングの深さ及び形態が変化す
ることが分かる。
ウム層の成長厚さに係るシリコン基板のエッチングプロ
ファイルの変化を説明するための図であり、シリコンゲ
ルマニウム層の成長厚さ（図２Ａ：１５００Å、図２
Ｂ：２０００Å、図２Ｃ：３０００Å、図２Ｄ：５００
０Å）が厚いほど、エッチングの深さ及び形態が変化す
ることが分かる。
【００３３】図２Ａないし図２Ｄにおいて、符号４０
は、シリコン基板を示し、符号４１はゲート電極代用の
窒化膜を示し、符号４２は、シリコンゲルマニウム層の
厚さを確認するために覆った窒化膜を示し、符号４３
は、シリコンゲルマニウム層のエッチング部分を示す。
は、シリコン基板を示し、符号４１はゲート電極代用の
窒化膜を示し、符号４２は、シリコンゲルマニウム層の
厚さを確認するために覆った窒化膜を示し、符号４３
は、シリコンゲルマニウム層のエッチング部分を示す。
【００３４】図１Ｄに示すように、シリコンゲルマニウ
ム層３５（図１Ｂ参照）がエッチングされた後、露出さ
れるシリコン基板３１上にドープされたエピタキシャル
シリコン層３７を成長させて、シングルドレイン（Sing
le Drain）を形成する。
ム層３５（図１Ｂ参照）がエッチングされた後、露出さ
れるシリコン基板３１上にドープされたエピタキシャル
シリコン層３７を成長させて、シングルドレイン（Sing
le Drain）を形成する。
【００３５】この場合、ドープされたエピタキシャルシ
リコン層３７は、低圧化学気相蒸着法（ＬＰＣＶＤ）ま
たは超高真空の化学気相蒸着法（ＵＨＶ ＣＶＤ）を利
用して１００Å〜５００Å程度の厚さに成長させる。
リコン層３７は、低圧化学気相蒸着法（ＬＰＣＶＤ）ま
たは超高真空の化学気相蒸着法（ＵＨＶ ＣＶＤ）を利
用して１００Å〜５００Å程度の厚さに成長させる。
【００３６】まず、低圧化学気相蒸着法（ＬＰＣＶＤ）
によりドープされたエピタキシャルシリコン層３７を成
長させるためには、成長前にインシチューで８００℃〜
１０００℃の温度にて、１分〜５分間、水素ベイク工程
を実施して、５Ｔｏｒｒ〜３００Ｔｏｒｒの圧力を維持
した状態で、ソースガスとして、ＳｉＨ2Ｃｌ2ガスとＨ
Ｃｌガスを、各々、１０ｓｃｃｍ〜５００ｓｃｃｍ程
度、流入させる。そして、Ｎ＋導電型ドレインである場
合は、ドーピングガスとしてＰＨ3ガスまたはＡｓＨ3ガ
スを用い、Ｐ＋導電型ドレインである場合は、ドーピン
グガスとしてＢ2Ｈ6ガスを用いて、ドープされたエピタ
キシャルシリコン層を成長させる。
によりドープされたエピタキシャルシリコン層３７を成
長させるためには、成長前にインシチューで８００℃〜
１０００℃の温度にて、１分〜５分間、水素ベイク工程
を実施して、５Ｔｏｒｒ〜３００Ｔｏｒｒの圧力を維持
した状態で、ソースガスとして、ＳｉＨ2Ｃｌ2ガスとＨ
Ｃｌガスを、各々、１０ｓｃｃｍ〜５００ｓｃｃｍ程
度、流入させる。そして、Ｎ＋導電型ドレインである場
合は、ドーピングガスとしてＰＨ3ガスまたはＡｓＨ3ガ
スを用い、Ｐ＋導電型ドレインである場合は、ドーピン
グガスとしてＢ2Ｈ6ガスを用いて、ドープされたエピタ
キシャルシリコン層を成長させる。
【００３７】次に、超高真空の化学気相蒸着法（ＵＨＶ
ＣＶＤ）によりドープされたエピタキシャルシリコン
層３７を成長させるためには、４００℃〜８００℃の温
度と１ｍＴｏｒｒ〜１０００Ｔｏｒｒの圧力で成長させ
る。水素ベイク、ソースガスやドーピングガスは低圧化
学気相蒸着法と同様である。
ＣＶＤ）によりドープされたエピタキシャルシリコン
層３７を成長させるためには、４００℃〜８００℃の温
度と１ｍＴｏｒｒ〜１０００Ｔｏｒｒの圧力で成長させ
る。水素ベイク、ソースガスやドーピングガスは低圧化
学気相蒸着法と同様である。
【００３８】本発明の実施形態では、シリコン基板上に
成長するシリコンゲルマニウムの厚さ及び工程条件を変
化させて、シリコン基板に拡散されるゲルマニウムの量
を調節して、エッチングしようとするシリコン基板の深
さ及び形態を調節することができる。これによって、ソ
ース−ドレイン領域が形成されるシリコン基板の等方性
エッチングプロファイルを具現しながら、シングルドレ
インセル構造の固有の特性を確保することができる。
成長するシリコンゲルマニウムの厚さ及び工程条件を変
化させて、シリコン基板に拡散されるゲルマニウムの量
を調節して、エッチングしようとするシリコン基板の深
さ及び形態を調節することができる。これによって、ソ
ース−ドレイン領域が形成されるシリコン基板の等方性
エッチングプロファイルを具現しながら、シングルドレ
インセル構造の固有の特性を確保することができる。
【００３９】尚、本発明は、本実施形態に限られるもの
ではない。本発明の趣旨から逸脱しない範囲内で多様に
変更することが可能である。
ではない。本発明の趣旨から逸脱しない範囲内で多様に
変更することが可能である。
【００４０】
【発明の効果】上述したように、本発明によると、シン
グルドレインセル（ＳＤＣ）技術のためのシリコン基板
の等方性エッチングプロファイルを容易に具現でき、ま
たシングルドレインセル（ＳＤＣ）技術を用いることに
よって、面抵抗の減少、急な接合の形成、低いコンタク
ト抵抗、低い熱ヒステリシス、そしてシリサイド形成が
容易であるという効果がある。
グルドレインセル（ＳＤＣ）技術のためのシリコン基板
の等方性エッチングプロファイルを容易に具現でき、ま
たシングルドレインセル（ＳＤＣ）技術を用いることに
よって、面抵抗の減少、急な接合の形成、低いコンタク
ト抵抗、低い熱ヒステリシス、そしてシリサイド形成が
容易であるという効果がある。
【図１Ａ】 本発明の一実施形態に係るシングルドレイ
ンセルの形成方法を示す工程断面図である。
ンセルの形成方法を示す工程断面図である。
【図１Ｂ】 本発明の一実施形態に係るシングルドレイ
ンセルの形成方法を示す工程断面図である。
ンセルの形成方法を示す工程断面図である。
【図１Ｃ】 本発明の一実施形態に係るシングルドレイ
ンセルの形成方法を示す工程断面図である。
ンセルの形成方法を示す工程断面図である。
【図１Ｄ】 本発明の一実施形態に係るシングルドレイ
ンセルの形成方法を示す工程断面図である。
ンセルの形成方法を示す工程断面図である。
【図２Ａ】 本発明の一実施形態に係るシリコンゲルマ
ニウム層の成長厚さに係るエッチングプロファイルを示
す図である。
ニウム層の成長厚さに係るエッチングプロファイルを示
す図である。
【図２Ｂ】 本発明の一実施形態に係るシリコンゲルマ
ニウム層の成長厚さに係るエッチングプロファイルを示
す図である。
ニウム層の成長厚さに係るエッチングプロファイルを示
す図である。
【図２Ｃ】 本発明の一実施形態に係るシリコンゲルマ
ニウム層の成長厚さに係るエッチングプロファイルを示
す図である。
ニウム層の成長厚さに係るエッチングプロファイルを示
す図である。
【図２Ｄ】 本発明の一実施形態に係るシリコンゲルマ
ニウム層の成長厚さに係るエッチングプロファイルを示
す図である。
ニウム層の成長厚さに係るエッチングプロファイルを示
す図である。
【図３Ａ】 従来の技術に係るシングルドレインセルの
形成方法を示す工程断面図である。
形成方法を示す工程断面図である。
【図３Ｂ】 従来の技術に係るシングルドレインセルの
形成方法を示す工程断面図である。
形成方法を示す工程断面図である。
【図４】 従来の技術に係る問題点を示す図である。
３１ シリコン基板
３２ ゲート絶縁膜
３３ ゲート電極
３４ スペーサ
３５ａ 第１シリコンゲルマニウム層
３５ｂ 第２シリコンゲルマニウム層
３７ シリコン層
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 韓 丞皓
大韓民国京畿道利川市夫鉢邑牙美里山136
−１ 株式会社ハイニックスセミコンダク
ター内
Ｆターム(参考） 5F140 AA10 AA18 AA21 BA01 BF01
BF04 BF05 BF11 BF18 BG08
BG14 BG51 BG53 BH06 BK08
BK09 BK18
Claims (8)
- 【請求項１】 シリコン基板上にゲート電極を形成する
ステップと、 前記ゲート電極の両側壁に接するようにスペーサを形成
するステップと、 前記スペーサの下部にて露出された前記シリコン基板上
にシリコンゲルマニウム層を成長させるステップと、 前記シリコンゲルマニウム層を選択的に除去して、ソー
ス−ドレイン形成領域を露出させるステップと、 前記露出されたソース−ドレイン形成領域に、ドープさ
れたエピタキシャルシリコン層を成長させるステップと
を含んでなることを特徴とする半導体装置の製造方法。 - 【請求項２】 前記シリコンゲルマニウム層を選択的に
除去するステップは、 窒酸、フッ酸及び蒸溜水の混合溶液を用いることを特徴
とする請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記シリコン基板上にシリコンゲルマニ
ウム層を成長させるるステップにおいて、前記シリコン
ゲルマニウム層は、５００Å〜５０００Åの厚さに成長
されることを特徴とする請求項１に記載の半導体装置の
製造方法。 - 【請求項４】 前記スペーサを形成するステップは、 前記スペーサの形成後、前記シリコン基板を前洗浄する
ステップと、 前記前洗浄されたシリコン基板を８００℃〜１０００℃
の水素でベイクするステップとをさらに含むことを特徴
とする請求項１に記載の半導体装置の製造方法。 - 【請求項５】 前記シリコン基板上にシリコンゲルマニ
ウム層を成長させるるステップにおいて、前記シリコン
ゲルマニウム層は、低圧化学気相蒸着により成長される
ことを特徴とする請求項１に記載の半導体装置の製造方
法。 - 【請求項６】 前記シリコンゲルマニウム層を、５ｔｏ
ｒｒ〜３００ｔｏｒｒの圧力を維持した状態で成長させ
ることを特徴とする請求項５に記載の半導体装置の製造
方法。 - 【請求項７】 ソースガスとして、ＳｉＨ2Ｃｌ2ガス、
ＨＣｌガス、そしてＧｅＨ4ガスを流入させることで、
前記シリコンゲルマニウム層を成長させることを特徴と
する請求項６に記載の半導体装置の製造方法。 - 【請求項８】 前記シリコンゲルマニウム層の低圧化学
気相蒸着の際、ＰＨ 3ガスまたはＡsＨ3ガスを添加する
ことを特徴とする請求項７に記載の半導体装置の製造方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0075863A KR100406537B1 (ko) | 2001-12-03 | 2001-12-03 | 반도체장치의 제조 방법 |
| KR2001-075863 | 2001-12-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003174159A true JP2003174159A (ja) | 2003-06-20 |
| JP4590151B2 JP4590151B2 (ja) | 2010-12-01 |
Family
ID=19716562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002259063A Expired - Fee Related JP4590151B2 (ja) | 2001-12-03 | 2002-09-04 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6599803B2 (ja) |
| JP (1) | JP4590151B2 (ja) |
| KR (1) | KR100406537B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007027730A (ja) * | 2005-07-11 | 2007-02-01 | Magnachip Semiconductor Ltd | イメージセンサ及びその製造方法 |
| JP2007214362A (ja) * | 2006-02-09 | 2007-08-23 | Sony Corp | 半導体装置の製造方法 |
| JP2009503851A (ja) * | 2005-07-27 | 2009-01-29 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 応力ｍｏｓデバイスの製造方法 |
| JP2012510720A (ja) * | 2008-12-11 | 2012-05-10 | インテル コーポレイション | 歪み半導体デバイス用のゲルマニウム含有量が漸次変化した高ゲルマニウム化合物膜 |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6812103B2 (en) * | 2002-06-20 | 2004-11-02 | Micron Technology, Inc. | Methods of fabricating a dielectric plug in MOSFETS to suppress short-channel effects |
| JP3532188B1 (ja) * | 2002-10-21 | 2004-05-31 | 沖電気工業株式会社 | 半導体装置及びその製造方法 |
| KR100498475B1 (ko) * | 2003-01-07 | 2005-07-01 | 삼성전자주식회사 | 모스 전계 효과 트랜지스터 구조 및 그 제조 방법 |
| US6921913B2 (en) * | 2003-03-04 | 2005-07-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Strained-channel transistor structure with lattice-mismatched zone |
| US6946350B2 (en) * | 2003-12-31 | 2005-09-20 | Intel Corporation | Controlled faceting of source/drain regions |
| KR100547934B1 (ko) * | 2004-08-20 | 2006-01-31 | 삼성전자주식회사 | 트랜지스터 및 그의 제조 방법 |
| JP5203558B2 (ja) * | 2004-08-20 | 2013-06-05 | 三星電子株式会社 | トランジスタ及びこれの製造方法 |
| US7135372B2 (en) * | 2004-09-09 | 2006-11-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained silicon device manufacturing method |
| JP4369359B2 (ja) | 2004-12-28 | 2009-11-18 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置 |
| US7335959B2 (en) * | 2005-01-06 | 2008-02-26 | Intel Corporation | Device with stepped source/drain region profile |
| KR100637966B1 (ko) | 2005-09-07 | 2006-10-23 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
| KR100630767B1 (ko) | 2005-09-08 | 2006-10-04 | 삼성전자주식회사 | 에피택셜 영역을 구비하는 모스 트랜지스터의 제조방법 |
| US7705385B2 (en) * | 2005-09-12 | 2010-04-27 | International Business Machines Corporation | Selective deposition of germanium spacers on nitride |
| DE602006019940D1 (de) * | 2006-03-06 | 2011-03-17 | St Microelectronics Crolles 2 | Herstellung eines flachen leitenden Kanals aus SiGe |
| US7541239B2 (en) * | 2006-06-30 | 2009-06-02 | Intel Corporation | Selective spacer formation on transistors of different classes on the same device |
| US7456087B2 (en) * | 2007-02-09 | 2008-11-25 | United Microelectronics Corp. | Semiconductor device and method of fabricating the same |
| US20090302348A1 (en) * | 2008-06-10 | 2009-12-10 | International Business Machines Corporation | Stress enhanced transistor devices and methods of making |
| US7951657B2 (en) * | 2009-05-21 | 2011-05-31 | International Business Machines Corporation | Method of forming a planar field effect transistor with embedded and faceted source/drain stressors on a silicon-on-insulator (S0I) wafer, a planar field effect transistor structure and a design structure for the planar field effect transistor |
| US8022488B2 (en) * | 2009-09-24 | 2011-09-20 | International Business Machines Corporation | High-performance FETs with embedded stressors |
| KR100970457B1 (ko) * | 2010-04-02 | 2010-07-16 | 연철수 | 담장용 블록 및 이를 이용한 담장 축조방법 |
| KR101703096B1 (ko) | 2010-09-02 | 2017-02-07 | 삼성전자 주식회사 | 반도체 장치의 제조방법 |
| US9076817B2 (en) | 2011-08-04 | 2015-07-07 | International Business Machines Corporation | Epitaxial extension CMOS transistor |
| US9412842B2 (en) | 2013-07-03 | 2016-08-09 | Samsung Electronics Co., Ltd. | Method for fabricating semiconductor device |
| WO2018199999A1 (en) * | 2017-04-28 | 2018-11-01 | Intel Corporation | Microelectronic transistor source/drain formation using angled etching |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08213605A (ja) * | 1995-02-06 | 1996-08-20 | Oki Electric Ind Co Ltd | Ｍｏｓトランジスタの製造方法 |
| JPH10321544A (ja) * | 1997-05-14 | 1998-12-04 | Sony Corp | 半導体装置の製造方法 |
| JPH11261069A (ja) * | 1997-12-05 | 1999-09-24 | Texas Instr Inc <Ti> | 低ｃｇｄの有益性を有する改良型ｃｍｏｓ、改良したドーピングプロファイル、及び化学的処理に対する非鋭敏性のための注入の側壁プロセス及び方法 |
| JP2000077658A (ja) * | 1998-08-28 | 2000-03-14 | Toshiba Corp | 半導体装置の製造方法 |
| WO2000030169A1 (en) * | 1998-11-12 | 2000-05-25 | Intel Corporation | Field effect transistor structure with abrupt source/drain junctions |
| JP2001053017A (ja) * | 1999-08-06 | 2001-02-23 | Hitachi Ltd | 半導体装置の製造方法 |
Family Cites Families (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60193379A (ja) * | 1984-03-15 | 1985-10-01 | Nec Corp | 低抵抗単結晶領域形成方法 |
| JPS6313379A (ja) * | 1986-07-04 | 1988-01-20 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
| JPH01107219A (ja) | 1987-10-21 | 1989-04-25 | Brother Ind Ltd | 光回路基板の光ファイバー接続構造 |
| KR920008886B1 (ko) | 1989-05-10 | 1992-10-10 | 삼성전자 주식회사 | 디램셀 및 그 제조방법 |
| US5168072A (en) * | 1990-10-12 | 1992-12-01 | Texas Instruments Incorporated | Method of fabricating an high-performance insulated-gate field-effect transistor |
| US5073516A (en) | 1991-02-28 | 1991-12-17 | Texas Instruments Incorporated | Selective epitaxial growth process flow for semiconductor technologies |
| KR100274555B1 (ko) * | 1991-06-26 | 2000-12-15 | 윌리엄 비. 켐플러 | 절연 게이트 전계 효과 트랜지스터 구조물 및 이의 제조 방법 |
| US5291053A (en) * | 1992-07-06 | 1994-03-01 | Motorola, Inc. | Semiconductor device having an overlapping memory cell |
| US5242847A (en) * | 1992-07-27 | 1993-09-07 | North Carolina State University At Raleigh | Selective deposition of doped silion-germanium alloy on semiconductor substrate |
| JPH07130682A (ja) | 1993-11-02 | 1995-05-19 | Nippon Steel Corp | 半導体装置の製造方法 |
| KR0135147B1 (ko) * | 1994-07-21 | 1998-04-22 | 문정환 | 트랜지스터 제조방법 |
| US5710450A (en) * | 1994-12-23 | 1998-01-20 | Intel Corporation | Transistor with ultra shallow tip and method of fabrication |
| US5646073A (en) * | 1995-01-18 | 1997-07-08 | Lsi Logic Corporation | Process for selective deposition of polysilicon over single crystal silicon substrate and resulting product |
| JP3082671B2 (ja) * | 1996-06-26 | 2000-08-28 | 日本電気株式会社 | トランジスタ素子及びその製造方法 |
| JP2964960B2 (ja) | 1996-09-27 | 1999-10-18 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US5804470A (en) | 1996-10-23 | 1998-09-08 | Advanced Micro Devices, Inc. | Method of making a selective epitaxial growth circuit load element |
| US6063677A (en) * | 1996-10-28 | 2000-05-16 | Texas Instruments Incorporated | Method of forming a MOSFET using a disposable gate and raised source and drain |
| JP2877108B2 (ja) | 1996-12-04 | 1999-03-31 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JPH11163343A (ja) * | 1997-11-28 | 1999-06-18 | Nec Corp | 半導体装置およびその製造方法 |
| US6197641B1 (en) * | 1998-08-28 | 2001-03-06 | Lucent Technologies Inc. | Process for fabricating vertical transistors |
| KR100333727B1 (ko) * | 1998-12-22 | 2002-06-20 | 박종섭 | 엘리베이티드소오스/드레인구조의모스트랜지스터제조방법 |
| US6235568B1 (en) * | 1999-01-22 | 2001-05-22 | Intel Corporation | Semiconductor device having deposited silicon regions and a method of fabrication |
| US6218711B1 (en) * | 1999-02-19 | 2001-04-17 | Advanced Micro Devices, Inc. | Raised source/drain process by selective sige epitaxy |
| US6403433B1 (en) * | 1999-09-16 | 2002-06-11 | Advanced Micro Devices, Inc. | Source/drain doping technique for ultra-thin-body SOI MOS transistors |
| US6090691A (en) | 1999-11-15 | 2000-07-18 | Chartered Semiconductor Manufacturing Ltd. | Method for forming a raised source and drain without using selective epitaxial growth |
| US6214679B1 (en) * | 1999-12-30 | 2001-04-10 | Intel Corporation | Cobalt salicidation method on a silicon germanium film |
| KR20010066328A (ko) * | 1999-12-31 | 2001-07-11 | 박종섭 | 반도체소자의 트랜지스터 제조방법 |
| US6489206B2 (en) * | 2001-03-22 | 2002-12-03 | United Microelectronics Corp. | Method for forming self-aligned local-halo metal-oxide-semiconductor device |
-
2001
- 2001-12-03 KR KR10-2001-0075863A patent/KR100406537B1/ko not_active Expired - Fee Related
-
2002
- 2002-08-16 US US10/222,550 patent/US6599803B2/en not_active Expired - Lifetime
- 2002-09-04 JP JP2002259063A patent/JP4590151B2/ja not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08213605A (ja) * | 1995-02-06 | 1996-08-20 | Oki Electric Ind Co Ltd | Ｍｏｓトランジスタの製造方法 |
| JPH10321544A (ja) * | 1997-05-14 | 1998-12-04 | Sony Corp | 半導体装置の製造方法 |
| JPH11261069A (ja) * | 1997-12-05 | 1999-09-24 | Texas Instr Inc <Ti> | 低ｃｇｄの有益性を有する改良型ｃｍｏｓ、改良したドーピングプロファイル、及び化学的処理に対する非鋭敏性のための注入の側壁プロセス及び方法 |
| JP2000077658A (ja) * | 1998-08-28 | 2000-03-14 | Toshiba Corp | 半導体装置の製造方法 |
| WO2000030169A1 (en) * | 1998-11-12 | 2000-05-25 | Intel Corporation | Field effect transistor structure with abrupt source/drain junctions |
| JP2001053017A (ja) * | 1999-08-06 | 2001-02-23 | Hitachi Ltd | 半導体装置の製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007027730A (ja) * | 2005-07-11 | 2007-02-01 | Magnachip Semiconductor Ltd | イメージセンサ及びその製造方法 |
| JP2009503851A (ja) * | 2005-07-27 | 2009-01-29 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 応力ｍｏｓデバイスの製造方法 |
| JP2007214362A (ja) * | 2006-02-09 | 2007-08-23 | Sony Corp | 半導体装置の製造方法 |
| JP2012510720A (ja) * | 2008-12-11 | 2012-05-10 | インテル コーポレイション | 歪み半導体デバイス用のゲルマニウム含有量が漸次変化した高ゲルマニウム化合物膜 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6599803B2 (en) | 2003-07-29 |
| US20030104645A1 (en) | 2003-06-05 |
| KR20030045935A (ko) | 2003-06-12 |
| JP4590151B2 (ja) | 2010-12-01 |
| KR100406537B1 (ko) | 2003-11-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4590151B2 (ja) | 半導体装置の製造方法 | |
| KR100332106B1 (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| US7714394B2 (en) | CMOS semiconductor devices having elevated source and drain regions and methods of fabricating the same | |
| US4855247A (en) | Process for fabricating self-aligned silicide lightly doped drain MOS devices | |
| US7402872B2 (en) | Method for forming an integrated circuit | |
| US4908326A (en) | Process for fabricating self-aligned silicide lightly doped drain MOS devices | |
| KR100301246B1 (ko) | 반도체 소자의 제조 방법 | |
| US6506649B2 (en) | Method for forming notch gate having self-aligned raised source/drain structure | |
| KR100347544B1 (ko) | 반도체 소자의 접합 제조 방법 | |
| JP2006060188A (ja) | トランジスタ及びこれの製造方法 | |
| KR100332119B1 (ko) | 반도체 소자 제조 방법 | |
| KR101026484B1 (ko) | 수직형 트랜지스터 및 그의 제조방법 | |
| CN100561689C (zh) | 用于形成晶体管的方法 | |
| JP2733082B2 (ja) | Ｍｏｓ装置の製法 | |
| KR100370128B1 (ko) | 반도체 소자의 제조방법 | |
| KR20000043199A (ko) | 반도체소자의 트랜지스터 형성방법 | |
| JP2594772B2 (ja) | Ｍｏｓ素子およびその製造方法 | |
| KR100613279B1 (ko) | 모스 트랜지스터 및 그 제조 방법 | |
| KR100873816B1 (ko) | 트랜지스터 제조 방법 | |
| KR100743647B1 (ko) | 반도체 소자의 제조방법 | |
| KR100903278B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100688713B1 (ko) | 트랜지스터 및 그 제조방법 | |
| KR20020041191A (ko) | 반도체 소자 및 그 제조방법 | |
| KR20030050783A (ko) | 반도체 소자의 제조 방법 | |
| KR20030050785A (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050816 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070411 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090602 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20090902 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20090907 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20091001 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20091006 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091030 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100126 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100525 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20100602 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100824 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100913 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130917 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |