JP2000077663A - 電界効果型半導体装置 - Google Patents

電界効果型半導体装置

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JP2000077663A JP10248141A JP24814198A JP2000077663A JP 2000077663 A JP2000077663 A JP 2000077663A JP 10248141 A JP10248141 A JP 10248141A JP 24814198 A JP24814198 A JP 24814198A JP 2000077663 A JP2000077663 A JP 2000077663A
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semiconductor region
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Choichi Ishimura
暢一 石村
Hiroshi Yamaguchi
博史 山口
Kazunari Hatade
一成 幡手
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Abstract

(57)【要約】 【課題】 パワーＭＯＳＦＥＴにおいて、アバランシェ
耐量を損なうことなく、オン抵抗を下げる。 【解決手段】 チャネルが生じるｐ型拡散領域３の下部
３ａにｎ+半導体領域１２を形成する。ｎ+半導体領域１
２は半導体層１００の一方主面からｐ型拡散領域３の下
部３ａに至る領域に形成する。ｎ+半導体領域１２の不
純物濃度は、ｎ-半導体領域２の不純物濃度よりも高濃
度にする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、電界効果型半導
体装置に関し、特に電界効果型半導体装置を構成する半
導体層の表面に金属‐酸化膜‐半導体構造（ＭＯＳ構
造）を持つ電界効果型半導体装置に関するものである。
【０００２】
【従来の技術】スイッチング素子においては、その動作
が電圧駆動であることや高速スイッチングが比較的容易
であることから、ＭＯＳ型半導体装置が多用されてい
る。図１５および図１６に、ＭＯＳ型半導体装置の１つ
である従来のパワーＭＯＳＦＥＴの構造についての一例
を示す。図１５は、パワーＭＯＳＦＥＴの表面側から見
た、半導体層の表面に形成された不純物のパターンを示
すパターン図であり、図１６は図１５のＡ‐Ａ線に対応
する断面模式図である。図１５において、図１６に示さ
れているゲート電極６と層間絶縁膜７とソース電極８は
省略されている。上記のような構造を持つパワーＭＯＳ
ＦＥＴのｎ+半導体基板１の表面にｎ-半導体領域２が形
成されいる。このｎ-半導体領域２が半導体層を構成す
る。このｎ-半導体領域２は例えばエピタキシャル層で
ある。そのｎ-半導体領域２の表面、つまり半導体層の
一方主面内には、複数のｐ型拡散領域３が島状に配置さ
れている。ｐ型拡散領域３の平面形状は略正方形状であ
り、断面形状は下部が平らな逆ドーム状（下に凸）にな
る。ｐ型拡散領域３の表面内には、ｎ+ソース領域４が
形成されている。ｎ+ソース領域４の平面形状は、四角
い環状の形状をしており、その断面形状は略長方形状で
ある。このｎ+ソース領域４は、ＦＥＴとして機能する
ように、半導体層側が全てｐ型拡散領域３で覆われてい
る。ｎ+ソース領域４とｎ-半導体領域２との間にあるｐ
型拡散領域３の表面およびｎ-半導体領域２の表面を覆
うようにゲート絶縁膜５が形成されている。つまり、ゲ
ート絶縁膜５は、隣接するｎ+ソース領域４の環状形状
の外周とｐ型拡散領域３の外周との間に在るチャネル領
域１０上方の半導体層の一方主面上に形成されている。
このゲート絶縁膜５の上に、そのゲート絶縁膜５とほぼ
同じ平面形状を有するゲート電極６が形成されている。
このゲート電極６の材料として、例えばポリシリコンが
用いられる。このゲート電極６を覆うように層間絶縁膜
７が形成される。しかし、環状をしたｎ+ソース領域４
の内部にあるｐ型拡散領域３の表面とその周囲にあるｎ
+ソース領域４の表面の一部は、層間絶縁膜７で覆われ
ていない。ソース電極８が層間絶縁膜７の上から半導体
層の一方主面の全面に堆積されるので、半導体層１００
の一方主面においてソース電極８が接触するのは、層間
絶縁膜７に覆われていないｎ+ソース領域４の一部とｎ+
ソース領域４で囲まれたｐ型拡散領域３である。
【０００３】このような構成を有するパワーＭＯＳＦＥ
Ｔに対して、そのソース電極８の電位を基準としてドレ
イン電極９の電位が正になるようなドレイン電圧を印加
しながら、ゲート電極６に正のゲート電圧を印加する
と、ｎ+ソース領域４とｎ-半導体領域２の間のｐ型拡散
領域３の表面がｎ型に反転し、チャネル領域１０にチャ
ネルが生じる。この状態において、電子電流がｎ+ソー
ス領域４からチャネル領域１０を通って、ｎ-半導体領
域２に流れ込み、パワーＭＯＳＦＥＴが導通する。
【０００４】このパワーＭＯＳＦＥＴのオン抵抗は、例
えば図１７に示すような抵抗成分に分類することができ
る。図１７に示す抵抗成分を表す符号は、抵抗成分の値
を示すときにも用いるものとする。図１７において、Ｒ
n+はｎ+ソース領域４の抵抗成分、Ｒchはチャネル抵抗
成分、Ｒacはシリコン表面での蓄積抵抗成分、Ｒjは隣
接するＭＯＳユニットセルのｐ型拡散領域３の間に形成
される接合型ＦＥＴ（以下、Ｊ‐ＦＥＴという。）から
なる抵抗成分、Ｒepiはｎ-半導体領域２からなる抵抗成
分、Ｒsubはｎ+半導体基板１からなる抵抗成分を表す。
なお、ＭＯＳユニットセルとは、ＭＯＳＦＥＴとして機
能する、島状になっているｐ型拡散領域３を一つだけ含
む構成をいう。パワーＭＯＳＦＥＴのオン抵抗をＲonと
表すと、オン抵抗Ｒonは数１で与えられる。
【０００５】
【数１】
【０００６】パワーＭＯＳＦＥＴのオン抵抗を小さくす
るためには、数１に示されている各抵抗成分を下げる必
要がある。その中で、チャネル抵抗成分Ｒchを小さくす
るには、チャネル幅を増やすことが有効である。チャネ
ル幅を増やすためには、ｐ型拡散領域３を微細化するこ
とにより、ＭＯＳユニットセルのセル密度を上げること
が有効である。図１８は、例えば特公平３‐７０３８７
号公報に記載されている、従来の縦型ＭＯＳＦＥＴを示
す断面模式図である。ｐ型拡散領域３の間に形成される
Ｊ‐ＦＥＴの抵抗成分Ｒjを小さくするためには、図１
８に示すように、ｐ型拡散領域相互間にｎ+拡散領域１
２を形成することが有効である。この従来のｎ+拡散領
域１２は、複数のＭＯＳユニットセルが配置されている
領域の周囲に形成されている。また、このｎ+拡散領域
１２を設ける効果として、抵抗成分Ｒjを増大させずに
ｐ型拡散領域３の間隔を狭くすることができるというこ
とがあり、そのためチャネル抵抗成分Ｒchを小さくする
ことができる。
【０００７】ＭＯＳユニットセルの等価回路モデルも図
１７に併記されている。図１７に沿ってこの等価回路モ
デルを構成する各素子については次の通りである。ま
ず、ｎ+ソース領域４とｐ型拡散領域３とｎ-半導体領域
２からなる寄生ｎｐｎトランジスタが存在する。この寄
生ｎｐｎトランジスタのベースは拡散ベース抵抗Ｒbを
介してソース電極８に接続される。この寄生ｎｐｎトラ
ンジスタのエミッタは、ソース領域４の抵抗成分Ｒn+を
介してソース電極８に接続される。このソース領域４の
抵抗成分Ｒn+は、それと直列に接続されるチャネル抵抗
成分Ｒchと蓄積抵抗成分ＲacとＪ‐ＦＥＴからなる抵抗
成分Ｒjとｎ-半導体領域２からなる抵抗成分Ｒepiと半
導体基板１からなる抵抗成分Ｒsubと共に、パワーＭＯ
ＳＦＥＴのオン抵抗Ｒonを構成する。ｎ+ソース領域４
とｐ型拡散領域３間の電位差をＶbと表し、アバランシ
ェ電流をＪbと表し、そしてｎ+ソース領域４直下の拡散
ベース抵抗をＲbと表すと、数２の条件を満たすときに
ｎ+ソース領域４とｐ型拡散領域３は順バイアス状態と
なり、寄生ｎｐｎトランジスタが導通する。
【０００８】
【数２】
【０００９】パワーＭＯＳＦＥＴをオフする場合には、
ゲート電極６をソース電極８と同電位にするか、または
負電位にする。このとき、ｐ型拡散領域３とｎ-半導体
領域２で形成されるダイオードの耐圧特性により、ソー
ス電極８とドレイン電極９との間に印加できる電圧の大
きさが決まる。このパワーＭＯＳＦＥＴがブレークダウ
ンしたときにはアバランシェ電流が流れる。寄生ｎｐｎ
トランジスタが導通すると、局所的に電流が流れてパワ
ーＭＯＳＦＥＴが破壊される。寄生ｎｐｎトランジスタ
が導通し難くすることに対しては、アバランシェ電流Ｊ
bを小さくすること、および拡散ベース抵抗Ｒbを小さく
することが有効である。アバランシェ電流Ｊbを小さく
する対策として、アバランシェ電流の経路をｎ+ソース
領域４直下に形成されないようにするという方法があ
る。アバランシェ電流をｎ+ソース領域直下に流さない
ためには、図１８に示すｐ型拡散領域１１のようにｐ型
拡散領域３よりも深く形成することが有効である。ｎ+
拡散領域１２の深さは、ｐ+拡散領域１１の下部よりも
浅く設定されている。つまり、ｎ+ソース領域４は、そ
れを取り囲んでいるｐ型の領域、つまりｐ型拡散領域３
およびｐ+拡散領域１１を介してｎ-半導体領域２に接続
される。また、拡散ベース抵抗Ｒbを小さくする対策と
して、ｐ型拡散領域３を高濃度にするか、若しくはｐ型
拡散領域３内に高濃度のｐ型拡散領域をさらに形成する
などの方法が有効である。なお、特開平８‐２２７９９
３号公報には、上記技術とは異なる構成によってアバラ
ンシェ耐量を向上させる技術が記載されている。
【００１０】
【発明が解決しようとする課題】パワーＭＯＳＦＥＴの
ようなスイッチングデバイスにおいて、デバイスのスイ
ッチング時およびオン状態でのエネルギーの損失は、省
エネルギー化や回路設計の簡略化などの進めるためには
できる限り小さいことが望ましい。このため、スイッチ
ングデバイスではスイッチングロスの低減およびオン抵
抗の低減が最も重要な課題である。
【００１１】抵抗成分ＲjおよびＲchを小さくすること
でオン抵抗を低減することについて検討する。先にも述
べた通り、抵抗成分ＲjおよびＲchを小さくする方法の
一つとして、ｎ-半導体領域２の表面にｎ+拡散抵抗１２
を形成する方法がある。ｎ＋拡散領域１２のリン注入量
およびｐ型拡散領域３間の間隔とオン抵抗Ｒｏｎとの間
には、図１９に示すような関係がある。すなわち、ｎ+
拡散抵抗１２を高濃度にすることで、オン抵抗Ｒonを小
さくすることができ、ｐ型拡散領域３間の間隔を広げる
ことによりオン抵抗Ｒonを小さくすることができる。一
方、ｐ型拡散領域３の間隔を広げることやｎ+拡散領域
１２を形成する際のリン注入量を増やすことは耐圧の低
下を招く。ｎ+拡散領域１２を形成した時のリン注入量
およびｐ型拡散領域３の間隔と耐圧ＶDSSとの関係を図
２０に示す。ｎ+拡散領域１２を形成するためのリン注
入量を増加させると耐圧ＶDSSは低下する。また、ｐ型
拡散領域３同士の間隔を広げると耐圧が低下し、その傾
向はリン注入量が増すとさらに顕著になる。このような
結果が現れるのは、ｐ型拡散領域３間の間隔を広げるこ
とやリン注入量を増加させることが、ｐ型拡散領域３の
電界強度を強くすることに起因する。したがって、所望
の耐圧を確保する必要から、むやみにｐ型拡散領域３間
の間隔を広げたり、リン注入量を増やすことはできな
い。そのため、耐圧とオン抵抗の両面から、ｐ型拡散領
域３間の間隔やｎ+拡散領域１２のリンの注入量を設定
することが必要である。
【００１２】従来の電界効果型半導体装置では、ｎ+拡
散領域１２の不純物濃度について上記のように耐圧とオ
ン抵抗のトレードオフの関係は考慮した設定となってい
るが、ｎ+拡散領域１２の不純物濃度が半導体層の面内
において均一に設定されている。例えば図１５に示した
ように、パワーＭＯＳＦＥＴのＭＯＳユニットセルが多
角形で、そのためＭＯＳユニットセルの間隔、つまりｐ
型拡散領域３間の間隔ａ，ｂのように異なる場合でも広
い間隔ｂのところで耐圧が低下しないように間隔ｂを基
準にｎ+拡散領域１２の不純物濃度が決定されている。
そのため、間隔ａのところについては耐圧とオン抵抗の
関係が最適化されてないという問題がある。
【００１３】また、パワーＭＯＳＦＥＴにアバランシェ
電流が流れたときに寄生ｎｐｎトランジスタをオンさせ
難くするために、図１８を用いて説明したように、ｐ型
拡散領域１１をｐ型拡散領域３の下部中央付近に形成
し、その深さをｐ型拡散領域３の下部よりも深く設定す
る場合がある。このようなｐ型拡散層１１がオン抵抗に
与える影響について図２１〜図２３を用いて説明する。
図２１〜図２３は、６００Ｖ系パワーＭＯＳＦＥＴのオ
ン抵抗をシミュレートしたものである。図２１〜図２３
において、符号Ｊ１〜Ｊ１２を付した線は、符号の数字
が大きい方が高い電流密度を表す等電流密度線であり、
図２１〜図２３で共通の符号を付された等電流密度線は
同じ電流密度を表す。図２１〜図２３が示すパワーＭＯ
ＳＦＥＴの構造上の異なる点は、ｐ型拡散層１１の有無
およびその深さだけであり、その他の条件は統一されて
いる。図２１〜図２３から、ｐ型拡散領域３の下中央付
近まで比較的電流密度が高い部分が分布していることが
分かる。また、これらの図から、ｐ+拡散領域１１が深
くなると電子密度分布に影響を与え、ｐ+拡散領域１１
があること、またｐ+拡散領域１１が深くなることによ
って電流密度の高い部分が分布する領域が狭められるた
め、オン抵抗が増加する。従来はアバランシェ耐量の改
善を目的としてｐ型拡散領域３の下部中央付近にｐ型拡
散領域１１を形成したが、ｐ+拡散領域１１を設けるこ
とはオン抵抗に悪影響を及ぼし、オン抵抗の増加を引き
起こすという問題がある。
【００１４】この発明は上記の問題点を解消するために
なされたものであり、電界効果型半導体装置において、
アバランシェ耐量を低下させずにオン抵抗を低減させる
ことを目的とする。
【００１５】
【課題を解決するための手段】第１の発明に係る電界効
果型半導体装置は、互いに対向する一方主面と他方主面
とを有する第１導電型の半導体層を備える電界効果型半
導体装置であって、前記半導体層は、前記半導体層の前
記一方主面内に島状に配置された第２導電型の第１の半
導体領域と、前記第１の半導体領域の表面内に形成さ
れ、前記半導体層側が当該第１の半導体領域で全て覆わ
れるように配置された第１導電型の第２の半導体領域
と、前記半導体層の前記一方主面内の、前記第１の半導
体領域の周囲における前記半導体層の前記一方主面から
前記第１の半導体領域の下部の下側まで配置された第１
導電型の第３の半導体領域と、前記第１の半導体領域か
ら離れて前記半導体層の前記一方主面内に配置された第
２導電型の第４の半導体領域とを含み、前記電界効果型
半導体装置は、前記第２の半導体領域の表面の一部およ
び、前記第１の半導体領域の前記表面の中で前記第２の
半導体領域と前記第３の半導体領域との間に在る部分を
覆う絶縁膜と、前記チャネル領域上方の前記絶縁膜上に
形成されたゲート電極と、前記第１、第２および第３の
半導体領域に接触するように配置されたソース電極と、
前記半導体層の前記他方主面に接続されたドレイン電極
とをさらに備え、前記第３の半導体領域は、当該第３の
半導体領域の周囲にある前記半導体層の不純物濃度より
も高い不純物濃度を有し、前記第４の半導体領域の下部
の下側を除いて配置され、前記半導体層は、前記第１の
半導体領域の下側よりも前記４の半導体領域の下側の方
で厚みが薄いことを特徴とする。
【００１６】第２の発明に係る電界効果型半導体装置
は、第１の発明の電界効果型半導体装置において、前記
半導体層は、前記第４の半導体領域が前記半導体層の前
記一方主面から前記第１の半導体領域よりも深いところ
まで形成されて前記第１の半導体領域の下側よりも前記
第４の半導体領域の下側の方が厚みが薄くなっているこ
とを特徴とする。
【００１７】第３の発明に係る電界効果型半導体装置
は、第１または第２の発明の電界効果型半導体装置にお
いて、前記半導体層は、複数の前記第１の半導体領域を
含み、前記半導体層は、隣接する前記第１の半導体領域
同士の間または前記第１の半導体領域と前記第４の半導
体領域との間で前記第３の半導体領域の表面が露出する
第１および第２の露出領域を前記一方主面に有し、前記
第１および第２の露出領域のうち前記第１の半導体領域
相互の間隔または前記第１の半導体領域と前記第４の半
導体領域との間隔が狭い方の不純物濃度が濃いことを特
徴とする。
【００１８】第４の発明に係る電界効果型半導体装置
は、互いに対向する一方主面と他方主面とを有する第１
導電型の半導体層を備える電界効果型半導体装置であっ
て、前記半導体層は、前記半導体層の前記一方主面内に
島状に配置された第２導電型の第１の半導体領域と、前
記第１の半導体領域の表面内に形成され、前記半導体層
側が当該第１の半導体領域で全て覆われるように配置さ
れた第１導電型の第２の半導体領域と、前記半導体層の
前記一方主面内の、前記第１の半導体領域の周囲に配置
され、隣接する前記半導体層の不純物濃度よりも高い不
純物濃度を有する第１導電型の第３の半導体領域と、前
記第１の半導体領域から離れて前記半導体層の前記一方
主面内に配置された第２導電型の第４の半導体領域とを
含み、前記電界効果型半導体装置は、前記第２の半導体
領域の表面の一部および、前記第１の半導体領域の前記
表面の中で前記第２の半導体領域と前記第３の半導体領
域との間に在るチャネル領域を覆う絶縁膜と、前記チャ
ネル領域上方の前記絶縁膜上に形成されたゲート電極
と、前記第１、２および第４の半導体領域に接触するよ
うに配置されたソース電極と、前記半導体層の前記他方
主面に接続されたドレイン電極とをさらに備え、前記半
導体層は、隣接する前記第１の半導体領域同士の間また
は前記第１の半導体領域と前記第４の半導体領域との間
で前記第３の半導体領域の表面が露出する第１および第
２の露出領域を前記一方主面に有し、前記第１および第
２の露出領域のうち前記第１の半導体領域相互の間隔ま
たは前記第１の半導体領域と前記第４の半導体領域との
間隔が狭い方の不純物濃度が濃いことを特徴とする。
【００１９】第５の発明に係る電界効果型半導体装置
は、第３または第４の発明の電界効果型半導体装置にお
いて、前記第３の半導体領域は、前記第１の半導体領域
相互の間隔または前記第１の半導体領域と前記第４の半
導体領域との間隔の平方に反比例するように前記第１お
よび第２の露出領域の前記不純物濃度が相互に調整され
いてることを特徴とする。
【００２０】第６の発明に係る電界効果型半導体装置
は、第３から第５の発明の中のいずれかの電界効果型半
導体装置において、前記第３の半導体領域は、前記第１
および第２の露出領域のうちの前記間隔が広い方から見
た深さが前記間隔が狭い方から見た深さよりも深いこと
を特徴とする。
【００２１】第７の発明に係る電界効果型半導体装置
は、互いに対向する一方主面と他方主面とを有する第１
導電型の半導体層とを備える電界効果型半導体装置であ
って、前記半導体層は、前記半導体層の前記一方主面内
に島状に配置された第２導電型の第１の半導体領域と、
前記第１の半導体領域の表面内に形成され、前記半導体
層側が当該第１の半導体領域で全て覆われるように配置
された第１導電型の第２の半導体領域と、前記半導体層
の前記一方主面内の、前記第１の半導体領域の周囲に配
置され、隣接する前記半導体層の不純物濃度よりも高い
不純物濃度を有する第１導電型の第３の半導体領域と、
前記第１の半導体領域から離れて前記半導体層の前記一
方主面内に配置された第２導電型の第４の半導体領域と
を含み、前記電界効果型半導体装置は、前記第２の半導
体領域の表面の一部および、前記第１の半導体領域の前
記表面の中で前記第２の半導体領域と前記第３の半導体
領域との間に在るチャネル領域を覆う絶縁膜と、前記チ
ャネル領域上方の前記絶縁膜上に形成されたゲート電極
と、前記第１、２および第４の半導体領域に接触するよ
うに配置されたソース電極と、前記半導体層の前記他方
主面に接続されたドレイン電極とをさらに備え、前記半
導体層は、前記一方主面において、隣接する前記第１の
半導体領域同士の間または前記第１の半導体領域と前記
第４の半導体領域との間でかつ、前記第１の半導体領域
相互の間隔または前記第１の半導体領域と前記第４の半
導体領域との間隔が狭いところに前記第３の半導体領域
の表面が露出する第１の露出領域を有し、前記間隔が広
いところに前記第３の半導体領域よりも不純物濃度の低
い前記半導体層が露出する第２の露出領域を有すること
を特徴とする。
【００２２】第８の発明に係る電界効果型半導体装置
は、第１から第７の発明の中のいずれかの電界効果型半
導体装置において、前記第１の半導体領域の下部中央付
近の前記第４の半導体領域よりも浅い前記半導体層中に
配置され、前記第１の半導体領域の不純物濃度よりも不
純物濃度が高い第２導電型の第５の半導体領域をさらに
備え、前記第３の半導体領域は、前記第５の半導体領域
の下にまで配置されていることを特徴とする。
【００２３】
【発明の実施の形態】実施の形態１．以下、この発明の
実施の形態１による電界効果型半導体装置について説明
する。実施の形態１による電界効果型半導体装置として
パワーＭＯＳＦＥＴを例に挙げて説明する。図１は、実
施の形態１によるパワーＭＯＳＦＥＴの一構成例を示す
断面模式図である。図１において、図１５と同一符号の
部分は図１５の同一符号の部分に相当する部分である。
実施の形態１のパワーＭＯＳＦＥＴにおいても、ｎ+半
導体基板１の表面にｎ-半導体領域２が形成されてい
る。このｎ-半導体領域２は、一つの半導体層１００を
構成し、例えばエピタキシャル層からなる。そのｎ-半
導体領域２の表面、つまり半導体層１００の一方主面内
には、複数のｐ型拡散領域３が島状に配置されている。
ｐ型拡散領域３の断面形状は下部が平らな逆ドーム状
（下に凸）になっている。また、その平面形状は図１５
に示したような略正方形状である。このｐ型拡散領域３
が第１の半導体領域に相当する。ｐ型拡散領域３の表面
内には、ｎ+ソース領域４が形成されている。ｎ+ソース
領域４の断面形状は略長方形状である。また、ｎ+ソー
ス領域４の平面形状は、図１５に示したような四角い環
状の形状をしており、このｎ+ソース領域４が第２の半
導体領域に相当する。半導体層１００の一方主面内、つ
まりｎ-半導体領域２の上に第３の半導体領域としてｎ+
半導体領域１２がｐ型拡散領域３よりも深いところまで
形成されている。ｎ+ソース領域４とｎ+半導体領域１２
との間にあるｐ型拡散領域３の表面およびｎ+半導体領
域１２の表面を覆うようにゲート絶縁膜５が形成されて
いる。このゲート絶縁膜５は、第１の半導体領域の表面
の中で第２の半導体領域と第３の半導体領域との間にあ
るチャネル領域１０を覆う絶縁膜に相当する。つまり、
ゲート絶縁膜５は、チャネル領域１０上方の半導体層１
００の一方主面上に形成されている。ゲート絶縁膜５の
上には、そのゲート絶縁膜５とほぼ同じ平面形状を有す
るゲート電極６が形成されている。このゲート電極６の
材料としては、例えば従来と同じようにポリシリコンが
用いられる。このゲート電極６を覆うように層間絶縁膜
７が形成される。そのため、層間絶縁膜７に覆われてい
ない領域は、ｎ +ソース領域４の表面の一部およびｎ+ソ
ース領域４に囲まれたｐ型拡散領域３の表面である。ソ
ース電極８が層間絶縁膜７の上から半導体層１００の一
方主面の全面に堆積されるので、ソース電極８が接触す
るのは、層間絶縁膜７に覆われていないｎ+ソース領域
４の一部とｐ型拡散領域３のうち、ｎ+ソース領域４に
囲まれた部分である。
【００２４】ｎ+半導体領域１２は、ｎ-半導体領域２の
不純物濃度よりも高い不純物濃度を有している。ｎ+半
導体領域１２は、例えば、半導体層１００の一方主面、
つまりｎ-半導体領域２の表面から不純物を注入するこ
とによって形成される。そして、ｎ+半導体領域１２は
ｐ型拡散領域３の下部３ａよりも深いところまで形成さ
れるので、ｎ+半導体領域１２はｐ型拡散領域３を覆う
ように配置されることになる。また、ｎ+半導体領域１
２は複数のｐ型拡散領域３の間を埋めるように配置され
ることになる。半導体層１００の一方主面内には、ｐ型
拡散領域３から離れて、ｐ型拡散領域３と同等〜１０倍
程度の不純物濃度を持つｐ+(p)拡散領域１１Ａが形成さ
れている。このｐ+(p)拡散領域１１Ａは第２の半導体領
域に相当する。このｐ+(p)拡散領域１１Ａとｎ型拡散領
域３との間にもｎ+半導体領域１２が形成されている。
ｎ+(p)拡散領域１１Ａは、その下部１１Ａａがｎ型拡散
領域３の下部３ａよりも深くなるように形成されてい
る。また、ｎ+(p)拡散領域１１Ａの下部１１Ａａの下に
は、ｎ+半導体領域１２よりも不純物濃度が低いｎ-半導
体領域２が形成されている。ｎ+拡散領域１１Ａの表面
の一部にも層間絶縁膜７が形成されていない部分が存在
し、そのためソース電極８はｎ+拡散領域１１Ａの表面
とも接触している。ドレイン電極９は、ｎ-半導体領域
２の反対側、つまり半導体層１００の他方主面上にある
ｎ+半導体基板１の表面に形成され、ｎ-半導体領域２に
電気的に接続されている。
【００２５】次に、パワーＭＯＳＦＥＴの全体的な構成
について簡単に説明する。図２は実施の形態１によるパ
ワーＭＯＳＦＥＴの全体の一構成例を示す平面図であ
る。パワーＭＯＳＦＥＴ２０の表面には、ＭＯＳユニッ
トセルが配置されている領域２１がある。図１に示すＭ
ＯＳユニットセルは領域２１に形成され、その領域２１
の表面には、ソース電極８が形成されている。図３およ
び図４は図２におけるＢ‐Ｂ線断面およびＣ‐Ｃ線断面
を示す断面模式図である。図２〜図４に示すように、ｐ
+(p)拡散領域１１ＡはパワーＭＯＳＦＥＴの周囲以外に
中央部にも配置されている。図４に示すように、中央部
に配置されたｐ+(p)拡散領域１１Ａもソース電極８と電
気的に接続されている。
【００２６】図１に示すパワーＭＯＳＦＥＴは、ｐ+(p)
拡散領域１１Ａがソース電極８に接続されつつｐ型拡散
領域３と離されて、かつｐ+(p)拡散領域１１Ａの下部１
１Ａａがｐ型拡散領域３の下部３ａよりも深い所に配置
されている。そのため、半導体層１００の厚みが、第１
の半導体領域であるｐ型拡散領域３の下側よりも第４の
半導体領域であるｐ+(p)拡散領域１１Ａの下側で薄くな
り、パワーＭＯＳＦＥＴにおいてなだれ崩壊が起きたと
きに流れるアバランシェ電流は、ｐ型(p)拡散領域１１
Ａに流れ込む。これはｎ+拡散領域１２とｐ型拡散領域
３とｎ+ソース領域４とがつくる寄生ｎｐｎトランジス
タから離れたところにアバランシェ電流が流れることを
意味しており、つまり寄生ｎｐｎトランジスタに流れ込
むアバランシェ電流を少なくすることができるためアバ
ランシェ耐量の向上につながる。また、実施の形態１に
よるパワーＭＯＳＦＥＴは、ｐ型拡散領域３の下部３ａ
の下にｎ+半導体領域１２が形成されているため、従来
に較べてオン抵抗が低い。図２１〜図２３を用いて説明
したように、ｐ型拡散領域３の下部３ａの下にも電流密
度の高い部分が存在するので、ｐ型拡散領域３の下部３
ａの下にｎ+半導体領域１２のように抵抗の低い領域を
設けることによってオン抵抗が下がるのである。さら
に、ｎ+拡散領域１２がｐ+(p)拡散領域１１Ａの下部１
１Ａａよりもさらに下には配置されていないので、従来
に較べてｎ+拡散領域１２を設けることによるアバラン
シェ耐量および主耐圧の低下を抑えることができる。
【００２７】図１ではｐ+(p)拡散領域１１Ａの下部１１
Ａａがｐ型拡散領域３の下部３ａよりも下にある場合に
ついて示したが、図５に示すように、アバランシェ耐量
に余裕がある場合には、ｐ+(p)拡散領域１１Ａの下部１
１Ａａの位置を浅くしてｎ−半導体領域２の表面側に近
いところに配置してもよい。このような配置とすること
で、ｎ−半導体領域２の厚みを全体的に薄くしてオン抵
抗をさらに低減することができる。なお、このようにｐ
+(p)拡散領域１１Ａを浅く形成するときには、ｎ+半導
体領域１２がｐ+(p)拡散領域１１Ａの下に形成されない
ように、製造時にマスクで覆うなどして平面的に領域を
限定してｎ+半導体領域１２を形成するようにしなけれ
ばならない。また、図６に示すように、ｎ+半導体基板
１の厚みをｐ+(p)拡散領域１１Ａの下側で厚く形成する
ことによって、ｐ+(p)拡散領域１１Ａを浅く形成しても
ｎ-半導体領域２をｐ型拡散領域３の下側よりもｐ+(p)
拡散領域１１Ａの下側で薄くすることによってアバラン
シェ耐量が向上する。ただし、ｐ+(p)拡散領域１１Ａの
下側のｎ-半導体領域２の厚みを薄くするために、ｎ+半
導体基板１の厚みをｐ+(p)拡散領域１１Ａの下側で厚く
形成するよりもｐ+(p)拡散領域１１Ａを深く形成する方
が簡単に製造できる。
【００２８】実施の形態２．次に、この発明の実施の形
態２による電界効果型半導体装置について説明する。実
施の形態２による電界効果型半導体装置としてパワーＭ
ＯＳＦＥＴを例に挙げて説明する。図７は、実施の形態
２によるパワーＭＯＳＦＥＴの表面側から見た、半導体
層の一方主面に形成された不純物のパターンを示すパタ
ーン図である。図７に示すパターン図においては図１５
に示すパターン図と異なり、ｎ-半導体領域２に代わっ
てｎ+半導体領域１２Ａ，１２Ｂが半導体層１００の一
方主面に現れている。ｎ+半導体領域１２Ａ，１２Ｂ
は、図１に示したｎ+半導体領域１２に相当するもので
あり、またｎ+半導体領域１２Ａ，１２Ｂの中で図７に
現れている部分は第１および第２の露出領域のいずれか
に対応するものである。したがって、ｎ+半導体領域１
２Ａ，１２Ｂの断面形状は、図１あるいは図５に示すよ
うに、ｎ+半導体領域１２と同じような断面形状を有し
ている。すなわち、ｎ+半導体領域１２Ａ，１２Ｂは、
半導体層１００の表面からｐ型拡散領域３の下部３ａの
下側のところまで形成され、ｎ+半導体領域１２と同様
にｐ型拡散領域３の周囲に配置される。また、ｎ+半導
体領域１２Ａ，１２Ｂは、ｎ+半導体領域１２と同様に
ｐ+(p)拡散領域１１Ａの下には形成されない。ｎ+半導
体領域１２Ａ，１２Ｂの不純物濃度も、ｎ+半導体領域
１２の不純物濃度と同様に、ｎ-半導体領域２よりも高
く設定されている。
【００２９】実施の形態２によるパワーＭＯＳＦＥＴの
特徴は、ｎ+半導体領域１２Ａと１２Ｂとの不純物濃度
が異なる点にある。ｐ型拡散領域３同士が狭い間隔ａで
対向している場所と、広い間隔ｂで対向している場所で
はアバランシェ耐量や耐圧やオン抵抗の関係が異なる。
広い間隔ｂの所のｎ+半導体領域１２Ｂは、狭い間隔ａ
の所のｎ+半導体領域１２Ａに較べて、高い耐圧を得難
い。広い間隔ｂを有する領域では高い耐圧を確保するた
め、ｎ+半導体領域１２Ｂの不純物濃度Ｎ（ｂ）は低く
設定される。一方、ｎ+半導体領域１２Ａの不純物濃度
Ｎ（ａ）は、高い耐圧が得易いため不純物濃度Ｎ（ｂ）
に比べて高く設定される。これによって、アバランシェ
耐量を損なわずにオン抵抗の低減を図ることができる。
【００３０】上記のように不純物濃度Ｎ（ａ），Ｎ
（ｂ）に差を設けることにより、ｎ+半導体領域１２
Ａ，１２Ｂの不純物濃度Ｎ（ａ），Ｎ（ｂ）は最適化さ
れることが好ましい。そのためには、間隔ａ，ｂのそれ
ぞれの距離に応じた不純物濃度Ｎ（ａ），Ｎ（ｂ）が設
定される。図１９および図２０に示されるようなｎ+半
導体領域１２を形成するためのリン注入量、ｐ型拡散領
域３の間隔、耐圧ＶDSSおよびオン抵抗との関係を基に
して、不純物濃度Ｎ（ａ）およびＮ（ｂ）を設定すれば
よい。
【００３１】図７に示すパターンを有するパワーＭＯＳ
ＦＥＴの場合、不純物濃度Ｎ（ａ）とＮ（ｂ）との関係
は空乏層幅Ｗdと印加電圧Ｖの関係から求めることがで
きる。空乏層幅Ｗdは数３から近似的に求めることがで
きる。数３において、εsは半導体の誘電率、Ｖbiは内
蔵電位、Ｖは印加電圧、ｑは素電荷量、ＮBは不純物濃
度を表す。
【００３２】
【数３】
【００３３】電圧ＶRが素子に印加されたとき、間隔ａ
をもって互いに対向するｐ型拡散領域３に挟まれた領域
および間隔ｂをもって互いに対向するｐ型拡散領域３に
挟まれた領域において、対向する各々のｐ型拡散領域３
から空乏層が到達するので、近似的に数４，数５が成り
立つ。
【００３４】
【数４】
【００３５】
【数５】
【００３６】また、間隔ａと間隔ｂとの間には、ＭＯＳ
ユニットセルが格子状に配置された場合に間隔ｂの長さ
が間隔ａの長さと２の平方根との積に等しいという関係
がある。この関係および数４と数５で与えられる関係か
ら不純物濃度Ｎ（ａ）は、不純物濃度Ｎ（ｂ）の２倍に
すればよいことが導き出される。図７において、このよ
うな関係を持たせて不純物濃度Ｎ（ａ），Ｎ（ｂ）を設
定すれば、各々のｐ型拡散領域３からのびる空乏層が到
達し合う電圧（ピンチオフ電圧）が間隔ａを持つｎ+半
導体領域１２Ａと間隔ｂを持つｎ+半導体領域１２Ｂと
で同じ値になる。言い換えると、ｎ+拡散領域１２Ａの
不純物濃度Ｎ（ａ）が、より適正に設定されたというこ
とを示している。そのため、この場合にはｎ+拡散領域
１２Ａの不純物濃度Ｎ（ａ）が従来の２倍になってｎ+
拡散領域１２Ａのオン抵抗が減少し、したがってパワー
ＭＯＳＦＥＴ全体としてもオン抵抗が減少する。
【００３７】次に、パワーＭＯＳＦＥＴのユニットセル
以外の部分で半導体層の表面内に形成されたｐの拡散領
域の間隔が異なる場合について説明する。ユニットセル
以外の部分でｐ型拡散領域の間隔が異なる場合の、実施
の形態２によるパワーＭＯＳＦＥＴの断面構造の一例を
図８に示す。図８に示すパワーＭＯＳＦＥＴと図１に示
すパワーＭＯＳＦＥＴが異なる点は、ｎ+拡散領域１２
とｎ+拡散領域１２Ｃ，１２Ｄの不純物濃度である。図
１のｎ+拡散領域１２は面方向で不純物濃度分布が均一
である。それに対して、図８のｎ+拡散領域１２Ｃと１
２Ｄの露出領域１００ａ，１００ｂは、互いに異なる不
純物濃度に設定されている。図８のｎ+拡散領域１２Ｃ
と１２Ｄの不純物濃度の決定も図７のｎ+拡散領域１２
Ａとｎ+拡散領域１２Ｂの不純物濃度の決定と同様に行
われる。図８における間隔ｃが間隔ｄよりも小さいとす
る。間隔ｃ、ｄとそこに発生する空乏層３０との関係か
ら数６と数７が成り立つ。なお、数６，数７において、
Ｖ１はｎ+拡散領域１２Ｃのピンチオフ電圧、Ｖ２はｎ+
拡散領域１２Ｄのピンチオフ電圧、Ｋsは半導体の比誘
電率、εoは真空の誘電率、ｑeは電子の電荷量、Ｎ
（ｃ）はｎ+拡散領域１２Ｃの不純物濃度、Ｎ（ｄ）は
ｎ+拡散領域１２Ｄの不純物濃度である。
【００３８】
【数６】
【００３９】
【数７】
【００４０】ｎ+拡散領域１２Ｃのピンチオフ電圧Ｖ１
をｎ+拡散領域１２Ｄのピンチオフ電圧Ｖ２以上にすれ
ばよいから、数６と数７より、間隔ｃの平方と不純物濃
度Ｎ（ｃ）との積が間隔ｄの平方と不純物濃度Ｎ（ｄ）
との積以上になればよいことが導かれる。このように設
定することによってｎ+拡散領域１２Ｃの不純物濃度を
従来よりも高くでき、ｎ+拡散領域１２Ｃのオン抵抗、
ひいてはパワーＭＯＳＦＥＴ全体のオン抵抗を従来より
も小さくすることができる。
【００４１】なお、上記の説明では、一つのパワーＭＯ
ＳＦＥＴの中で、２つのｎ+拡散領域１２Ａ，１２Ｂや
１２Ｃ，１２Ｄを設ける場合について説明したが、不純
物濃度を異なる設定にする領域をｐ型拡散領域３やｐ
+(p)拡散領域１１Ａの間隔に応じてもっと細かく分けて
もよい。また、図９に示すように、不純物濃度が高い領
域（ｎ+拡散領域１２Ａ）の深さを不純物濃度が低い領
域（ｎ+拡散領域１２Ｂ）の深さよりも深くなるようｎ+
拡散領域１２Ａ，１２Ｂの深さを変えてもよい。ｐ型拡
散領域３同士の間隔やｐ型拡散領域３とｐ+(p)拡散領域
１１Ａとの間隔でｎ+拡散領域１２Ａとｎ+拡散領域１２
Ｂとの相対的な濃度の関係が定まるが、不純物濃度の絶
対的な値については他の要素も考慮して決定される。そ
の際このように、ｎ+拡散領域１２Ａ，１２Ｂの深さと
不純物濃度の両方でアバランシェ耐量とオン抵抗の関係
を最適化する方向にむけることによって設計の自由度が
向上する。
【００４２】また、ｎ+拡散領域１２Ａ〜１２Ｄの不純
物濃度や深さなどの設定を複数の領域にわたって行う場
合には、そのような領域１２Ａ〜１２Ｄを持つパワーＭ
ＯＳＦＥＴの製造工程数が増加するので、図１０および
図１１に示すように、ｎ+拡散領域１２Ｂや１２Ｄを形
成せずにｎ-半導体領域２を表面に露出させてもよい。
この場合、図１０の半導体層１００の一方主面に現れて
いるｎ+拡散領域１２Ａとｎ-半導体領域２は、それぞれ
第１および第２の露出領域に対応する。なお、露出させ
るｎ-半導体領域２はｎ+拡散領域１２Ｂや１２Ｄに対応
する領域全体であっても、またその一部であってもよ
い。
【００４３】実施の形態３．次に実施の形態３による電
界効果型半導体装置について説明する。実施の形態３に
よる電界効果型半導体装置としてパワーＭＯＳＦＥＴを
例に挙げて説明する。実施の形態３による、図１２のパ
ワーＭＯＳＦＥＴは、図１８に示した従来のパワーＭＯ
ＳＦＥＴと同様の縦型構造を持つパワーＭＯＳＦＥＴで
ある。図１２に示すパワーＭＯＳＦＥＴにおいても、実
施の形態２による電界効果型半導体装置と同様にｎ+半
導体領域１２Ｅ，１２Ｆの不純物濃度がｐ型拡散領域３
の間隔に応じて設定されている。図１２に示すようなｐ
+拡散領域１１を持つパワーＭＯＳＦＥＴにおいても、
ｐ型拡散領域３の間隔が狭いところにおいてオン抵抗と
アバランシェ耐量との関係が最適化される方向にあり、
実施の形態２のパワーＭＯＳＦＥＴと同様に、アバラン
シェ耐量を損なわずにオン抵抗を小さくすることができ
る。
【００４４】また、図１３に示すようなｐ+拡散領域１
１を持つパワーＭＯＳＦＥＴにおいても、ｐ型拡散領域
３同士の間隔ｃとｐ型拡散領域３とｐ+(p)拡散領域１１
Ａとの間隔ｄに応じてｎ+半導体領域１２Ｃ，１２Ｄの
不純物濃度を設定することができる。図８を用いて説明
したように、オン抵抗とアバランシェ耐量との関係が最
適化される方向に向けてｎ+半導体領域１２Ｃ，１２Ｄ
の不純物濃度を別々に設定することによって、実施の形
態２のパワーＭＯＳＦＥＴと同様にアバランシェ耐量を
損なわずにオン抵抗を小さくすることができる。またこ
のとき、ｎ+半導体領域１２Ｃ，１２Ｄの深さをｐ+拡散
領域１１よりも深く形成してｐ+拡散領域１１の下部よ
りも下にｎ+半導体領域１２Ｃ，１２Ｄを設けることに
よって実施の形態１と同様にオン抵抗を低減する効果が
ある。このｐ+拡散領域１１が第５の半導体領域に相当
する。
【００４５】また、図１４に示すように不純物濃度が高
い領域（ｎ+拡散領域１２Ｃ）の深さを不純物濃度が低
い領域（ｎ+拡散領域１２Ｄ）の深さよりも深くなるよ
うｎ+拡散領域１２Ａ，１２Ｂの深さを変えてもよく、
上記実施の形態２のパワーＭＯＳＦＥＴと同様の効果を
奏する。このように、ｎ+拡散領域１２Ｃ，１２Ｄの深
さと不純物濃度の両方でアバランシェ耐量とオン抵抗の
関係を最適化する方向に向かわせることによって設計の
自由度が向上する。
【００４６】以上実施の形態１から実施の形態３におい
て、ｎチャネル型パワーＭＯＳＦＥＴについて述べた
が、その半導体の極性が逆のｐチャネルＭＯＳＦＥＴに
おいても同様にこの発明を適用でき、その場合に同様の
効果があることは明らかである。また、この発明が適用
できるパワーＭＯＳＦＥＴ以外の電界効果型半導体装置
として、絶縁ゲート・バイポーラ・トランジスタ（ＩＧ
ＢＴ）やＭＯＳ・コントロールド・サイリスタ（ＭＣ
Ｔ）がある。
【００４７】
【発明の効果】以上説明したように、請求項１記載の電
界効果型半導体装置によれば、第３の半導体領域が第１
の半導体領域の下部に配置されているので、電流密度の
高い部分の抵抗値を下げてオン抵抗を下げることができ
るとともにアバランシェ電流が、第１の半導体領域に比
べて、第１の半導体領域よりも深いところまで配置され
ている第４の半導体領域の方に流れやすいため、アバラ
ンシェ耐量が向上するという効果がある。
【００４８】請求項２記載の電界効果型半導体装置によ
れば、第１の半導体領域および第４の半導体領域の両方
を半導体層の一方主面からの不純物の注入で形成でき、
製造が簡単になるという効果がある。
【００４９】請求項３または請求項４記載の電界効果型
半導体装置によれば、半導体層の一方主面において、第
１の半導体領域同士に挟まれた領域あるいは第１の半導
体領域と第４の半導体領域に挟まれた領域の不純物濃度
が第１の半導体領域同士の間隔または第１の半導体領域
と第４の半導体領域との間隔に応じて調整され、アバラ
ンシェ耐量とオン抵抗の設定の適正化が図られてオン抵
抗を小さくできるという効果がある。
【００５０】請求項５記載の電界効果型半導体装置によ
れば、ピンチオフ電圧の値を、第１の半導体領域相互の
間隔または第１の半導体領域と第４の半導体領域との間
隔に係わらずほぼ一定にできるので、主耐圧の向上が図
れるという効果がある。
【００５１】請求項６記載の電界効果型半導体装置によ
れば、間隔が広い領域の第１主面からの深さが間隔が狭
い領域の深さよりも深く設定することによってオン抵抗
とアバランシェ耐量の関係を決定するパラメータを増や
すことができ、設計の自由度を向上することができると
いう効果がある。
【００５２】請求項７記載の電界効果型半導体装置によ
れば、半導体層の一方主面において、半導体層を一方主
面に露出することによって、第１の半導体領域同士に挟
まれた領域あるいは第１の半導体領域と第４の半導体領
域に挟まれた領域の不純物濃度が第１の半導体領域同士
の間隔または第１の半導体領域と第４の半導体領域との
間隔に応じて調整され、製造工程数の増加を抑えること
ができ、簡単にアバランシェ耐量とオン抵抗の設定の適
正化が図られてオン抵抗を小さくできるという効果があ
る。
【００５３】請求項８記載の電界効果型半導体装置によ
れば、第５の半導体領域によってさらにアバランシェ耐
量を向上させることができるという効果がある。
【図面の簡単な説明】
【図１】 実施の形態１のパワーＭＯＳＦＥＴの一構成
例を示す断面模式図である。
【図２】 実施の形態１のパワーＭＯＳＦＥＴの一構成
例を示す平面図である。
【図３】 図２におけるＢ‐Ｂ線断面を示す断面模式図
である。
【図４】 図２におけるＣ‐Ｃ線断面を示す断面模式図
である。
【図５】 実施の形態１のパワーＭＯＳＦＥＴの他の構
成例を示す断面模式図である。
【図６】 実施の形態１のパワーＭＯＳＦＥＴの第３の
構成例を示す断面模式図である。
【図７】 実施の形態２のパワーＭＯＳＦＥＴを表面側
から見たときの不純物のパターンを示すパターン図であ
る。
【図８】 実施の形態２のパワーＭＯＳＦＥＴの断面構
造の一例を示す断面模式図である。
【図９】 実施の形態２のパワーＭＯＳＦＥＴの断面構
造の第２の例を示す断面模式図である。
【図１０】 実施の形態２のパワーＭＯＳＦＥＴの平面
構造の第２の例を示すパターン図である。
【図１１】 実施の形態２のパワーＭＯＳＦＥＴの断面
構造の第３の例を示す断面模式図である。
【図１２】 実施の形態３のパワーＭＯＳＦＥＴの断面
構造の一例を示す断面模式図である。
【図１３】 実施の形態３のパワーＭＯＳＦＥＴの断面
構造の第２の例を示す断面模式図である。
【図１４】 実施の形態３のパワーＭＯＳＦＥＴの断面
構造の第３の例を示す断面模式図である。
【図１５】 従来のパワーＭＯＳＦＥＴを表面側から見
たときの不純物のパターンを示すパターン図である。
【図１６】 従来のパワーＭＯＳＦＥＴの断面構造の一
例を示す断面模式図である。
【図１７】 従来のパワーＭＯＳＦＥＴの一等価回路モ
デルを示す図である。
【図１８】 従来のパワーＭＯＳＦＥＴの断面構造の他
の例を示す断面模式図である。
【図１９】 ｐ型拡散領域の間隔およびリン注入量とオ
ン抵抗との相関を示すグラフである。
【図２０】 ｐ型拡散領域の間隔およびリン注入量とＭ
ＯＳＦＥＴの耐圧との相関を示すグラフである。
【図２１】 従来のパワーＭＯＳＦＥＴについてのオン
抵抗の一シミュレーション結果を示すグラフである。
【図２２】 従来のパワーＭＯＳＦＥＴについてのオン
抵抗の他のシミュレーション結果を示すグラフである。
【図２３】 従来のパワーＭＯＳＦＥＴについてのオン
抵抗の他のシミュレーション結果を示すグラフである。
【符号の説明】
１ ｎ+半導体基板、２ ｎ-半導体領域、３ ｐ型拡散
領域、４ ｎ+ソース領域、５ ゲート絶縁膜、６ ゲ
ート電極、７ 層間絶縁膜、８ ソース電極、９ ドレ
イン電極、１１，１１Ａ ｐ+拡散領域、１２，１２Ａ
〜１２Ｆ ｎ+半導体領域、１００ 半導体層。

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 互いに対向する一方主面と他方主面とを
    有する第１導電型の半導体層を備える電界効果型半導体
    装置において、 前記半導体層は、 前記半導体層の前記一方主面内に島状に配置された第２
    導電型の第１の半導体領域と、 前記第１の半導体領域の表面内に形成され、前記半導体
    層側が当該第１の半導体領域で全て覆われるように配置
    された第１導電型の第２の半導体領域と、 前記半導体層の前記一方主面内の、前記第１の半導体領
    域の周囲における前記半導体層の前記一方主面から前記
    第１の半導体領域の下部の下側まで配置された第１導電
    型の第３の半導体領域と、 前記第１の半導体領域から離れて前記半導体層の前記一
    方主面内に配置された第２導電型の第４の半導体領域と
    を含み、 前記電界効果型半導体装置は、 前記第２の半導体領域の表面の一部および、前記第１の
    半導体領域の前記表面の中で前記第２の半導体領域と前
    記第３の半導体領域との間に在る部分を覆う絶縁膜と、 前記チャネル領域上方の前記絶縁膜上に形成されたゲー
    ト電極と、 前記第１、第２および第３の半導体領域に接触するよう
    に配置されたソース電極と、 前記半導体層の前記他方主面に接続されたドレイン電極
    とをさらに備え、 前記第３の半導体領域は、当該第３の半導体領域の周囲
    にある前記半導体層の不純物濃度よりも高い不純物濃度
    を有し、前記第４の半導体領域の下部の下側を除いて配
    置され、 前記半導体層は、前記第１の半導体領域の下側よりも前
    記４の半導体領域の下側の方で厚みが薄いことを特徴と
    する電界効果型半導体装置。
  2. 【請求項２】 前記半導体層は、前記第４の半導体領域
    が前記半導体層の前記一方主面から前記第１の半導体領
    域よりも深いところまで形成されて前記第１の半導体領
    域の下側よりも前記第４の半導体領域の下側の方が厚み
    が薄くなっていることを特徴とする、請求項１記載の電
    界効果型半導体装置。
  3. 【請求項３】 前記半導体層は、複数の前記第１の半導
    体領域を含み、 前記半導体層は、隣接する前記第１の半導体領域同士の
    間または前記第１の半導体領域と前記第４の半導体領域
    との間で前記第３の半導体領域の表面が露出する第１お
    よび第２の露出領域を前記一方主面に有し、前記第１お
    よび第２の露出領域のうち前記第１の半導体領域相互の
    間隔または前記第１の半導体領域と前記第４の半導体領
    域との間隔が狭い方の不純物濃度が濃いことを特徴とす
    る、請求項１または請求項２記載の電界効果型半導体装
    置。
  4. 【請求項４】 互いに対向する一方主面と他方主面とを
    有する第１導電型の半導体層を備える電界効果型半導体
    装置において、 前記半導体層は、 前記半導体層の前記一方主面内に島状に配置された第２
    導電型の第１の半導体領域と、 前記第１の半導体領域の表面内に形成され、前記半導体
    層側が当該第１の半導体領域で全て覆われるように配置
    された第１導電型の第２の半導体領域と、 前記半導体層の前記一方主面内の、前記第１の半導体領
    域の周囲に配置され、隣接する前記半導体層の不純物濃
    度よりも高い不純物濃度を有する第１導電型の第３の半
    導体領域と、 前記第１の半導体領域から離れて前記半導体層の前記一
    方主面内に配置された第２導電型の第４の半導体領域と
    を含み、 前記電界効果型半導体装置は、 前記第２の半導体領域の表面の一部および、前記第１の
    半導体領域の前記表面の中で前記第２の半導体領域と前
    記第３の半導体領域との間に在るチャネル領域を覆う絶
    縁膜と、前記チャネル領域上方の前記絶縁膜上に形成さ
    れたゲート電極と、 前記第１、２および第４の半導体領域に接触するように
    配置されたソース電極と、前記半導体層の前記他方主面
    に接続されたドレイン電極とをさらに備え、 前記半導体層は、隣接する前記第１の半導体領域同士の
    間または前記第１の半導体領域と前記第４の半導体領域
    との間で前記第３の半導体領域の表面が露出する第１お
    よび第２の露出領域を前記一方主面に有し、前記第１お
    よび第２の露出領域のうち前記第１の半導体領域相互の
    間隔または前記第１の半導体領域と前記第４の半導体領
    域との間隔が狭い方の不純物濃度が濃いことを特徴とす
    る電界効果型半導体装置。
  5. 【請求項５】 前記第３の半導体領域は、前記第１の半
    導体領域相互の間隔または前記第１の半導体領域と前記
    第４の半導体領域との間隔の平方に反比例するように前
    記第１および第２の露出領域の前記不純物濃度が相互に
    調整されいてることを特徴とする、請求項３または請求
    項４記載の電界効果型半導体装置。
  6. 【請求項６】 前記第３の半導体領域は、前記第１およ
    び第２の露出領域のうちの前記間隔が広い方から見た深
    さが前記間隔が狭い方から見た深さよりも深いことを特
    徴とする、請求項３から請求項５の中のいずれか一項に
    記載の電界効果型半導体装置。
  7. 【請求項７】 互いに対向する一方主面と他方主面とを
    有する第１導電型の半導体層とを備える電界効果型半導
    体装置において、 前記半導体層は、 前記半導体層の前記一方主面内に島状に配置された第２
    導電型の第１の半導体領域と、 前記第１の半導体領域の表面内に形成され、前記半導体
    層側が当該第１の半導体領域で全て覆われるように配置
    された第１導電型の第２の半導体領域と、 前記半導体層の前記一方主面内の、前記第１の半導体領
    域の周囲に配置され、隣接する前記半導体層の不純物濃
    度よりも高い不純物濃度を有する第１導電型の第３の半
    導体領域と、 前記第１の半導体領域から離れて前記半導体層の前記一
    方主面内に配置された第２導電型の第４の半導体領域と
    を含み、 前記電界効果型半導体装置は、 前記第２の半導体領域の表面の一部および、前記第１の
    半導体領域の前記表面の中で前記第２の半導体領域と前
    記第３の半導体領域との間に在るチャネル領域を覆う絶
    縁膜と、 前記チャネル領域上方の前記絶縁膜上に形成されたゲー
    ト電極と、 前記第１、２および第４の半導体領域に接触するように
    配置されたソース電極と、 前記半導体層の前記他方主面に接続されたドレイン電極
    とをさらに備え、 前記半導体層は、前記一方主面において、隣接する前記
    第１の半導体領域同士の間または前記第１の半導体領域
    と前記第４の半導体領域との間でかつ、前記第１の半導
    体領域相互の間隔または前記第１の半導体領域と前記第
    ４の半導体領域との間隔が狭いところに前記第３の半導
    体領域の表面が露出する第１の露出領域を有し、前記間
    隔が広いところに前記第３の半導体領域よりも不純物濃
    度の低い前記半導体層が露出する第２の露出領域を有す
    ることを特徴とする電界効果型半導体装置。
  8. 【請求項８】 前記第１の半導体領域の下部中央付近の
    前記第４の半導体領域よりも浅い前記半導体層中に配置
    され、前記第１の半導体領域の不純物濃度よりも不純物
    濃度が高い第２導電型の第５の半導体領域をさらに備
    え、 前記第３の半導体領域は、前記第５の半導体領域の下に
    まで配置されていることを特徴とする請求項１から請求
    項７の中のいずれか一項に記載の電界効果型半導体装
    置。
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