JPH01238174A - 縦型ｍｏｓｆｅｔ - Google Patents
縦型ｍｏｓｆｅｔInfo
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- JPH01238174A JPH01238174A JP63066328A JP6632888A JPH01238174A JP H01238174 A JPH01238174 A JP H01238174A JP 63066328 A JP63066328 A JP 63066328A JP 6632888 A JP6632888 A JP 6632888A JP H01238174 A JPH01238174 A JP H01238174A
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- Japan
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- gate electrode
- diffusion region
- electrode
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
- H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
- H10D64/519—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は縦型ＭＯＳＦＥＴの耐圧向上とオン抵抗低減に
関するものである。
関するものである。
（ロ）従来の技術
縦型Ｄ Ｓ Ａ （Ｄｉｆｆｕｓｉｏｎ ５ｅｌｆ Ａ
ｌｉｇｎｍｅｎｔ ）構造の縦型ＭＯ５ＦＥＴは一平面
上に多数の素子（セル）を等間隔に並べることにより高
耐圧化と大電流化が図られ、高電圧高速スイッチング用
として使用されている（特開昭６１−８０８５９、Ｈｏ
ｔＬ ２９／７８）。
ｌｉｇｎｍｅｎｔ ）構造の縦型ＭＯ５ＦＥＴは一平面
上に多数の素子（セル）を等間隔に並べることにより高
耐圧化と大電流化が図られ、高電圧高速スイッチング用
として使用されている（特開昭６１−８０８５９、Ｈｏ
ｔＬ ２９／７８）。
断る構造の縦型ＭＯ３ＦＥＴは、第５図及び第６図に示
す如く、底部に高濃度Ｎ＋型層（１）を有するＮ−型シ
リコン基体（２）をドレインとして、その表面上に所定
の間隔でゲート電極（ポリＳｉゲート） （３）が配置
され、このゲート電極（３）の下にチャンネル部を作る
ように基体（２）表面にＰ型拡散領域（４）とＮ１型ソ
ース領域（５）を形成したもので、ゲートへの電圧印加
によってゲート下のＰ型拡散領域（４）（チャンネル部
）を通るドレイン電流１゜、を制御するようにＭＯＳ
Ｆ ＥＴを動作させるものである。
す如く、底部に高濃度Ｎ＋型層（１）を有するＮ−型シ
リコン基体（２）をドレインとして、その表面上に所定
の間隔でゲート電極（ポリＳｉゲート） （３）が配置
され、このゲート電極（３）の下にチャンネル部を作る
ように基体（２）表面にＰ型拡散領域（４）とＮ１型ソ
ース領域（５）を形成したもので、ゲートへの電圧印加
によってゲート下のＰ型拡散領域（４）（チャンネル部
）を通るドレイン電流１゜、を制御するようにＭＯＳ
Ｆ ＥＴを動作させるものである。
従来の縦型ＭＯ３ＦＥＴの各セル（β）の形状は、第６
図に示すように四角形となって等間隔で縦横方向に配列
され、四角形の中心からソース電極を取出し、ゲート電
極（３）からはその上の絶縁膜のスルーホールを通して
共通のゲート電極を取出すようになっている。
図に示すように四角形となって等間隔で縦横方向に配列
され、四角形の中心からソース電極を取出し、ゲート電
極（３）からはその上の絶縁膜のスルーホールを通して
共通のゲート電極を取出すようになっている。
そして、各セル（６）のチャンネル部形成にあたっては
、ゲート電極（３）を利用したセルファライン技術によ
りＰ型拡散領域（４）とソース領域（５）を形成するが
、ゲート電極（３）によるセル（６）形状が四角形を成
すことにより、セル印）のコーナー部（７）への不純物
拡散が他の部分（辺部）への不純物拡散に比べて少なく
、従ってコーナ一部（７）のチャンネル部は凸型の球面
形状のＰＮ接合を形成し、逆バイアス時の電界強度が他
よりも大きくなる。その為、セル（ρ）のコーナ一部（
７）で電界集中を発生し、この部分における耐圧が縦型
ＭＯ３ＦＥＴの耐圧を決定していた。尚、（８）はチャ
ンネル部の輪郭を示す、そのうえ、不純物濃度が薄くな
るので、コーナ一部（７〉が他の辺部より早くオンし、
リークが発生したり、動作上電流分布が不均一となる為
低Ｖａｓ（ｏｆｆ）化の妨げになっていた。
、ゲート電極（３）を利用したセルファライン技術によ
りＰ型拡散領域（４）とソース領域（５）を形成するが
、ゲート電極（３）によるセル（６）形状が四角形を成
すことにより、セル印）のコーナー部（７）への不純物
拡散が他の部分（辺部）への不純物拡散に比べて少なく
、従ってコーナ一部（７）のチャンネル部は凸型の球面
形状のＰＮ接合を形成し、逆バイアス時の電界強度が他
よりも大きくなる。その為、セル（ρ）のコーナ一部（
７）で電界集中を発生し、この部分における耐圧が縦型
ＭＯ３ＦＥＴの耐圧を決定していた。尚、（８）はチャ
ンネル部の輪郭を示す、そのうえ、不純物濃度が薄くな
るので、コーナ一部（７〉が他の辺部より早くオンし、
リークが発生したり、動作上電流分布が不均一となる為
低Ｖａｓ（ｏｆｆ）化の妨げになっていた。
（ハ）発明が解決しようとする課題
このように、従来の縦型ＭＯＳ Ｆ ＥＴはセル（りの
コーナ一部（７）で耐圧が決定されてしまう欠点があっ
た。また、コーナ一部（７）のＰＮ接合の曲率を緩和す
る為チャンネル部を浅くすることができず、従ってセル
（りの微細化が難しい欠点があった。更には微細化が困
難である為、ＭＯＳＦＥＴのチャンネル幅ＧＷ（セルの
周囲長の総和）を増大してオン抵抗Ｒｎ５（ｏｎ）を減
少することも困難である欠点があった。
コーナ一部（７）で耐圧が決定されてしまう欠点があっ
た。また、コーナ一部（７）のＰＮ接合の曲率を緩和す
る為チャンネル部を浅くすることができず、従ってセル
（りの微細化が難しい欠点があった。更には微細化が困
難である為、ＭＯＳＦＥＴのチャンネル幅ＧＷ（セルの
周囲長の総和）を増大してオン抵抗Ｒｎ５（ｏｎ）を減
少することも困難である欠点があった。
（ニ）課題を解決するための手段
本発明は斯上した欠点に鑑み、チャンネル部のコーナ一
部（２３）が形成するＰＮ接合が凹型の曲面を形成する
ようにＰ型拡散領域（１３）を格子状に形成し、ゲート
電極（１５）は夫々が独立するようアイランド状に形成
することにより、コーナ一部り２３）での耐圧劣化を防
止した縦型ＭＯ３ＦＥＴを提供するものである。
部（２３）が形成するＰＮ接合が凹型の曲面を形成する
ようにＰ型拡散領域（１３）を格子状に形成し、ゲート
電極（１５）は夫々が独立するようアイランド状に形成
することにより、コーナ一部り２３）での耐圧劣化を防
止した縦型ＭＯ３ＦＥＴを提供するものである。
（ホ）作用
本発明によれば、コーナ一部（２３）のＰＮ接合が凹型
の曲面形状を成すので、電界が分散され、集中は起らな
い。また、チャンネルのコーナ一部（７）は他の部分よ
り不純物濃度が高くなる為、リーク電流源にはならず、
低ｖａｓ（ｏｆｆ）化が容易である。
の曲面形状を成すので、電界が分散され、集中は起らな
い。また、チャンネルのコーナ一部（７）は他の部分よ
り不純物濃度が高くなる為、リーク電流源にはならず、
低ｖａｓ（ｏｆｆ）化が容易である。
（へ）実施例
以下、本発明の一実施例を図面を参照しながら詳細に説
明する。
明する。
第１図及び第２図は本発明の縦型ＭＯＳ Ｆ ＥＴを示
す平面図及びＡＡ線断面図を示す。（１１）は裏面にド
レイン電極が設けられる比較的低比抵抗のＮ１型シリコ
ン半導体基板、（１２）は基板（１１）表面に設けられ
共通のドレイン領域となる比較的高比抵抗のＮ型エピタ
キシャル層、（１３）はＰ型拡散領域、（１４〉はＮ＋
型拡散領域（ソース領域）、（１５）はポリシリコンか
ら成るゲート電極、（１６）はＣＶＤ酸化膜、（１７）
は共通ゲート電極、（１８）は共通ソース電極、（１９
）はＰ型拡散領域（１３）とＮ＋型拡散領域（１４）と
でゲート電極（１５）下に形成きれるチャンネル部を示
す。
す平面図及びＡＡ線断面図を示す。（１１）は裏面にド
レイン電極が設けられる比較的低比抵抗のＮ１型シリコ
ン半導体基板、（１２）は基板（１１）表面に設けられ
共通のドレイン領域となる比較的高比抵抗のＮ型エピタ
キシャル層、（１３）はＰ型拡散領域、（１４〉はＮ＋
型拡散領域（ソース領域）、（１５）はポリシリコンか
ら成るゲート電極、（１６）はＣＶＤ酸化膜、（１７）
は共通ゲート電極、（１８）は共通ソース電極、（１９
）はＰ型拡散領域（１３）とＮ＋型拡散領域（１４）と
でゲート電極（１５）下に形成きれるチャンネル部を示
す。
Ｐ型拡散領域（１３）は、本願の特徴とする如く格子状
に形成され、残るエピタキシャル層（１２）表面上を覆
うようにゲート酸化膜（２０）を介してゲート電極（１
５）が配設される。ゲート１極（１５）の形状は一例と
して四角形状を成し、夫々がエピタキシャル層（１２）
上に単独で独立して配置される。その為、本願のＭＯＳ
ＦＥＴはアイランド状のゲート電極（１５）が所望の大
きさと間隔で縦横方向に配列されたパターンとなり、前
記四角形の外側にＰ型拡散領域（１３）とＮ＋型拡散領
域（１４）の両方にオーミンクコンタクトする共通ソー
ス電極（１８）が配設される。ゲート電極（１５）はそ
のままでは電気的に独立してしまう為、ゲート電極（１
５〉上の酸化膜（１６）を開孔したコンタクトホール（
２１）を介してソース電極（１８）と平行に延在する共
通ゲート電極（１５）が各ゲート電極（１５）とコンタ
クトすることにより、全てのゲート電極（１５）を電気
的に同電位にする。尚、共通ゲートを極（１７）と共通
ソース電極（１８）とは同層の配線層で形成される為、
両者は図示せぬ外部接続用電極パッドから櫛歯状に形成
され、且つ交互に相対向して延在するようにパターニン
グされる。
に形成され、残るエピタキシャル層（１２）表面上を覆
うようにゲート酸化膜（２０）を介してゲート電極（１
５）が配設される。ゲート１極（１５）の形状は一例と
して四角形状を成し、夫々がエピタキシャル層（１２）
上に単独で独立して配置される。その為、本願のＭＯＳ
ＦＥＴはアイランド状のゲート電極（１５）が所望の大
きさと間隔で縦横方向に配列されたパターンとなり、前
記四角形の外側にＰ型拡散領域（１３）とＮ＋型拡散領
域（１４）の両方にオーミンクコンタクトする共通ソー
ス電極（１８）が配設される。ゲート電極（１５）はそ
のままでは電気的に独立してしまう為、ゲート電極（１
５〉上の酸化膜（１６）を開孔したコンタクトホール（
２１）を介してソース電極（１８）と平行に延在する共
通ゲート電極（１５）が各ゲート電極（１５）とコンタ
クトすることにより、全てのゲート電極（１５）を電気
的に同電位にする。尚、共通ゲートを極（１７）と共通
ソース電極（１８）とは同層の配線層で形成される為、
両者は図示せぬ外部接続用電極パッドから櫛歯状に形成
され、且つ交互に相対向して延在するようにパターニン
グされる。
ゲート電極（１５）下のチャンネル部（１９）形成にあ
たっては、先ずエピタキシャル層（１２）表面にＰ型拡
散領域（１３）のうちの深い領域を形成する為のＰ型不
純物（ボロン等）を選択的にデポジットした後、エピタ
キシャル層〈１２）表面に膜厚１０００人程度０ゲート
酸化膜（２０）と膜厚５０００乃至８０００人のポリシ
リコン層を生成し、このポリシリコン層をアイランド状
にパターニングすることでゲート電極（１５）を形成し
、ゲートを極（１５）をマスクとしたセルファライン技
術により全面にＰ型不純物（ボロン等）をイオン注入し
、先に導入したＰ型不純物と共にこのＰ型不純物を熱拡
散してＰ型拡散領域（１３）を形成し、今度はゲート電
極（１５）とパターニングしたホトレジスト膜をマスク
としたセルファライン技術によりＮ型不純物（リン等）
をイオン注入してソースとなるＮ＋型拡散領域（１４）
を形成し、その結果Ｐ型拡散領域（１３）とＮ＋型拡散
領域（１４）が規定するゲート電極（１５）下のＰ型拡
散領域（１３）がチャンネル部（１９）となる、そして
、ゲート電極（１５）を覆う様にＣＶＤ酸化膜（１６）
を生成し、ゲート電極（１５〉上とＰ型拡散領域（１３
）上に夫々コンタクトホール（２１）（２２）を形成し
た後全面に電極配線層を形成し、この電極配線層をパタ
ーニングして共通ベース電極（１７）と共通ソース電極
（１８）を形成することにより本願のＭＯＳ Ｆ ＥＴ
を得る。尚、電極配−線層材料としてはアルミニウム（
ＡＩ）、アルミニウム・シリコン（Ａｔ−５ｉ）、タン
グステン（Ｗ＞等が選択される。
たっては、先ずエピタキシャル層（１２）表面にＰ型拡
散領域（１３）のうちの深い領域を形成する為のＰ型不
純物（ボロン等）を選択的にデポジットした後、エピタ
キシャル層〈１２）表面に膜厚１０００人程度０ゲート
酸化膜（２０）と膜厚５０００乃至８０００人のポリシ
リコン層を生成し、このポリシリコン層をアイランド状
にパターニングすることでゲート電極（１５）を形成し
、ゲートを極（１５）をマスクとしたセルファライン技
術により全面にＰ型不純物（ボロン等）をイオン注入し
、先に導入したＰ型不純物と共にこのＰ型不純物を熱拡
散してＰ型拡散領域（１３）を形成し、今度はゲート電
極（１５）とパターニングしたホトレジスト膜をマスク
としたセルファライン技術によりＮ型不純物（リン等）
をイオン注入してソースとなるＮ＋型拡散領域（１４）
を形成し、その結果Ｐ型拡散領域（１３）とＮ＋型拡散
領域（１４）が規定するゲート電極（１５）下のＰ型拡
散領域（１３）がチャンネル部（１９）となる、そして
、ゲート電極（１５）を覆う様にＣＶＤ酸化膜（１６）
を生成し、ゲート電極（１５〉上とＰ型拡散領域（１３
）上に夫々コンタクトホール（２１）（２２）を形成し
た後全面に電極配線層を形成し、この電極配線層をパタ
ーニングして共通ベース電極（１７）と共通ソース電極
（１８）を形成することにより本願のＭＯＳ Ｆ ＥＴ
を得る。尚、電極配−線層材料としてはアルミニウム（
ＡＩ）、アルミニウム・シリコン（Ａｔ−５ｉ）、タン
グステン（Ｗ＞等が選択される。
斯る構成によれば、チャンネル部（１９）がアイランド
状に形成されたゲート電極（１５〉の内側へ形成される
為、四角形状のコーナ一部（２３）のＰＮ接合は内側へ
折れ曲った形状を成し、従って第１図に示す如く、前記
ＰＮ接合からエピタキシャル層（１２）側へ形成される
空乏層（２４）も前記ＰＮ接合の形状に沿ったものとな
る。この様な形状では、エピタキシャル層（１２）から
Ｐ型拡散領域り１３）への電界は集中せず、前記空乏層
（２４）の凹曲面状に沿って分散することになる。その
為、本願のＭＯＳＦＥＴの耐圧は純粋に側辺のチャンネ
ル部（１９）でのバンチスルー又はツェナー降伏電圧で
決まり、コーナ一部（２３）での耐圧劣化は無い。
状に形成されたゲート電極（１５〉の内側へ形成される
為、四角形状のコーナ一部（２３）のＰＮ接合は内側へ
折れ曲った形状を成し、従って第１図に示す如く、前記
ＰＮ接合からエピタキシャル層（１２）側へ形成される
空乏層（２４）も前記ＰＮ接合の形状に沿ったものとな
る。この様な形状では、エピタキシャル層（１２）から
Ｐ型拡散領域り１３）への電界は集中せず、前記空乏層
（２４）の凹曲面状に沿って分散することになる。その
為、本願のＭＯＳＦＥＴの耐圧は純粋に側辺のチャンネ
ル部（１９）でのバンチスルー又はツェナー降伏電圧で
決まり、コーナ一部（２３）での耐圧劣化は無い。
尚、本実施例はゲート電極（１５）も含めて２層電極構
造を採る為、共通ゲート電極（１７〉下のチャンネル部
（１９）へのソース電流供給はＮ＋型拡散領域（１４）
を介して行なわれる。その為、共通ゲート電極（１７）
の下部はチャンネル部（１９）を除いたＰ型拡散領域（
１３）の全面にＮ１型拡散領域（１４）を設けても良く
、この場合は共通ソース電極（１８）からの電流供給が
よりスムーズに行なわれる。
造を採る為、共通ゲート電極（１７〉下のチャンネル部
（１９）へのソース電流供給はＮ＋型拡散領域（１４）
を介して行なわれる。その為、共通ゲート電極（１７）
の下部はチャンネル部（１９）を除いたＰ型拡散領域（
１３）の全面にＮ１型拡散領域（１４）を設けても良く
、この場合は共通ソース電極（１８）からの電流供給が
よりスムーズに行なわれる。
第３図及び第４図は夫々本願の第２の実施例を示す平面
図及びＢＢ線断面図である。先の実施例としては共通ソ
ース電極（１８）の取出し方法が異なる。即ち、Ｐ型拡
散領域（１３）の表面にその形状に対応した格子状のソ
ース電極（３０）を配設し、再度ＳｉＮ 、ポリイミド
系絶縁膜等の層間絶縁膜（３１）で覆った後、櫛歯状の
共通ゲート電極（１７）と共通ソース電極（１８）を配
設したものである。ソース電極（３０）材料としては、
タングステン（Ｗ）等の高融点金属やアルミニウム・シ
リコン（Ａｌ−５ｉ）が選択される。本実施例によれば
、Ｐ型拡散領域（１３）の全部に格子状のソース電極（
３０）が延在するので、共通ソース電極（１８）からチ
ャンネル部（１９）への電流供給がより一層スムーズに
且つ平均的に行なわれる。また各チャンネル領域までの
チャンネル抵抗が低減し、寄生バイポーラトランジスタ
動作を防ぎ破壊耐畳の増大が図れる。
図及びＢＢ線断面図である。先の実施例としては共通ソ
ース電極（１８）の取出し方法が異なる。即ち、Ｐ型拡
散領域（１３）の表面にその形状に対応した格子状のソ
ース電極（３０）を配設し、再度ＳｉＮ 、ポリイミド
系絶縁膜等の層間絶縁膜（３１）で覆った後、櫛歯状の
共通ゲート電極（１７）と共通ソース電極（１８）を配
設したものである。ソース電極（３０）材料としては、
タングステン（Ｗ）等の高融点金属やアルミニウム・シ
リコン（Ａｌ−５ｉ）が選択される。本実施例によれば
、Ｐ型拡散領域（１３）の全部に格子状のソース電極（
３０）が延在するので、共通ソース電極（１８）からチ
ャンネル部（１９）への電流供給がより一層スムーズに
且つ平均的に行なわれる。また各チャンネル領域までの
チャンネル抵抗が低減し、寄生バイポーラトランジスタ
動作を防ぎ破壊耐畳の増大が図れる。
（ト）発明の詳細
な説明した如く、本発明によれば電界集中による耐圧劣
化を防止したので、耐圧を向上した縦型ＭＯ３ＦＥＴが
得られる利点を有する。また、耐圧劣化が無いので、チ
ャンネル部（１９）の拡散深さを浅くしてパターンの微
細化が図れる利点を有する。さらに微細化することでＭ
ＯＳＦＥＴのチャンネル幅ＧＷを増大し、オン抵抗Ｒ□
（ｏｎ）を低減できる利点をも有する。また低Ｖａｓ（
ｏｆｆ）化、高ｇｍ化した場合にもコーナ一部でのショ
ートチャンネル効果等を抑えることができる。
化を防止したので、耐圧を向上した縦型ＭＯ３ＦＥＴが
得られる利点を有する。また、耐圧劣化が無いので、チ
ャンネル部（１９）の拡散深さを浅くしてパターンの微
細化が図れる利点を有する。さらに微細化することでＭ
ＯＳＦＥＴのチャンネル幅ＧＷを増大し、オン抵抗Ｒ□
（ｏｎ）を低減できる利点をも有する。また低Ｖａｓ（
ｏｆｆ）化、高ｇｍ化した場合にもコーナ一部でのショ
ートチャンネル効果等を抑えることができる。
第１図及び第２図は夫々本発明の一実施例を説明する為
の平面図及びＡＡ線断面図、第３図及び第４図は夫々本
発明の第２の実施例を説明する為の平面図及びＢＢ線断
面図、第５図及び第６図は従来例を説明する為の平面図
及び断面図である。 （１１）はＮ＋型半導体基板、 （１３）はＰ型拡散領
域、 （１４）はＮ＋型拡散領域、 （１５）はゲート
電極、 （１７）は共通ゲート電極、 （１８）は共通
ソース電極、 （１９）はチャンネル部、（２３）は四
角形状のコーナ一部、（２４）は空乏層である。 第１図 第２図 第３図
の平面図及びＡＡ線断面図、第３図及び第４図は夫々本
発明の第２の実施例を説明する為の平面図及びＢＢ線断
面図、第５図及び第６図は従来例を説明する為の平面図
及び断面図である。 （１１）はＮ＋型半導体基板、 （１３）はＰ型拡散領
域、 （１４）はＮ＋型拡散領域、 （１５）はゲート
電極、 （１７）は共通ゲート電極、 （１８）は共通
ソース電極、 （１９）はチャンネル部、（２３）は四
角形状のコーナ一部、（２４）は空乏層である。 第１図 第２図 第３図
Claims (4)
- （１）第１導電型半導体基体をドレインとして、その一
主表面の一部に第２導電型の拡散領域が形成され、この
拡散領域の表面の一部に第１導電型のソース領域が形成
され、前記第２導電型拡散領域周辺部上に絶縁膜を介し
てゲート電極が形成され、前記ゲート電極への電圧印加
によってソース・ドレイン間電流を制御する縦型ＭＯＳ
ＦＥＴにおいて、前記第２導電型拡散領域を格子状に形
成し、前記ゲート電極は夫々が独立するようにアイラン
ド状に縦横に配列したことを特徴とする縦型ＭＯＳＦＥ
Ｔ。 - （２）ドレインとなる第１導電型の半導体基体と、その
一主表面に格子状に形成した第２導電型の拡散領域と、
この拡散領域の表面に選択的に形成した第１導電型のソ
ース領域と、前記第２導電型拡散領域で囲まれた領域上
に絶縁膜を介してアイランド状に配設したゲート電極と
、縦横に配列された前記ゲート電極の夫々を共通接続す
るストライプ状の共通ゲート電極と、この共通ゲート電
極と平行に延在し前記第２導電型拡散領域と前記ソース
領域の両方にオーミックコンタクトするソース電極とを
具備することを特徴とする縦型ＭＯＳＦＥＴ。 - （３）ドレインとなる第１導電型の半導体基体と、その
一主表面に格子状に形成した第２導電型の拡散領域と、
この拡散領域の表面に選択的に形成した第１導電型のソ
ース領域と、前記第２導電型拡散領域で囲まれた領域上
に絶縁膜を介してアイランド状に配設したゲート電極と
、前記第２導電型拡散領域と前記ソース領域の両方にオ
ーミックコンタクトし前記第２導電型拡散領域の表面に
沿って格子状に配設した下層のソース電極と、縦横に配
列された前記ゲート電極の夫々を共通接続するストライ
プ状の共通ゲート電極と、この共通ゲート電極と平行に
延在し前記下層のソース電極とコンタクトするソース電
極とを具備することを特徴とする縦型ＭＯＳＦＥＴ。 - （４）前記共通ゲート電極と前記ソース電極は櫛歯状形
状を有し、且つ交互に延在することを特徴とする請求項
第２項又は第３項に記載の縦型ＭＯＳＦＥＴ。
Priority Applications (1)
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|---|---|---|---|
| JP63066328A JPH07120798B2 (ja) | 1988-03-18 | 1988-03-18 | 縦型ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63066328A JPH07120798B2 (ja) | 1988-03-18 | 1988-03-18 | 縦型ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01238174A true JPH01238174A (ja) | 1989-09-22 |
| JPH07120798B2 JPH07120798B2 (ja) | 1995-12-20 |
Family
ID=13312665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63066328A Expired - Lifetime JPH07120798B2 (ja) | 1988-03-18 | 1988-03-18 | 縦型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
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- 1988-03-18 JP JP63066328A patent/JPH07120798B2/ja not_active Expired - Lifetime
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