JP2000200812A - 高密度探触点を使用した集積回路の製作および試験方法 - Google Patents
高密度探触点を使用した集積回路の製作および試験方法Info
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Abstract
(57)【要約】
【課題】 本発明の目的は集積回路（ＩＣ）の生産歩留
りを向上できる改良されたＩＣ試験方法及び集積回路の
提供にある。 【解決手段】 試験面を有する集積回路であって、上記
試験面は、複数探触点をその上に形成した基板と、上記
基板に形成された探触点に接続する第１の複数平行トレ
ースと、上記探触点に接続する上記第１複数トレースに
直交して上記基板に形成された第２の複数平行トレース
と、上記第１、第２の複数トレースに試験信号を与え、
またそれらから試験信号を受ける手段と、で構成され
る。
りを向上できる改良されたＩＣ試験方法及び集積回路の
提供にある。 【解決手段】 試験面を有する集積回路であって、上記
試験面は、複数探触点をその上に形成した基板と、上記
基板に形成された探触点に接続する第１の複数平行トレ
ースと、上記探触点に接続する上記第１複数トレースに
直交して上記基板に形成された第２の複数平行トレース
と、上記第１、第２の複数トレースに試験信号を与え、
またそれらから試験信号を受ける手段と、で構成され
る。
Description
【０００１】
【発明の属する技術分野】本発明は集積回路の製作、試
験方法およびその試験を行うのに用いる装置に関する。
験方法およびその試験を行うのに用いる装置に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】集積回
路（以下、ＩＣという）は所望の機能を遂行するために
所定パターンで相互接続された、トランジスタ、ダイオ
ード、抵抗およびコンデンサ等の能動、受動素子を含ん
でいる。上記相互接続を行うのはメタライゼーション層
やスルーホールである。この「スルーホール」というの
は、１つの導電層を別の層あるいは下部の半導体基板の
能動または受動領域へ電気的に相互接続するために導電
材をその中に設ける孔である。今日の技術では、半導体
ウエハー構造体に重ねた２つのメタライゼーション層を
使用するのが一般的になっている。集積回路（ＩＣ）や
集積された組立体は時を追うにつれてより複雑になって
来ており、そして論理回路においては、半導体処理技術
の向上を反映して、決まった寸法のダイ上の集積回路論
理装置（ＩＣＬＵ）および相互接続の個数が実質上大き
くなって来ている。このＩＣＬＵはデバイス（１個のト
ランジスタ）、ゲート（数個のトランジスタ）あるいは
２５個以上ものトランジスタに相当するもしくはその他
の複数デバイスとして使用できる。
路（以下、ＩＣという）は所望の機能を遂行するために
所定パターンで相互接続された、トランジスタ、ダイオ
ード、抵抗およびコンデンサ等の能動、受動素子を含ん
でいる。上記相互接続を行うのはメタライゼーション層
やスルーホールである。この「スルーホール」というの
は、１つの導電層を別の層あるいは下部の半導体基板の
能動または受動領域へ電気的に相互接続するために導電
材をその中に設ける孔である。今日の技術では、半導体
ウエハー構造体に重ねた２つのメタライゼーション層を
使用するのが一般的になっている。集積回路（ＩＣ）や
集積された組立体は時を追うにつれてより複雑になって
来ており、そして論理回路においては、半導体処理技術
の向上を反映して、決まった寸法のダイ上の集積回路論
理装置（ＩＣＬＵ）および相互接続の個数が実質上大き
くなって来ている。このＩＣＬＵはデバイス（１個のト
ランジスタ）、ゲート（数個のトランジスタ）あるいは
２５個以上ものトランジスタに相当するもしくはその他
の複数デバイスとして使用できる。
【０００３】論理構造体（例えばゲートアレイ）を製作
する標準的な処理では先ず、ゲート／ダイ当たり２５万
を含む百万個のトランジスタの１／２もの個数のトラン
ジスタを製造する。各半導体ウエハー（代表的にはシリ
コン製であるが、場合によっては砒化ガリウム等のその
他の材料で作られる）は、多くの、例えば、数百のダイ
を含む。例えばある種のゲートアレイにおいては、トラ
ンジスタは各ダイ上に行列配設され、各トランジスタに
はやはり行列配設された導電接点（代表的には金属製で
あるが、場合によっては多結晶シリコン等のその他の導
電材で作られる）が設けられる。
する標準的な処理では先ず、ゲート／ダイ当たり２５万
を含む百万個のトランジスタの１／２もの個数のトラン
ジスタを製造する。各半導体ウエハー（代表的にはシリ
コン製であるが、場合によっては砒化ガリウム等のその
他の材料で作られる）は、多くの、例えば、数百のダイ
を含む。例えばある種のゲートアレイにおいては、トラ
ンジスタは各ダイ上に行列配設され、各トランジスタに
はやはり行列配設された導電接点（代表的には金属製で
あるが、場合によっては多結晶シリコン等のその他の導
電材で作られる）が設けられる。
【０００４】従来技術においては、次の段階で導電層
（「メタライゼーション層」と称する場合もある）を形
成して個々のゲートアレイ・デバイスを互いに接続す
る。代表的には２つ、あるいは場合によっては３つのメ
タライゼーション層を使用する。この後、完成ダイを試
験する。ダイ上のデバイスのいずれかに欠陥があると、
そのダイは試験が徹底的なものであればその試験で不合
格とされてスクラップ化されることになる。
（「メタライゼーション層」と称する場合もある）を形
成して個々のゲートアレイ・デバイスを互いに接続す
る。代表的には２つ、あるいは場合によっては３つのメ
タライゼーション層を使用する。この後、完成ダイを試
験する。ダイ上のデバイスのいずれかに欠陥があると、
そのダイは試験が徹底的なものであればその試験で不合
格とされてスクラップ化されることになる。
【０００５】従ってトランジスタ個数／ダイが大きくな
ればなる程製造歩留まりは低くなる。場合によっては、
回路に冗長部分を設けてこれらの部分を、メタライゼー
ション後に溶融によって回路の欠陥部分の代わりに用い
ることもできる。代表的にはそうした冗長部分を回路全
体の５％〜１０％とすることができる。本発明の目的は
機能ＩＣまたはダイのレベルでの従来の試験に比し、Ｉ
ＣＬＵレベルでの回路試験（以下、「微粒試験」とい
う）による、生産歩留まりを高めることのできる、改良
されたＩＣ試験方法を提供することにある。
ればなる程製造歩留まりは低くなる。場合によっては、
回路に冗長部分を設けてこれらの部分を、メタライゼー
ション後に溶融によって回路の欠陥部分の代わりに用い
ることもできる。代表的にはそうした冗長部分を回路全
体の５％〜１０％とすることができる。本発明の目的は
機能ＩＣまたはダイのレベルでの従来の試験に比し、Ｉ
ＣＬＵレベルでの回路試験（以下、「微粒試験」とい
う）による、生産歩留まりを高めることのできる、改良
されたＩＣ試験方法を提供することにある。
【０００６】本発明の別の目的は、ＩＣＬＵ数／回路ま
たはデバイス数／回路の点で極めて大規模なＩＣの製造
装置を提供することにある。
たはデバイス数／回路の点で極めて大規模なＩＣの製造
装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明はメタライゼーシ
ョンに先立って各ＩＣＬＵを試験することによって従来
技術を改良するものである。欠陥を発見されたＩＣＬＵ
に代用するための冗長ＩＣＬＵをダイ上に設ける。次に
メタライゼーション層を、欠陥ＩＣＬＵを排除し、冗長
群からの良好ＩＣＬＵを代わりに用い、回路を動作可能
にするように形成する。本発明は、複雑度の低い微粒試
験方法を用いる。
ョンに先立って各ＩＣＬＵを試験することによって従来
技術を改良するものである。欠陥を発見されたＩＣＬＵ
に代用するための冗長ＩＣＬＵをダイ上に設ける。次に
メタライゼーション層を、欠陥ＩＣＬＵを排除し、冗長
群からの良好ＩＣＬＵを代わりに用い、回路を動作可能
にするように形成する。本発明は、複雑度の低い微粒試
験方法を用いる。
【０００８】本発明の１つの重要点は、１つの実施例に
おいて、可撓性二酸化シリコンで作り、多層の金属相互
接続部と極微の試験点とを有する特製の可撓性試験手段
である。この可撓性試験手段は、試験装置に接続され、
各デバイスの試験を可能にする試験面を有する。更に、
ＣＡＤ（コンピュータ使用の設計）手段で各ダイをメタ
ライズし、その金属層を、Ｅビーム処理等の適当な手段
でパターン形成して個別ゲートアレイ・デバイスの不連
続な相互接続メタライゼーション層を形成する。
おいて、可撓性二酸化シリコンで作り、多層の金属相互
接続部と極微の試験点とを有する特製の可撓性試験手段
である。この可撓性試験手段は、試験装置に接続され、
各デバイスの試験を可能にする試験面を有する。更に、
ＣＡＤ（コンピュータ使用の設計）手段で各ダイをメタ
ライズし、その金属層を、Ｅビーム処理等の適当な手段
でパターン形成して個別ゲートアレイ・デバイスの不連
続な相互接続メタライゼーション層を形成する。
【０００９】試験面は代表的には低応力ＣＶＤ法で標準
的なシリコン・ウエハー上に形成する。また試験面はそ
れ自体のメタライゼーション層を含む。試験面の片側に
は、試験中のウエハーの接点に接触する数千個の探触点
が設けられる。またこの試験面は試験中のウエハーに柔
軟に押圧されて良好な電気的接触をもたらす特別の可撓
性酸化シリコン・ダイオードである。
的なシリコン・ウエハー上に形成する。また試験面はそ
れ自体のメタライゼーション層を含む。試験面の片側に
は、試験中のウエハーの接点に接触する数千個の探触点
が設けられる。またこの試験面は試験中のウエハーに柔
軟に押圧されて良好な電気的接触をもたらす特別の可撓
性酸化シリコン・ダイオードである。
【００１０】デバイス・レベルで欠陥を排除すればプロ
セス歩留まりは、従来技術によるかなり低い歩留まりと
は対比的に極めて高く、例えばダイの寸法とは無関係に
約９０％となる。
セス歩留まりは、従来技術によるかなり低い歩留まりと
は対比的に極めて高く、例えばダイの寸法とは無関係に
約９０％となる。
【００１１】
【発明の実施の形態】前述のように、従来技術では、ダ
イ上に複数個のトランジスタを形成し、それらのトラン
ジスタを相互に接続して所望の論理を形成し、ダイ全体
を試験して、その論理が働かない場合そのダイをスクラ
ップとする。しかるに本発明によれば、トランジスタの
形成は正に従来通りに行うか、その形成後にトランジス
タまたはＩＣＬＵを個別に試験する。更に、必要であれ
ばＣＡＤ手段（公知構造のもの）によって相互接続スキ
ームを変更して欠陥トランジスタまたはＩＣＬＵを迂回
し、論理的に言うならば、その代わりに交換用ＩＣＬＵ
を使用する。次に、メタライゼーション層を形成し、そ
れらを、普通の従来技術のマスキング処理ではなるＥビ
ーム（電子ビーム）リソグラフ法により、上記変更した
相互接続スキームに従ってパターン形成する。こうして
各ダイの相互接続スキームは、各ダイが他のダイと同じ
機能を果たすためのものであっても、それ自体独自のも
のとなる。
イ上に複数個のトランジスタを形成し、それらのトラン
ジスタを相互に接続して所望の論理を形成し、ダイ全体
を試験して、その論理が働かない場合そのダイをスクラ
ップとする。しかるに本発明によれば、トランジスタの
形成は正に従来通りに行うか、その形成後にトランジス
タまたはＩＣＬＵを個別に試験する。更に、必要であれ
ばＣＡＤ手段（公知構造のもの）によって相互接続スキ
ームを変更して欠陥トランジスタまたはＩＣＬＵを迂回
し、論理的に言うならば、その代わりに交換用ＩＣＬＵ
を使用する。次に、メタライゼーション層を形成し、そ
れらを、普通の従来技術のマスキング処理ではなるＥビ
ーム（電子ビーム）リソグラフ法により、上記変更した
相互接続スキームに従ってパターン形成する。こうして
各ダイの相互接続スキームは、各ダイが他のダイと同じ
機能を果たすためのものであっても、それ自体独自のも
のとなる。
【００１２】本発明の１つの実施例はゲートアレイをシ
リコンまたはＧａＡｓウエハーに従来のように形成する
ことから始まる。ゲートアレイ・トランジスタをウエハ
ー１の表面に行列で配し、各トランジスタの能動領域
に、第１図にも示すように行列で配された接点２−１〜
２−３２（図中、全部の接点が付番されているわけでは
ない）を設ける。被験個別トランジスタまたはＩＣＬＵ
の予想歩留まりに応じた冗長度で各列に冗長（または余
分）デバイスを設ける。
リコンまたはＧａＡｓウエハーに従来のように形成する
ことから始まる。ゲートアレイ・トランジスタをウエハ
ー１の表面に行列で配し、各トランジスタの能動領域
に、第１図にも示すように行列で配された接点２−１〜
２−３２（図中、全部の接点が付番されているわけでは
ない）を設ける。被験個別トランジスタまたはＩＣＬＵ
の予想歩留まりに応じた冗長度で各列に冗長（または余
分）デバイスを設ける。
【００１３】接点どうしの段差高が０．５μ以上の場
合、０．８〜１．５μ厚のポリイミド硬化層でウエハー
１の表面を平面化してもよい。（この場合、接点２−１
〜２−３２をそのポリイミド層からマスキングしてポリ
イミドのない各接点にスルーホールを形成し、そのスル
ーホールに金属を充填する。） 形成した（但し、メタライズではない）ウエハー１をこ
こで試験の準備に付す。この実施例においては１回に各
ダイのトランジスタ列１本だけを試験する。但し、毎段
１本以上のトランジスタ列を試験できる。代表的な複雑
度のダイの場合、この試験では、ステップ・アンド・リ
ピート（各段毎の試験）方式で各ダイを総合試験するに
は１つの列の約１０，０００個程の接点２−１〜２−４
の全部に対する同時接触および各ダイの１００本もしく
は２００本以上の列をすべて横切る歩進が要求される。
各接点、例えば２−１、は小さい、通常は４×４μであ
る。各ウエハーは複数個のダイを含み、その個数もウエ
ハーの寸法次第であるが、代表的には数百個といったと
ころである。
合、０．８〜１．５μ厚のポリイミド硬化層でウエハー
１の表面を平面化してもよい。（この場合、接点２−１
〜２−３２をそのポリイミド層からマスキングしてポリ
イミドのない各接点にスルーホールを形成し、そのスル
ーホールに金属を充填する。） 形成した（但し、メタライズではない）ウエハー１をこ
こで試験の準備に付す。この実施例においては１回に各
ダイのトランジスタ列１本だけを試験する。但し、毎段
１本以上のトランジスタ列を試験できる。代表的な複雑
度のダイの場合、この試験では、ステップ・アンド・リ
ピート（各段毎の試験）方式で各ダイを総合試験するに
は１つの列の約１０，０００個程の接点２−１〜２−４
の全部に対する同時接触および各ダイの１００本もしく
は２００本以上の列をすべて横切る歩進が要求される。
各接点、例えば２−１、は小さい、通常は４×４μであ
る。各ウエハーは複数個のダイを含み、その個数もウエ
ハーの寸法次第であるが、代表的には数百個といったと
ころである。
【００１４】本発明の可撓性試験装置は第２図に示すよ
うに試験面１０（後で詳細に述べる）を含んでおり、こ
の試験面１０は一連の試験面接点１５−１，１５−２等
（被験ダイの列上の対応接点と１対１で接するように配
設されている）と、第３図に示すように試験面における
各種レベル２２，２３，２４において接点１６−１，１
６−２，１６−３等および相互接続路１７−１，１７−
２，１７−３等を含む試験接続列からなる配線相互接続
部一式とを備える。接点１６−１，１６−２，１６−３
を有する試験接続列は、試験中のデバイスに直列または
並列にアクセスするラインドライバー論理回路を有する
従来の試験信号プロセッサに第４（ａ）図に示すように
接続している。ラインドライバーの論理信号を公知のよ
うに別々にプログラム化し、試験接続列の接点１６同士
の間で多重化して、試験中のトランジスタまたはＩＣＬ
Ｕへ診断信号を供給するプログラミング可能な入力／出
力手段を得る。従って、１本の列上のすべてのウエハー
接点は被験トランジスタまたはＩＣＬＵの１つの物理的
接触後においてアクセスできる。
うに試験面１０（後で詳細に述べる）を含んでおり、こ
の試験面１０は一連の試験面接点１５−１，１５−２等
（被験ダイの列上の対応接点と１対１で接するように配
設されている）と、第３図に示すように試験面における
各種レベル２２，２３，２４において接点１６−１，１
６−２，１６−３等および相互接続路１７−１，１７−
２，１７−３等を含む試験接続列からなる配線相互接続
部一式とを備える。接点１６−１，１６−２，１６−３
を有する試験接続列は、試験中のデバイスに直列または
並列にアクセスするラインドライバー論理回路を有する
従来の試験信号プロセッサに第４（ａ）図に示すように
接続している。ラインドライバーの論理信号を公知のよ
うに別々にプログラム化し、試験接続列の接点１６同士
の間で多重化して、試験中のトランジスタまたはＩＣＬ
Ｕへ診断信号を供給するプログラミング可能な入力／出
力手段を得る。従って、１本の列上のすべてのウエハー
接点は被験トランジスタまたはＩＣＬＵの１つの物理的
接触後においてアクセスできる。
【００１５】試験のために、被験トランジスタ１および
試験面１０を第４（ａ）図に示すように支持体２６の上
に置き、試験面１０上の接点とウエハー１上の対応接点
とを電気的に接続する。第４（ｂ）図はプロセス・フロ
ーの形で試験手順を示す。流体溜めまたは流体袋（図示
せず）を使用して可撓性試験面１０（第４（ａ）図）全
体にわたって均一圧力を加えてその試験面を被験ウエハ
ー１の表面に密着させかつ試験面１０およびウエハー１
の多数の対応接点を互いに合わせ確実に電気的に接触さ
せる。これが可能なのは、代表的には被験ウエハー１の
表面が、その全面にわたる総合ランアウト平坦度を６〜
１０μ以内に調整されているからである。第２に、試験
面１０の厚みが１５μであって、代表的には１．５μｍ
であって、低応力の二酸化シリコン等の極めて可撓性の
高い材料で作られているからである。また第３には、金
属接点が試験面１０またはウエハー１の表面のいずれか
においてその隆起度が最も大きくなっており、またその
均一高さが代表的には２〜６μの範囲内に調整されてい
ることがあげられる。
試験面１０を第４（ａ）図に示すように支持体２６の上
に置き、試験面１０上の接点とウエハー１上の対応接点
とを電気的に接続する。第４（ｂ）図はプロセス・フロ
ーの形で試験手順を示す。流体溜めまたは流体袋（図示
せず）を使用して可撓性試験面１０（第４（ａ）図）全
体にわたって均一圧力を加えてその試験面を被験ウエハ
ー１の表面に密着させかつ試験面１０およびウエハー１
の多数の対応接点を互いに合わせ確実に電気的に接触さ
せる。これが可能なのは、代表的には被験ウエハー１の
表面が、その全面にわたる総合ランアウト平坦度を６〜
１０μ以内に調整されているからである。第２に、試験
面１０の厚みが１５μであって、代表的には１．５μｍ
であって、低応力の二酸化シリコン等の極めて可撓性の
高い材料で作られているからである。また第３には、金
属接点が試験面１０またはウエハー１の表面のいずれか
においてその隆起度が最も大きくなっており、またその
均一高さが代表的には２〜６μの範囲内に調整されてい
ることがあげられる。
【００１６】第４（ａ）図に示すように、被験ウエハー
１をｘ−ｙ移動テーブル（図示せず）に載置する。この
テーブルをｘ−ｙ方向に移動させると、試験面１０（第
２図）の接点１５−１，１５−２等が被験ウエハー１の
対応デバイス接点２−１，２−２等に位置合わせするこ
とによりそのウエハーが位置決めされる。第４（ａ）図
に示す試験手順においては、被験ウエハー１を第４
（ａ）図、第５図に示す、支持体２６によって実質的に
平坦な固定位置に吸込みで保持する。ウエハーを吸込み
で所定位置に保持することは公知されている。そして試
験面１０を支持リング３６（後述）に載置して第５図に
示すように機械的支持と電気的接続とを得る。次に試験
面１０の直ぐ背後の流体溜めまたは流体袋３８によりそ
の試験面１０を被験ウエハー１に向かって均一に押圧す
る。試験面１０へ、流体溜め３８内の流体によって加え
られる圧力を微調整するために電磁弁（図示せず）が設
けられている。流体溜め３８の深さは１００ミル以下で
ある。この深さというのは試験面１０の背部と圧電圧力
セル４０との間の距離である。
１をｘ−ｙ移動テーブル（図示せず）に載置する。この
テーブルをｘ−ｙ方向に移動させると、試験面１０（第
２図）の接点１５−１，１５−２等が被験ウエハー１の
対応デバイス接点２−１，２−２等に位置合わせするこ
とによりそのウエハーが位置決めされる。第４（ａ）図
に示す試験手順においては、被験ウエハー１を第４
（ａ）図、第５図に示す、支持体２６によって実質的に
平坦な固定位置に吸込みで保持する。ウエハーを吸込み
で所定位置に保持することは公知されている。そして試
験面１０を支持リング３６（後述）に載置して第５図に
示すように機械的支持と電気的接続とを得る。次に試験
面１０の直ぐ背後の流体溜めまたは流体袋３８によりそ
の試験面１０を被験ウエハー１に向かって均一に押圧す
る。試験面１０へ、流体溜め３８内の流体によって加え
られる圧力を微調整するために電磁弁（図示せず）が設
けられている。流体溜め３８の深さは１００ミル以下で
ある。この深さというのは試験面１０の背部と圧電圧力
セル４０との間の距離である。
【００１７】上記の圧電圧力セル４０は、圧電材に電圧
を引火すると約１／２μだけ膨張する、１インチの約５
／１００（１mm）の厚みをもった材料の層からなってい
る。また試験面１０の背部に加えられる圧力はわずか数
ｇ／cm2 にすぎない。圧電圧力セル４０は流体および従
って試験面１０の背部に加わる圧力を最終的に増し、試
験面１０の接点１５−１，１５−２等とウエハー１の接
点２−１，２−２等とを良好に電気接触させる。流体
は、流体タンク（図示せず）に接続した流体ポート４６
を通って全体へ供給される。上記支持リング３６はコン
ピュータ・ケーブル接続部４８とマルチプレクサ回路５
０とを含んでいる。この支持リングの構造については後
に詳述する。
を引火すると約１／２μだけ膨張する、１インチの約５
／１００（１mm）の厚みをもった材料の層からなってい
る。また試験面１０の背部に加えられる圧力はわずか数
ｇ／cm2 にすぎない。圧電圧力セル４０は流体および従
って試験面１０の背部に加わる圧力を最終的に増し、試
験面１０の接点１５−１，１５−２等とウエハー１の接
点２−１，２−２等とを良好に電気接触させる。流体
は、流体タンク（図示せず）に接続した流体ポート４６
を通って全体へ供給される。上記支持リング３６はコン
ピュータ・ケーブル接続部４８とマルチプレクサ回路５
０とを含んでいる。この支持リングの構造については後
に詳述する。
【００１８】上記のように、機械的位置決め部材（すな
わち、ｘ−ｙテーブル位置合わせ装置、従来の機械的な
上下方向位置決め装置、図示せず）により、ウエハー１
は試験面１０まで数ミルのところまで移動させられ、ま
た従来の光学的位置合わせ装置（図示せず）を介して接
点が互いに先ず概略位置合わせされる。この光学的位置
合わせは被験ウエハー１および試験面１０の両方の上の
所定位置に位置合わせパターンを使用することにより現
在の半導体マスク位置合わせ装置によると同じように行
われる。流体の圧力のみにより試験面１０が１μまたは
２μだけ移動させられ、この距離だけ試験面１０と被験
ウエハー１とが分離させられる、物理的接触が得られ
る。第６図は分解図であって、ウエハー１と試験面１０
とを流体溜め３８からの流体圧力によって、ウエハーの
接点２−１，２−２等が試験面の対応接点１５−１，１
５−２等に接触する直前に移動させられるところを示し
ている。
わち、ｘ−ｙテーブル位置合わせ装置、従来の機械的な
上下方向位置決め装置、図示せず）により、ウエハー１
は試験面１０まで数ミルのところまで移動させられ、ま
た従来の光学的位置合わせ装置（図示せず）を介して接
点が互いに先ず概略位置合わせされる。この光学的位置
合わせは被験ウエハー１および試験面１０の両方の上の
所定位置に位置合わせパターンを使用することにより現
在の半導体マスク位置合わせ装置によると同じように行
われる。流体の圧力のみにより試験面１０が１μまたは
２μだけ移動させられ、この距離だけ試験面１０と被験
ウエハー１とが分離させられる、物理的接触が得られ
る。第６図は分解図であって、ウエハー１と試験面１０
とを流体溜め３８からの流体圧力によって、ウエハーの
接点２−１，２−２等が試験面の対応接点１５−１，１
５−２等に接触する直前に移動させられるところを示し
ている。
【００１９】別の位置合わせ方法においては、ウエハー
１および試験面１０の両方の上の２箇所もしくは３箇所
の対応位置合わせ部位に１ミル（２５μ）平方までの各
種寸法の位置合わせ用接点が位置している小さい部域
（図示せず）を、上記の場合、電気回路フィードバック
系として用いる。各部位における最大接点から始まり、
最小接点まで徐々に到るこのフィードバック系によれ
ば、位置合わせを正確に行え、かつサブミクロンという
ｘ−ｙ方向位置合わせ精度以内までのコンピュータ制御
下でミクロン代の適正調整精度を得ることができる。
１および試験面１０の両方の上の２箇所もしくは３箇所
の対応位置合わせ部位に１ミル（２５μ）平方までの各
種寸法の位置合わせ用接点が位置している小さい部域
（図示せず）を、上記の場合、電気回路フィードバック
系として用いる。各部位における最大接点から始まり、
最小接点まで徐々に到るこのフィードバック系によれ
ば、位置合わせを正確に行え、かつサブミクロンという
ｘ−ｙ方向位置合わせ精度以内までのコンピュータ制御
下でミクロン代の適正調整精度を得ることができる。
【００２０】上記実施例においては、試験面装置の流体
はデユポン社製のフロリナート（Ｆｌｏｒｉｎｅｒｔ）
を使用する。非導電性、非反応性が同様であればこれ以
外の流体もこれに代わって使用できる。ウエハー１全体
の試験が終わった後、そのウエハーを取除き、別のウエ
ハーを所定位置へ移して試験する。試験信号プロセッサ
からは各欠陥トランジスタまたＩＣＬＵの場所のリスト
がデータとして出される。このリストは第４図に示すよ
うに試験信号プロセッサから従来のＣＡＤ手段へ自動的
に送られる。すると、そのＣＡＤ手段は特別のソフトウ
エア・アルゴリズムで各ダイにたいする相互接続プログ
ラムを作成する。従って、ネットリストのマスター配置
スキームは、欠陥ＩＣＬＵを迂回して冗長ＩＣＬＵのス
トックからの無欠陥ＩＣＬＵを相互接続するように欠陥
ＩＣＬＵの配置の点で変更される。
はデユポン社製のフロリナート（Ｆｌｏｒｉｎｅｒｔ）
を使用する。非導電性、非反応性が同様であればこれ以
外の流体もこれに代わって使用できる。ウエハー１全体
の試験が終わった後、そのウエハーを取除き、別のウエ
ハーを所定位置へ移して試験する。試験信号プロセッサ
からは各欠陥トランジスタまたＩＣＬＵの場所のリスト
がデータとして出される。このリストは第４図に示すよ
うに試験信号プロセッサから従来のＣＡＤ手段へ自動的
に送られる。すると、そのＣＡＤ手段は特別のソフトウ
エア・アルゴリズムで各ダイにたいする相互接続プログ
ラムを作成する。従って、ネットリストのマスター配置
スキームは、欠陥ＩＣＬＵを迂回して冗長ＩＣＬＵのス
トックからの無欠陥ＩＣＬＵを相互接続するように欠陥
ＩＣＬＵの配置の点で変更される。
【００２１】本発明では、どちらかを選んで使用すべき
２種類のソフトウエア・アルゴリズムを用いる。すなわ
ち、メタライゼーション・トレース経路指定の再計算お
よびＣＡＤリップアップ・ルータである。第１のソフト
ウエア・アルゴリズムは公知されており、しかも市販さ
れている、試験後の特定ＩＣのすべての、影響を受けた
層に対するメタライゼーション・トレース経路指定の再
計算である。このルーテイングはＣＡＤソフトウエアで
自動的に行われる。またこの経路指定手順では、ＩＣＬ
Ｕのマスター配置において十分な無欠陥冗長ＩＣＬＵが
割当てられており、また、多数のメタライゼーション層
が有するおそれのある潜在的制約を与えた回路の中へ冗
長ＩＣＬＵを経路指定することができなければならな
い。この処理に先行するソフトウエアにより、欠陥ＩＣ
ＬＵの、利用可能な冗長ＩＣＬＵとの代替を指示する配
置ネットリスト変更コマンドがＣＡＤ装置に登録され
る。これらの変更コマンドは、使用するための選ばれる
ＣＡＤ装置に固有であり、しかも発行されるコマンド
は、ゲートアレイを使用する時の設計変更でＩＣＬＵ配
置を選択する際に回路設計者が入力するコマンドと同様
のものである。
２種類のソフトウエア・アルゴリズムを用いる。すなわ
ち、メタライゼーション・トレース経路指定の再計算お
よびＣＡＤリップアップ・ルータである。第１のソフト
ウエア・アルゴリズムは公知されており、しかも市販さ
れている、試験後の特定ＩＣのすべての、影響を受けた
層に対するメタライゼーション・トレース経路指定の再
計算である。このルーテイングはＣＡＤソフトウエアで
自動的に行われる。またこの経路指定手順では、ＩＣＬ
Ｕのマスター配置において十分な無欠陥冗長ＩＣＬＵが
割当てられており、また、多数のメタライゼーション層
が有するおそれのある潜在的制約を与えた回路の中へ冗
長ＩＣＬＵを経路指定することができなければならな
い。この処理に先行するソフトウエアにより、欠陥ＩＣ
ＬＵの、利用可能な冗長ＩＣＬＵとの代替を指示する配
置ネットリスト変更コマンドがＣＡＤ装置に登録され
る。これらの変更コマンドは、使用するための選ばれる
ＣＡＤ装置に固有であり、しかも発行されるコマンド
は、ゲートアレイを使用する時の設計変更でＩＣＬＵ配
置を選択する際に回路設計者が入力するコマンドと同様
のものである。
【００２２】この再計算による経路指定の方法では計算
資源が実質上要求される。しかし、現在利用できるスー
パー・ミニコンピュータで十分にその計算要求を満たす
ことができる。上記第２のソフトウエア・アルゴリズ
ム、すなわちＣＡＤリップアップ・ルータは、現在の大
容量シリコン半導体の製造プロセスにおいて発生する欠
陥が殆どなくしかも欠陥の場所を求める（すなわち、欠
陥が影響を及ぼすのは特定の欠陥部位にある１つもしく
は２つのＩＣＬＵだけである）ことができ、また微粒Ｉ
ＣＬＵ構造の点で有利である。微粒レベルの試験では、
冗長ＩＣＬＵに対する必要部域や、欠陥ＩＣＬＵの補修
のために行わなければならない配置や経路指定の変更の
複雑さが最小化される。試験装置によって試験した時
に、通常より多くの欠陥あるいは影響を受ける部域の大
きい欠陥のあるウエハーまたは大きなＩＣがあれば、そ
れが原因でウエハーは、既存のＩＣ生産ライン全部に典
型的な採択可能な大量生産標準から外れるとして不合格
排除されることになる。標準的な利用可能なシリコン・
ウエハーで予想される欠陥の個数は現在約５個／cm2 で
ある。つまり、cm2 あたり約５個以下のＩＣＬＵが欠陥
をもつ、と予想できる。cm2 あたりの欠陥個数はデバイ
スの最小図形寸法が小さくなると大きくなるが、その増
大は、やがて限定生産になる４メガビット・メモリーに
対する現在の、０．８μ構造の産業使用が示すほど顕著
なものではない。
資源が実質上要求される。しかし、現在利用できるスー
パー・ミニコンピュータで十分にその計算要求を満たす
ことができる。上記第２のソフトウエア・アルゴリズ
ム、すなわちＣＡＤリップアップ・ルータは、現在の大
容量シリコン半導体の製造プロセスにおいて発生する欠
陥が殆どなくしかも欠陥の場所を求める（すなわち、欠
陥が影響を及ぼすのは特定の欠陥部位にある１つもしく
は２つのＩＣＬＵだけである）ことができ、また微粒Ｉ
ＣＬＵ構造の点で有利である。微粒レベルの試験では、
冗長ＩＣＬＵに対する必要部域や、欠陥ＩＣＬＵの補修
のために行わなければならない配置や経路指定の変更の
複雑さが最小化される。試験装置によって試験した時
に、通常より多くの欠陥あるいは影響を受ける部域の大
きい欠陥のあるウエハーまたは大きなＩＣがあれば、そ
れが原因でウエハーは、既存のＩＣ生産ライン全部に典
型的な採択可能な大量生産標準から外れるとして不合格
排除されることになる。標準的な利用可能なシリコン・
ウエハーで予想される欠陥の個数は現在約５個／cm2 で
ある。つまり、cm2 あたり約５個以下のＩＣＬＵが欠陥
をもつ、と予想できる。cm2 あたりの欠陥個数はデバイ
スの最小図形寸法が小さくなると大きくなるが、その増
大は、やがて限定生産になる４メガビット・メモリーに
対する現在の、０．８μ構造の産業使用が示すほど顕著
なものではない。
【００２３】上記のソフトウエア・アルゴリズムのリッ
プアップ・ルータ方法はＣＡＤリップアップ・ルータを
用いればそのウエハーＩＣＬＵの欠陥密度特性が利点と
なる。このＣＡＤソフトウエア・ツールは今日になって
ようやく利用できるようになったが、これまでは設計や
計算の時間を節約しようとして大きいＩＣの設計段階で
のみ使用された。リップアップ・ルータは既存のＩＣメ
タライゼーション・レイアウトに対して局部的な変更を
行い、従って完全にＩＣメタライゼーション・トレース
経路指定の再計算が失われるのを避けようとするもので
ある。このリップアップ・ルータは自動ツールである。
これはＩＣＬＵ配置ネットリストに対する変更コマンド
を受け入れて、ＩＣのメタライゼーション・データベー
スに対する変更を計算する。この変更されたＩＣメタラ
イゼーション・データベースは処理されたＥビーム・リ
ソグラフ装置へ入力される。この処理ソフトウエアはＥ
ビーム・リソグラフ装置を駆動するのに使用する標準ソ
フトウエアである。局部的なリップアップ・ルータを変
更するのに必要なコンピュータの処理時間を測定したと
ころ、低コストの３２ビット・ミニコンピュータの場合
で代表的には１秒〜２秒であることが解った。
プアップ・ルータ方法はＣＡＤリップアップ・ルータを
用いればそのウエハーＩＣＬＵの欠陥密度特性が利点と
なる。このＣＡＤソフトウエア・ツールは今日になって
ようやく利用できるようになったが、これまでは設計や
計算の時間を節約しようとして大きいＩＣの設計段階で
のみ使用された。リップアップ・ルータは既存のＩＣメ
タライゼーション・レイアウトに対して局部的な変更を
行い、従って完全にＩＣメタライゼーション・トレース
経路指定の再計算が失われるのを避けようとするもので
ある。このリップアップ・ルータは自動ツールである。
これはＩＣＬＵ配置ネットリストに対する変更コマンド
を受け入れて、ＩＣのメタライゼーション・データベー
スに対する変更を計算する。この変更されたＩＣメタラ
イゼーション・データベースは処理されたＥビーム・リ
ソグラフ装置へ入力される。この処理ソフトウエアはＥ
ビーム・リソグラフ装置を駆動するのに使用する標準ソ
フトウエアである。局部的なリップアップ・ルータを変
更するのに必要なコンピュータの処理時間を測定したと
ころ、低コストの３２ビット・ミニコンピュータの場合
で代表的には１秒〜２秒であることが解った。
【００２４】変更したネットリストは次に、Ｅビーム手
段を用いてウエハー上の所望の相互接続パターンのデー
タベースを作成するのに使用する。メタライゼーション
処理は本発明の１つの実施例においては、２層メタライ
ゼーションである。もっとも、単一層のメタライゼーシ
ョンまたは３層以上のメタライゼーションも使用でき
る。この処理は、ウエハー表面全体にわたって代表的に
は約１μ厚の二酸化シリコン等の絶縁層を形成し、ウエ
ハー表面上の接点部位に二酸化シリコン層を貫通したス
ルーホールをマスクによって形成する。次に、代表的に
はアルミニウムである金属層を二酸化シリコン上に形成
する。更に、ホトレジスト層を形成して、それを例えば
Ｅビーム（マスクレス）・リソグラフ法によってパター
ン形成する。ＥビームをＣＡＤデータベース手段および
変更されたネットリストによって制御して、試験結果に
従って補正した所望の相互接続パターンを作成する。次
に、ホトレジストを現像して、Ｅビームを浴びない部位
において除去し、所望の相互接続部を残す。
段を用いてウエハー上の所望の相互接続パターンのデー
タベースを作成するのに使用する。メタライゼーション
処理は本発明の１つの実施例においては、２層メタライ
ゼーションである。もっとも、単一層のメタライゼーシ
ョンまたは３層以上のメタライゼーションも使用でき
る。この処理は、ウエハー表面全体にわたって代表的に
は約１μ厚の二酸化シリコン等の絶縁層を形成し、ウエ
ハー表面上の接点部位に二酸化シリコン層を貫通したス
ルーホールをマスクによって形成する。次に、代表的に
はアルミニウムである金属層を二酸化シリコン上に形成
する。更に、ホトレジスト層を形成して、それを例えば
Ｅビーム（マスクレス）・リソグラフ法によってパター
ン形成する。ＥビームをＣＡＤデータベース手段および
変更されたネットリストによって制御して、試験結果に
従って補正した所望の相互接続パターンを作成する。次
に、ホトレジストを現像して、Ｅビームを浴びない部位
において除去し、所望の相互接続部を残す。
【００２５】更にはメタライゼーション処理を第２のメ
タライゼーション層およびそれに続くメタライゼーショ
ン層の形成のためにも行う。このメタライゼーション処
理は公知の技術であり、この技術の革新された点は、各
ダイにおいて実現さるべき機能が代わっていないとして
もネットリストをダイ毎に変更していることである。こ
の時点でウエハーは完成しており、通例のようにスクラ
イビング、パッケージングおよび最終試験を施すことが
できる。
タライゼーション層およびそれに続くメタライゼーショ
ン層の形成のためにも行う。このメタライゼーション処
理は公知の技術であり、この技術の革新された点は、各
ダイにおいて実現さるべき機能が代わっていないとして
もネットリストをダイ毎に変更していることである。こ
の時点でウエハーは完成しており、通例のようにスクラ
イビング、パッケージングおよび最終試験を施すことが
できる。
【００２６】上記のように試験面は本発明の重要要素で
ある。試験面は高等な半導体製造方法によって特別に形
成する。第７図に示すように最初は代表的には従来の
５″または６″のシリコン・ウエハー基板１０１（その
上には回路がまだ形成されていない）であり、この基板
１０１の表面にＫＢｒあるいはその他の離型剤の層１０
２を形成し、これに続いて約１０００Å（０．１μ）厚
の金の層１０３をその上に形成する。更に約１μ厚の二
酸化シリコン層１０４をＣＶＤ法によってウエハー１０
１の表面に形成する。これは、例えば、アイオニック・
システムズ（Ionic Systems)社（Milpitas, CA）または
ＡＳＭリソグラフィ（Lithography, Inc.)（Tewpe, Az)
から市販されているシステムによって約１００°Ｆの温
度で形成される低応力層である。二酸化シリコン層１０
４の表面応力は約１０5 ダイン／cm2 であり、このため
に同層の可撓性が極めて高い。更に、上記のように従来
のマスキング方法およびホトレジスト層１０６を用いて
二酸化シリコン層１０４の中に金の層までスルーホール
１０８等をエッチング形成して探触（プローブ）点を形
成する。これらのスルーホール１０８等は直径が２μ〜
４μである。
ある。試験面は高等な半導体製造方法によって特別に形
成する。第７図に示すように最初は代表的には従来の
５″または６″のシリコン・ウエハー基板１０１（その
上には回路がまだ形成されていない）であり、この基板
１０１の表面にＫＢｒあるいはその他の離型剤の層１０
２を形成し、これに続いて約１０００Å（０．１μ）厚
の金の層１０３をその上に形成する。更に約１μ厚の二
酸化シリコン層１０４をＣＶＤ法によってウエハー１０
１の表面に形成する。これは、例えば、アイオニック・
システムズ（Ionic Systems)社（Milpitas, CA）または
ＡＳＭリソグラフィ（Lithography, Inc.)（Tewpe, Az)
から市販されているシステムによって約１００°Ｆの温
度で形成される低応力層である。二酸化シリコン層１０
４の表面応力は約１０5 ダイン／cm2 であり、このため
に同層の可撓性が極めて高い。更に、上記のように従来
のマスキング方法およびホトレジスト層１０６を用いて
二酸化シリコン層１０４の中に金の層までスルーホール
１０８等をエッチング形成して探触（プローブ）点を形
成する。これらのスルーホール１０８等は直径が２μ〜
４μである。
【００２７】本発明の好適な実施例における試験面はウ
エハー上面に２つの同様な金メタライゼーション層を有
する。第１のメタライゼーション層は先ず、ＫＢｒ層１
０２の上に、エッチングを止めるものとして１０００〜
２０００Å（０．１〜０．２μ）厚のシリサイド層（図
示せず）を付着させて形成する。次にスルーホール１０
８を除く全体からシリサイド層を除去する。ニクロム／
金メタライゼーション−Ｉ層１１２を１０００〜２００
０Åの厚みまで形成し、そして第１層金属のマスキング
およびエッチングで、トレースを形成することにより相
互接続線を画成する。
エハー上面に２つの同様な金メタライゼーション層を有
する。第１のメタライゼーション層は先ず、ＫＢｒ層１
０２の上に、エッチングを止めるものとして１０００〜
２０００Å（０．１〜０．２μ）厚のシリサイド層（図
示せず）を付着させて形成する。次にスルーホール１０
８を除く全体からシリサイド層を除去する。ニクロム／
金メタライゼーション−Ｉ層１１２を１０００〜２００
０Åの厚みまで形成し、そして第１層金属のマスキング
およびエッチングで、トレースを形成することにより相
互接続線を画成する。
【００２８】更に、やはり１μ厚の第２二酸化シリコン
層１１４を形成し、これに続いて第２層のスルーホール
１１６をマスキングし、第２層のスルーホールをエッチ
ングし、ニクロム／金メタライゼーション−II層１１８
および第２層金属を第９図に示すようにマスキング、エ
ッチングする。次に、メタライゼーション−II層１１８
に、第１０図の側面図に示すように、カスタム化マルチ
プレクサ回路１２０−１，１２０−２等を付着させる。
これらのマルチプレクサ回路１２０−１，１２０−２等
は個別のダイであり、メタライゼーション層１１８のト
レースに必要に応じて接触して試験信号プロセッサへの
電気的接続をもたらす。またこれらマルチプレクサ回路
１２０−１，１２０−２等はウエハー１０１上のメタラ
イゼーション−II層１１８の外側部分の回りに分散配置
され、プログラミング自在の入力／出力手段の役割を果
たす。
層１１４を形成し、これに続いて第２層のスルーホール
１１６をマスキングし、第２層のスルーホールをエッチ
ングし、ニクロム／金メタライゼーション−II層１１８
および第２層金属を第９図に示すようにマスキング、エ
ッチングする。次に、メタライゼーション−II層１１８
に、第１０図の側面図に示すように、カスタム化マルチ
プレクサ回路１２０−１，１２０−２等を付着させる。
これらのマルチプレクサ回路１２０−１，１２０−２等
は個別のダイであり、メタライゼーション層１１８のト
レースに必要に応じて接触して試験信号プロセッサへの
電気的接続をもたらす。またこれらマルチプレクサ回路
１２０−１，１２０−２等はウエハー１０１上のメタラ
イゼーション−II層１１８の外側部分の回りに分散配置
され、プログラミング自在の入力／出力手段の役割を果
たす。
【００２９】次に、第１１図の上面図および第１２図の
側面図に示す支持リング１２２と称する機械的構造体を
ウエハー１０１上部の、メタライゼーション−II層１１
８にエポキシ樹脂接着剤で接合する。その支持リング１
２２は代表的にはウエハー基板１０１と同じ外径および
１〜２インチの内径を有する石英リングである。この石
英製支持リング１２２は本発明の１つの実施例において
は０．１インチ厚である。その内径部１２４は試験面の
接触部域である。支持リング１２はこうして実際の接触
部域１２４を支持し、試験装置のその他の部分への電気
的接続をもたらす。また支持リング１２２には孔１２６
−１，１２６−２等（第１１図、第１２図）が機械加工
形成されていて第１２図に示すようにマルチプレクサ回
路１２０−１，１２０−２等を収容する。
側面図に示す支持リング１２２と称する機械的構造体を
ウエハー１０１上部の、メタライゼーション−II層１１
８にエポキシ樹脂接着剤で接合する。その支持リング１
２２は代表的にはウエハー基板１０１と同じ外径および
１〜２インチの内径を有する石英リングである。この石
英製支持リング１２２は本発明の１つの実施例において
は０．１インチ厚である。その内径部１２４は試験面の
接触部域である。支持リング１２はこうして実際の接触
部域１２４を支持し、試験装置のその他の部分への電気
的接続をもたらす。また支持リング１２２には孔１２６
−１，１２６−２等（第１１図、第１２図）が機械加工
形成されていて第１２図に示すようにマルチプレクサ回
路１２０−１，１２０−２等を収容する。
【００３０】上記支持リング１２２およびその下方にあ
る二酸化シリコン層および金属層をここで、第９図に示
す下方のシリコン・ウエハー１０１から切離す。離型剤
ＫＢｒ（または同様の材料）はウエハー１０１の上に最
初に付着させた材料である。離型剤のために、支持リン
グの縁部の周りをスクライビングし、かつ第１２図に示
すように全体を水に浸漬すれば二酸化ダイオード層がウ
エハー１０１から剥離される。これとは別に、ＫＢｒを
使用しなくとも、エチレンジアミン溶液に浸漬してウエ
ハー１０１をエッチングすれば上記二酸化シリコン層を
切離すことができる。
る二酸化シリコン層および金属層をここで、第９図に示
す下方のシリコン・ウエハー１０１から切離す。離型剤
ＫＢｒ（または同様の材料）はウエハー１０１の上に最
初に付着させた材料である。離型剤のために、支持リン
グの縁部の周りをスクライビングし、かつ第１２図に示
すように全体を水に浸漬すれば二酸化ダイオード層がウ
エハー１０１から剥離される。これとは別に、ＫＢｒを
使用しなくとも、エチレンジアミン溶液に浸漬してウエ
ハー１０１をエッチングすれば上記二酸化シリコン層を
切離すことができる。
【００３１】次に、試験面をウエハー１０１から自由な
状態にして、第７図に示す第１金付着層１０３を剥離さ
せて、第９図に示すように、剥離表面１３０に露出した
金充填スルーホール１０８等を残す。試験面を完成する
ために探触（プローブ）点を離型面上に成長させて、そ
れらの探触点がスルーホール１０８等から脱するように
する。探触点を成長させるために支持リング１２２およ
びその付着層をフロート（図示せず）の中に入れ、その
フロートを、第９図に示すスルーホール１０８の露出端
を金を含む電解液に浸漬させた状態で、その電解液の中
に入れる。電圧を印加すると、探触点１３２がスルーホ
ール１０８の端部に電気分解によって成長する。
状態にして、第７図に示す第１金付着層１０３を剥離さ
せて、第９図に示すように、剥離表面１３０に露出した
金充填スルーホール１０８等を残す。試験面を完成する
ために探触（プローブ）点を離型面上に成長させて、そ
れらの探触点がスルーホール１０８等から脱するように
する。探触点を成長させるために支持リング１２２およ
びその付着層をフロート（図示せず）の中に入れ、その
フロートを、第９図に示すスルーホール１０８の露出端
を金を含む電解液に浸漬させた状態で、その電解液の中
に入れる。電圧を印加すると、探触点１３２がスルーホ
ール１０８の端部に電気分解によって成長する。
【００３２】数種類の探触点１３２を形成できる、本発
明の別の実施例においては、探触点の高さをマスクによ
って決める。マスキングされた探触点を形成するために
は、表面１３０上に、探触点部位に、スルーホールを含
むマスクを形成し、次にそれらのスルーホールの中で探
触点を成長させ、更にマスクを除去する。探触点はアル
ミニウムまたはその他の適当な金属または導電性材料で
作ることができる。
明の別の実施例においては、探触点の高さをマスクによ
って決める。マスキングされた探触点を形成するために
は、表面１３０上に、探触点部位に、スルーホールを含
むマスクを形成し、次にそれらのスルーホールの中で探
触点を成長させ、更にマスクを除去する。探触点はアル
ミニウムまたはその他の適当な金属または導電性材料で
作ることができる。
【００３３】試験面そのものは、圧縮して被験デバイス
またはＩＣＬＵの接点と接触して探触点間隔を短くする
あるいは試験面の可撓性をより高くすることのできる、
導電性を得るべくドーピングしたポリアセチレン（ペン
シルバニア大学教授 Alan G.MacDiarmid氏に個人的に照
会するなり、Ｓｃｉｅｎｔｉｆｉｃ Ａｍｅｒｉｃａｎ
誌、１９８８年２月発行、１０６〜１１１ページに収載
のRichard B.Kaner およびAlan G.MacDiarmid 両氏の論
文「導電性プラスチック（ＰｌａｓｔｉｃｓｔｈａｔＣ
ｏｎｄｕｃｔ Ｅｌｅｃｔｒｉｃｉｔｙ）を参照された
い）等のエラストマー探触点で形成してもよい。このよ
うなエラストマー材料の塗布とエッチングはすでに確立
した技術で行う。
またはＩＣＬＵの接点と接触して探触点間隔を短くする
あるいは試験面の可撓性をより高くすることのできる、
導電性を得るべくドーピングしたポリアセチレン（ペン
シルバニア大学教授 Alan G.MacDiarmid氏に個人的に照
会するなり、Ｓｃｉｅｎｔｉｆｉｃ Ａｍｅｒｉｃａｎ
誌、１９８８年２月発行、１０６〜１１１ページに収載
のRichard B.Kaner およびAlan G.MacDiarmid 両氏の論
文「導電性プラスチック（ＰｌａｓｔｉｃｓｔｈａｔＣ
ｏｎｄｕｃｔ Ｅｌｅｃｔｒｉｃｉｔｙ）を参照された
い）等のエラストマー探触点で形成してもよい。このよ
うなエラストマー材料の塗布とエッチングはすでに確立
した技術で行う。
【００３４】試験面を形成するための、上記とは若干異
なった方法では、基盤のウエハーを先ずエッチングして
その中心に直径１〜２インチ、深さが代表的には２０μ
の円形の凹部を形成する。この凹みによって試験面の外
側部分が徐々に延長させられ、その結果、仕上げられた
表面の中心部が周囲の試験面の若干下方に延びることに
なる。
なった方法では、基盤のウエハーを先ずエッチングして
その中心に直径１〜２インチ、深さが代表的には２０μ
の円形の凹部を形成する。この凹みによって試験面の外
側部分が徐々に延長させられ、その結果、仕上げられた
表面の中心部が周囲の試験面の若干下方に延びることに
なる。
【００３５】別の試験面を第１３─１５図に示す。この
例においてはマルチプレクサ回路や試験論理を試験面に
集積形成する。第１３図は、従来のように、標準的な半
導体ウエハー１３３から始めて、ウエハー１３３の表面
上にマルチプレクサや試験論理の回路１３４を形成する
方法を示している。次に、上記のように、ウエハー１３
３の中心に凹部１３５をエッチング形成する。この凹部
１３５も直径が１〜２インチ、深さが代表的には２０μ
である。更には、第１４図に示すように、ウエハー上に
上記凹部１３５および論理回路１３４の部位に二酸化シ
リコンおよびメタライゼーションの層１３６を数層形成
する。この実施例においては試験面の探触点アレイ部位
１３８をウエハー１３３表面の凹部にエッチング形成し
て、そのエッチングした探触点部位１３８にメタライゼ
ーションにより充填を行って探触点を予形成することも
任意選択で可能である。
例においてはマルチプレクサ回路や試験論理を試験面に
集積形成する。第１３図は、従来のように、標準的な半
導体ウエハー１３３から始めて、ウエハー１３３の表面
上にマルチプレクサや試験論理の回路１３４を形成する
方法を示している。次に、上記のように、ウエハー１３
３の中心に凹部１３５をエッチング形成する。この凹部
１３５も直径が１〜２インチ、深さが代表的には２０μ
である。更には、第１４図に示すように、ウエハー上に
上記凹部１３５および論理回路１３４の部位に二酸化シ
リコンおよびメタライゼーションの層１３６を数層形成
する。この実施例においては試験面の探触点アレイ部位
１３８をウエハー１３３表面の凹部にエッチング形成し
て、そのエッチングした探触点部位１３８にメタライゼ
ーションにより充填を行って探触点を予形成することも
任意選択で可能である。
【００３６】ウエハー１３３上に試験面１３６（第１４
図）を全体的に形成した後、その試験面１３６を、ウエ
ハー１３３の選択的エッチングでウエハー１３３から従
来のように分離させる。（この場合、論理部位１３４を
含むウエハー１３３の部分を試験面１３６の一部として
残さなければならないので離型剤の使用はできない。）
ここで試験面１３６を第１５図に示すように支持リング
１５０に付着させ、前記と同様にして、設備された流体
溜め１５２および圧電圧力セル１５４での処理に供す
る。
図）を全体的に形成した後、その試験面１３６を、ウエ
ハー１３３の選択的エッチングでウエハー１３３から従
来のように分離させる。（この場合、論理部位１３４を
含むウエハー１３３の部分を試験面１３６の一部として
残さなければならないので離型剤の使用はできない。）
ここで試験面１３６を第１５図に示すように支持リング
１５０に付着させ、前記と同様にして、設備された流体
溜め１５２および圧電圧力セル１５４での処理に供す
る。
【００３７】上記各種実施例における探触点１３２等は
その形状や材料により異なるが、被験ウエハーを探るの
に使用すると機械的摩耗を示す。その摩耗が許容差以下
であれば探触点を、王水に浸漬してそれらを除去するこ
とにより磨き直し、そして前記のように電気分解法によ
り回復して再生面を作ることができる。本発明の実施例
の上記記述は説明用例示のためのものであって、限定的
なものではない。例えば、第１６図に示すようにウエハ
ー１５２の上に９個の隣接したダイ２４０〜２４９（３
×３アレイ）を試験しかつメタライズし、次にその９個
のダイを相互接続して１つのスーパー・ダイ２５４を形
成することによって極めて規模の大きい回路を作ること
ができる。
その形状や材料により異なるが、被験ウエハーを探るの
に使用すると機械的摩耗を示す。その摩耗が許容差以下
であれば探触点を、王水に浸漬してそれらを除去するこ
とにより磨き直し、そして前記のように電気分解法によ
り回復して再生面を作ることができる。本発明の実施例
の上記記述は説明用例示のためのものであって、限定的
なものではない。例えば、第１６図に示すようにウエハ
ー１５２の上に９個の隣接したダイ２４０〜２４９（３
×３アレイ）を試験しかつメタライズし、次にその９個
のダイを相互接続して１つのスーパー・ダイ２５４を形
成することによって極めて規模の大きい回路を作ること
ができる。
【００３８】これとは別に、本発明はトランジスタ・レ
ベルのみならず、標準ゲート、カスタム・ゲートあるい
は記憶装置のＩＣＬＵレベルでも実施できる。この場合
接点がより少なくなるが、交換する欠陥ＩＣＬＵに対す
るゲートまたはゲート群を余分に設けることが要求され
る。本発明はまたゲート・アレイに限定されず、いかな
る種類のＩＣ（例えば、カスタム論理またはＤＲＡＭ）
にも実施できる。
ベルのみならず、標準ゲート、カスタム・ゲートあるい
は記憶装置のＩＣＬＵレベルでも実施できる。この場合
接点がより少なくなるが、交換する欠陥ＩＣＬＵに対す
るゲートまたはゲート群を余分に設けることが要求され
る。本発明はまたゲート・アレイに限定されず、いかな
る種類のＩＣ（例えば、カスタム論理またはＤＲＡＭ）
にも実施できる。
【００３９】試験面の探触点を２×２ミル〜４×４ミル
の寸法に拡大する場合は、試験面には、回路製造を完了
した後でダイを分類するための機能的回路テスターとし
ての機能が追加されることになる。この例では、ピン・
カウント密度が現在の技術よりも高くなる。試験面は、
スルーホールや導電トレースを物理的に支持するもので
あれば窒化シリコンまたはポリマー等の二酸化シリコン
以外の可撓性材料で形成することもできる。
の寸法に拡大する場合は、試験面には、回路製造を完了
した後でダイを分類するための機能的回路テスターとし
ての機能が追加されることになる。この例では、ピン・
カウント密度が現在の技術よりも高くなる。試験面は、
スルーホールや導電トレースを物理的に支持するもので
あれば窒化シリコンまたはポリマー等の二酸化シリコン
以外の可撓性材料で形成することもできる。
【００４０】上記以外の実施例においては、試験用相互
接続部を被験ウエハーの表面上に形成する。この実施例
においては、試験面上に、相互接続されるメタライゼー
ション層を形成した格子状のＮ×Ｍ個の試験点からなる
試験面を形成しないで、ウエハー表面に相互接続メタラ
イゼーション部を形成し、（ＩＣＬＵの接点に対する直
接メタライゼーション接触部を形成し）、探触点をその
ウエハー上試験相互接続構造体の周りにリング状に配設
する。この方法によれば、前記実施例におけると同じ電
気的接続路が被験ＩＣＬＵに対して形成される。この実
施例の利点はかなり小さいＩＣＬＵまたは接点にも接近
可能であることであり、あるいはこの実施例によれば試
験面の接点の間隔を広げることができるとともに接点の
個数が少なくてすむ、即ち、わずかＮ＋Ｍ個の接点です
む。この実施例によれば、ウエハー上メタライゼーショ
ン構造の処理コストをほんの少しだけ増すだけで本発明
の潜在的使用範囲を大きく増大することができる。ウエ
ハー上メタライゼーション構造は一時的なものである。
これはアルミや、分離用レジスト誘電層等の金属で形成
される。試験面によってＩＣＬＵまたはデバイスを試験
するのにウエハー上相互接続構造を一旦使用した後、通
常のウエハー清掃方法によってウエハー表面から相互接
続構造をエッチングで除去する。 探触点構造体とその製作 本発明によれば探触点の直径は数ミルからミクロン以下
までの範囲で可変である。被験ＩＣ上の電極接点または
パッドの直径が代表的には２〜５ミルである機能的ＩＣ
試験装置においては代表的にはより大きな探触点を使用
している。機能的ＩＣ試験装置において本発明の方法を
使用すればパッド・寸法を１ミル以下とすることができ
る。探触点構造体の各種実施例においては、その探触点
の長さの約１０％〜４０％に垂直探触点の接点を調整す
ることができる。この調整は、探触点の低応力ＣＶＤ二
酸化シリコン（ＳｉＯ2 ）材料のよく知られた可撓性あ
るいはポリアセチレン、ポリチオヘン、ポリピロール等
の各種導電性ポリマーのエラストマー特性の故に行うこ
とができる。従って、探触点のこれらの実施例は撓めら
れた後その原形を回復する可撓性構造体である。本発明
の１つの実施例において、特定探触点の可撓性によっ
て、上記のように流体背圧を使用しなくとも試験面にそ
のような探触点を使用することができる。
接続部を被験ウエハーの表面上に形成する。この実施例
においては、試験面上に、相互接続されるメタライゼー
ション層を形成した格子状のＮ×Ｍ個の試験点からなる
試験面を形成しないで、ウエハー表面に相互接続メタラ
イゼーション部を形成し、（ＩＣＬＵの接点に対する直
接メタライゼーション接触部を形成し）、探触点をその
ウエハー上試験相互接続構造体の周りにリング状に配設
する。この方法によれば、前記実施例におけると同じ電
気的接続路が被験ＩＣＬＵに対して形成される。この実
施例の利点はかなり小さいＩＣＬＵまたは接点にも接近
可能であることであり、あるいはこの実施例によれば試
験面の接点の間隔を広げることができるとともに接点の
個数が少なくてすむ、即ち、わずかＮ＋Ｍ個の接点です
む。この実施例によれば、ウエハー上メタライゼーショ
ン構造の処理コストをほんの少しだけ増すだけで本発明
の潜在的使用範囲を大きく増大することができる。ウエ
ハー上メタライゼーション構造は一時的なものである。
これはアルミや、分離用レジスト誘電層等の金属で形成
される。試験面によってＩＣＬＵまたはデバイスを試験
するのにウエハー上相互接続構造を一旦使用した後、通
常のウエハー清掃方法によってウエハー表面から相互接
続構造をエッチングで除去する。 探触点構造体とその製作 本発明によれば探触点の直径は数ミルからミクロン以下
までの範囲で可変である。被験ＩＣ上の電極接点または
パッドの直径が代表的には２〜５ミルである機能的ＩＣ
試験装置においては代表的にはより大きな探触点を使用
している。機能的ＩＣ試験装置において本発明の方法を
使用すればパッド・寸法を１ミル以下とすることができ
る。探触点構造体の各種実施例においては、その探触点
の長さの約１０％〜４０％に垂直探触点の接点を調整す
ることができる。この調整は、探触点の低応力ＣＶＤ二
酸化シリコン（ＳｉＯ2 ）材料のよく知られた可撓性あ
るいはポリアセチレン、ポリチオヘン、ポリピロール等
の各種導電性ポリマーのエラストマー特性の故に行うこ
とができる。従って、探触点のこれらの実施例は撓めら
れた後その原形を回復する可撓性構造体である。本発明
の１つの実施例において、特定探触点の可撓性によっ
て、上記のように流体背圧を使用しなくとも試験面にそ
のような探触点を使用することができる。
【００４１】機能的ＩＣウエハー・ソーター等の大きな
探触点の用途や、本発明によって実施されるＬＳＩの製
造の両方の目的に上記可調整探触点構造体を利用でき
る。こうした可調整探触点は極めて小さい（例えば、探
触点の最大部分の直径の約１．５〜２倍）心間距離で試
験面に配設することができ、またこれによって直径約
０．５μｍ以下、また接触パッドの心間距離１μｍ以下
の被験デバイスの接触パッドに接触できる。その他の実
施例においては、探触点構造体の直径は約０．２５μｍ
である。この探触点構造体はＣＶＤ法、電気メッキ法、
限定リソグラフ技法のいずれかでスケーリング可能であ
り、従って以下に述べるような、０．１μｍ以下の直径
をもつ探触点の製作が支援される。
探触点の用途や、本発明によって実施されるＬＳＩの製
造の両方の目的に上記可調整探触点構造体を利用でき
る。こうした可調整探触点は極めて小さい（例えば、探
触点の最大部分の直径の約１．５〜２倍）心間距離で試
験面に配設することができ、またこれによって直径約
０．５μｍ以下、また接触パッドの心間距離１μｍ以下
の被験デバイスの接触パッドに接触できる。その他の実
施例においては、探触点構造体の直径は約０．２５μｍ
である。この探触点構造体はＣＶＤ法、電気メッキ法、
限定リソグラフ技法のいずれかでスケーリング可能であ
り、従って以下に述べるような、０．１μｍ以下の直径
をもつ探触点の製作が支援される。
【００４２】使用時には、各探触点はワイプ動作を行っ
た被験回路デバイスの接触パッド（電極）に係合かつ電
気的に接触する。被験デバイスの接触パッドにおける、
接触点のそのワイプ動作は、アルミ等の自然酸化物から
なる上記薄膜を形成する金属からその接触パッドが作ら
れている場合にオーム接触を得るのに必要である。また
そのワイプ動作は、接触パッドの上にある自然酸化物の
薄膜の中で起こる。このワイプ動作は二酸化シリコン支
持膜の背後に設けた試験流体の機械的振動によって行わ
れる。試験面に、背圧をもたらす流体を与えない実施例
においては、導電性を与えるべくドピングしたポリアセ
チレン等の、導電性エラストマーポリマーの５μ〜１０
ミル厚の層を試験面の探触点に直接向きあった側の圧電
材層の上に形成する。上記エラストマー材は、ＤＵＴの
接触時の負荷および圧電によって発生するワイプ動作に
よって試験面に加わる剪断応力を吸収する。上記圧電材
はこの場合、所望周波数の電圧を印加されると振動させ
られ、これによって被験基板の表面上で探触点の先端を
ワイプ動作させる。
た被験回路デバイスの接触パッド（電極）に係合かつ電
気的に接触する。被験デバイスの接触パッドにおける、
接触点のそのワイプ動作は、アルミ等の自然酸化物から
なる上記薄膜を形成する金属からその接触パッドが作ら
れている場合にオーム接触を得るのに必要である。また
そのワイプ動作は、接触パッドの上にある自然酸化物の
薄膜の中で起こる。このワイプ動作は二酸化シリコン支
持膜の背後に設けた試験流体の機械的振動によって行わ
れる。試験面に、背圧をもたらす流体を与えない実施例
においては、導電性を与えるべくドピングしたポリアセ
チレン等の、導電性エラストマーポリマーの５μ〜１０
ミル厚の層を試験面の探触点に直接向きあった側の圧電
材層の上に形成する。上記エラストマー材は、ＤＵＴの
接触時の負荷および圧電によって発生するワイプ動作に
よって試験面に加わる剪断応力を吸収する。上記圧電材
はこの場合、所望周波数の電圧を印加されると振動させ
られ、これによって被験基板の表面上で探触点の先端を
ワイプ動作させる。
【００４３】また本発明においては、探触点圧力を制御
する圧電材への電圧入力の周波数を使用して探触点先端
をワイプ動作させる。電圧を周波数が適正であれば圧電
材が振動させられ、その振動が貯気槽内の流体を通じて
探触点へ伝達される。圧電材層を第１層に隣接しかつ約
５０ミルだけその第１層から離隔した位置に追加設置
し、これを用いて試験面に加えられた力を測定する。こ
の追加圧電材層は機械的応力を加えられると弱い電圧を
発生する。これらの電圧は検出されて、試験面での負荷
等価値に変換される。それらの測定値を用いて第１７
（ａ）図に試験面と支持板の横断面図で示すように試験
面での過負荷圧力を測定するのに使用する。第１７
（ａ）図は横断面図であって、試験面膜２７０と支持板
２７２を示し、また圧電材２７４を圧力センサーとして
試験面の流体充填貯気槽２７６に装填使用しているとこ
ろを示している。同図はまた流体ポート２７８と圧電発
生器２８０も示す。
する圧電材への電圧入力の周波数を使用して探触点先端
をワイプ動作させる。電圧を周波数が適正であれば圧電
材が振動させられ、その振動が貯気槽内の流体を通じて
探触点へ伝達される。圧電材層を第１層に隣接しかつ約
５０ミルだけその第１層から離隔した位置に追加設置
し、これを用いて試験面に加えられた力を測定する。こ
の追加圧電材層は機械的応力を加えられると弱い電圧を
発生する。これらの電圧は検出されて、試験面での負荷
等価値に変換される。それらの測定値を用いて第１７
（ａ）図に試験面と支持板の横断面図で示すように試験
面での過負荷圧力を測定するのに使用する。第１７
（ａ）図は横断面図であって、試験面膜２７０と支持板
２７２を示し、また圧電材２７４を圧力センサーとして
試験面の流体充填貯気槽２７６に装填使用しているとこ
ろを示している。同図はまた流体ポート２７８と圧電発
生器２８０も示す。
【００４４】試験装置の物理的配向として同装置はＤＵ
Ｔ基板の下方（すなわち直下）に設けてよい。こうすれ
ば膜２７０背後の貯気槽２７６から試験面膜２７０が重
力によって下方へ歪むのを防止できる。これに代わっ
て、試験面２７０の位置は直感的に考える位置と逆にな
っている、あるいはＤＵＴ基板は試験面２７０の上方に
保持され、かつ試験面２７９は持上げられてＤＵＴ基板
と接触させられている。このようにして、試験面２７０
は内部流体圧力を加えられている際にその原形を維持し
易くなっている。多くの用途において、機械的垂直調整
手段を追加使用すれば、圧力発生器２８０からの追加の
圧電発生圧力を加えなくとも試験面のすべての探触点
（図示せず）をＤＵＴ基板に完全接触させることができ
る。 探触点構造体 本発明による２種類の探触点構造体と各種探触点先端の
構造とを以下に説明する。これらの探触点構造体と先端
構造は試験面に、組合わせを限定することなく使用でき
る。 固形探触点 第１７（ｂ）図に示すように、１つの実施例において、
垂直接触負荷に合うように水平に曲がる（撓む）固形探
触点は比較的薄くかつ長細くなっていて、長さと直径と
の比率が約１／１０〜１／４０になっている。また第１
７（ｂ）図の横断面図は、ＣＶＤタングステンで形成し
た中心電極２８２をもつ固形探触点を示す。その中心電
極２８２は金属探触点先端（好ましくは、金メッキした
チタニウムまたはタングステン）と試験面２８６の相互
接続トレースとの間に接触をもたらす。探触点の軸２８
８は、試験面膜２９０と同様に低応力ＣＶＤ二酸化シリ
コンである。またそれらの二酸化シリコン層２８８，２
９０が一緒になって試験面２９２を形成している。
Ｔ基板の下方（すなわち直下）に設けてよい。こうすれ
ば膜２７０背後の貯気槽２７６から試験面膜２７０が重
力によって下方へ歪むのを防止できる。これに代わっ
て、試験面２７０の位置は直感的に考える位置と逆にな
っている、あるいはＤＵＴ基板は試験面２７０の上方に
保持され、かつ試験面２７９は持上げられてＤＵＴ基板
と接触させられている。このようにして、試験面２７０
は内部流体圧力を加えられている際にその原形を維持し
易くなっている。多くの用途において、機械的垂直調整
手段を追加使用すれば、圧力発生器２８０からの追加の
圧電発生圧力を加えなくとも試験面のすべての探触点
（図示せず）をＤＵＴ基板に完全接触させることができ
る。 探触点構造体 本発明による２種類の探触点構造体と各種探触点先端の
構造とを以下に説明する。これらの探触点構造体と先端
構造は試験面に、組合わせを限定することなく使用でき
る。 固形探触点 第１７（ｂ）図に示すように、１つの実施例において、
垂直接触負荷に合うように水平に曲がる（撓む）固形探
触点は比較的薄くかつ長細くなっていて、長さと直径と
の比率が約１／１０〜１／４０になっている。また第１
７（ｂ）図の横断面図は、ＣＶＤタングステンで形成し
た中心電極２８２をもつ固形探触点を示す。その中心電
極２８２は金属探触点先端（好ましくは、金メッキした
チタニウムまたはタングステン）と試験面２８６の相互
接続トレースとの間に接触をもたらす。探触点の軸２８
８は、試験面膜２９０と同様に低応力ＣＶＤ二酸化シリ
コンである。またそれらの二酸化シリコン層２８８，２
９０が一緒になって試験面２９２を形成している。
【００４５】第１８図のその他の実施例において見られ
るように、探触点３１２は、その回りに薄い金属筒３１
６を形成した二酸化シリコン・コア３１４と、やはり二
酸化シリコンの外層３１８とを有している。また、金属
先端３２０、金属トレース電極３２２、可撓性のＳｉＯ
2 層３２４，３２６も設けられている。それらの層３１
８，３２４，３２６は一緒に試験面３２８を形成してい
る。また円筒電極３１６は第１７（ｂ）図に示す固形中
心電極よりもその電流搬送表面積が大きくなっている。 圧縮可能探触点 第１９（ａ）図は圧縮可能な第２の探触点構造体３３０
を示す。この例において、探触点３３０は中空であり、
そしてその探触点３３０を圧縮していた負荷３３４（す
なわち、ＩＣ接触点３３６）を除去すると圧縮可能探触
点３３０にその原形を回復させるために探触点３３０の
内部に加わる流体背圧を用いている。探触点３３０はそ
の構成要素として、金メッキしたタングステンまたはチ
タニウムで作った先端部３３８と、厚みが１００Å〜４
０００Åである二酸化シリコンの壁部３４０と、やはり
金メッキした厚み１０〜１０００Åの内部金電極３４２
とを含む。試験面３４４も示しているが、これの厚みは
１．５〜４．０μｍである。探触点３３０は第１９
（ｂ）図には負荷３３４を加えられたその圧縮された状
態（すなわち、「爆縮した状態」）を示す。
るように、探触点３１２は、その回りに薄い金属筒３１
６を形成した二酸化シリコン・コア３１４と、やはり二
酸化シリコンの外層３１８とを有している。また、金属
先端３２０、金属トレース電極３２２、可撓性のＳｉＯ
2 層３２４，３２６も設けられている。それらの層３１
８，３２４，３２６は一緒に試験面３２８を形成してい
る。また円筒電極３１６は第１７（ｂ）図に示す固形中
心電極よりもその電流搬送表面積が大きくなっている。 圧縮可能探触点 第１９（ａ）図は圧縮可能な第２の探触点構造体３３０
を示す。この例において、探触点３３０は中空であり、
そしてその探触点３３０を圧縮していた負荷３３４（す
なわち、ＩＣ接触点３３６）を除去すると圧縮可能探触
点３３０にその原形を回復させるために探触点３３０の
内部に加わる流体背圧を用いている。探触点３３０はそ
の構成要素として、金メッキしたタングステンまたはチ
タニウムで作った先端部３３８と、厚みが１００Å〜４
０００Åである二酸化シリコンの壁部３４０と、やはり
金メッキした厚み１０〜１０００Åの内部金電極３４２
とを含む。試験面３４４も示しているが、これの厚みは
１．５〜４．０μｍである。探触点３３０は第１９
（ｂ）図には負荷３３４を加えられたその圧縮された状
態（すなわち、「爆縮した状態」）を示す。
【００４６】第２０（ａ）図は別の探触点構造体３４８
を示し、その直径ｄは約１〜４μｍ、高さｈが約４〜１
２μｍとなっている。この探触点３４８の壁部は二酸化
シリコン層３５０と、金属埋設層３５２とからなり、そ
れら２つの層を合わせると厚みが約１００〜４０００Å
となっている。試験面３５４は二酸化シリコンであり、
その厚みは代表的には１．５〜４．０μｍである。探触
点の壁部も金属層と、二酸化シリコン内層とで構成して
もよく、この場合も探触点３４８と同様の横断面壁厚み
を有する。探触点の内部３５６は中空であるため、その
内部に流体を供給充填することができる。探触点の先端
３５８は下記のようにタングステン／金あるいはチタニ
ウム／金等の耐火金属／金の構成にするのが好ましい。
を示し、その直径ｄは約１〜４μｍ、高さｈが約４〜１
２μｍとなっている。この探触点３４８の壁部は二酸化
シリコン層３５０と、金属埋設層３５２とからなり、そ
れら２つの層を合わせると厚みが約１００〜４０００Å
となっている。試験面３５４は二酸化シリコンであり、
その厚みは代表的には１．５〜４．０μｍである。探触
点の壁部も金属層と、二酸化シリコン内層とで構成して
もよく、この場合も探触点３４８と同様の横断面壁厚み
を有する。探触点の内部３５６は中空であるため、その
内部に流体を供給充填することができる。探触点の先端
３５８は下記のようにタングステン／金あるいはチタニ
ウム／金等の耐火金属／金の構成にするのが好ましい。
【００４７】第２０（ａ）図の探触点３４８は第２０
（ｂ）にも示してあり、この図では、その探触点３４８
は被験回路デバイス３６０の接触パッド３６２との接触
によって圧縮されている。第２０（ｂ）図に示すよう
に、探触点の高さは約１〜４μｍだけ圧縮されている。
この探触点３４８の側壁３５０，３５２は二酸化シリコ
ン層３５０の非弾性のために部分的に圧壊している。
（ｂ）にも示してあり、この図では、その探触点３４８
は被験回路デバイス３６０の接触パッド３６２との接触
によって圧縮されている。第２０（ｂ）図に示すよう
に、探触点の高さは約１〜４μｍだけ圧縮されている。
この探触点３４８の側壁３５０，３５２は二酸化シリコ
ン層３５０の非弾性のために部分的に圧壊している。
【００４８】しかしながら、探触点３４８の側壁３５
０，３５２の相対的厚みおよびそれらの低表面張力によ
り、探触点３４８は第２０（ａ）図に示すように負荷を
除去するとその原形を回復することができる。探触点３
４８の内部３５６を満たす流体としては市販されている
フロリナート（Ｆｌｏｒｉｎｅｒｔ）を使用するのが好
ましい。探触点３４８の側壁３５０，３５２は、代表的
には１．５〜４μｍの厚みをもつ支持用低応力二酸化シ
リコン膜３５４よりも実質的には厚みが薄い。また探触
点３４８の側壁は埋設金属筒電極３５２を含み、この電
極は探触点３４８を支持する二酸化シリコン膜３５４の
内部になる導電相互接続構造体（図示せず）に金属探触
点先端３５８を接続させるものである。
０，３５２の相対的厚みおよびそれらの低表面張力によ
り、探触点３４８は第２０（ａ）図に示すように負荷を
除去するとその原形を回復することができる。探触点３
４８の内部３５６を満たす流体としては市販されている
フロリナート（Ｆｌｏｒｉｎｅｒｔ）を使用するのが好
ましい。探触点３４８の側壁３５０，３５２は、代表的
には１．５〜４μｍの厚みをもつ支持用低応力二酸化シ
リコン膜３５４よりも実質的には厚みが薄い。また探触
点３４８の側壁は埋設金属筒電極３５２を含み、この電
極は探触点３４８を支持する二酸化シリコン膜３５４の
内部になる導電相互接続構造体（図示せず）に金属探触
点先端３５８を接続させるものである。
【００４９】任意選択によるが、圧縮可能な探触点３４
８においては、製造中（後述）に、探触点３５６の内部
を金属蒸着によって充填し、その充填物を、内部先端３
５８における金属だけが残るまで選択的にエッチングで
除去してもよい。 ハイブリッド探触点構造体 第２１図の横断面図は、ハイブリッドの（固形であると
ともに圧縮可能な）探触点構造体を示す。この構造体は
その探触点を試験面３６３に取付けた倍の応力を最小に
するものである。探触点は主として低応力の二酸化シリ
コン３６４−１，３６４−３，３６４−４で政策するの
が好ましい。この探触点は、二酸化シリコン外壁３６４
−１をもつ金属コア（好ましくはＣＶＤタングステン
製）を備える。また同図はチタニウムまたはタングステ
ンを金メッキした先端３６５と金属トレース層３６４−
５も示している。 その他の探触点構造体 第２２図の横断面図は、試験面３７０にそれぞれの尖っ
ていない金属探触点先端３６８−１，３６８−２，３６
８−３をおいた３つの圧縮形探触点３６６−１，３６６
−２，３６６−３を示す。図では、試験面相互接続トレ
ース３７２は低応力二酸化シリコン試験面３７６に埋設
された３６６−２等の探触点の筒状電極３７４および探
触点３６６−２の側壁と接触し、試験面相互接続トレー
ス３７２と探触点先端３６８−２とを接続している。
８においては、製造中（後述）に、探触点３５６の内部
を金属蒸着によって充填し、その充填物を、内部先端３
５８における金属だけが残るまで選択的にエッチングで
除去してもよい。 ハイブリッド探触点構造体 第２１図の横断面図は、ハイブリッドの（固形であると
ともに圧縮可能な）探触点構造体を示す。この構造体は
その探触点を試験面３６３に取付けた倍の応力を最小に
するものである。探触点は主として低応力の二酸化シリ
コン３６４−１，３６４−３，３６４−４で政策するの
が好ましい。この探触点は、二酸化シリコン外壁３６４
−１をもつ金属コア（好ましくはＣＶＤタングステン
製）を備える。また同図はチタニウムまたはタングステ
ンを金メッキした先端３６５と金属トレース層３６４−
５も示している。 その他の探触点構造体 第２２図の横断面図は、試験面３７０にそれぞれの尖っ
ていない金属探触点先端３６８−１，３６８−２，３６
８−３をおいた３つの圧縮形探触点３６６−１，３６６
−２，３６６−３を示す。図では、試験面相互接続トレ
ース３７２は低応力二酸化シリコン試験面３７６に埋設
された３６６−２等の探触点の筒状電極３７４および探
触点３６６−２の側壁と接触し、試験面相互接続トレー
ス３７２と探触点先端３６８−２とを接続している。
【００５０】各探触点３６６−１，３６６−２，３６６
−３は同様の直径ｄを有し、かつ隣接探触点同士の心間
距離をｘとして圧縮可能である。その距離ｘは代表的に
は１〜２０μであるが、好ましくは直径ｄを約１．５倍
した値の距離である。この間隔によって試験面でデバイ
ス・レベル（すなわちトランジスタ・レベル）で最小図
形寸法の集積回路を探触することができる。第２２図は
無負荷状態での探触点３６６−１，３６６−２，３６６
−３を示す。
−３は同様の直径ｄを有し、かつ隣接探触点同士の心間
距離をｘとして圧縮可能である。その距離ｘは代表的に
は１〜２０μであるが、好ましくは直径ｄを約１．５倍
した値の距離である。この間隔によって試験面でデバイ
ス・レベル（すなわちトランジスタ・レベル）で最小図
形寸法の集積回路を探触することができる。第２２図は
無負荷状態での探触点３６６−１，３６６−２，３６６
−３を示す。
【００５１】第２３図は第２２図に示す探触点３６６−
１，３６６−２，３６６−３がＤＵＴ基板３８０と接触
している（負荷下にある）状態を示す横断面図である。
同図は、圧縮可能な探触点３６６−１，３６６−２，３
６６−３は各々各ＤＵＴ基板接点３８０−１，３８０−
２，３８０−３の高さ偏差に対応できるようになってお
り、従って、その長さの４０％ほどでよい各探触点の独
立した高さ調整能力を示すものである。図示のように、
各探触点３６６−１，３６６−２，３６６−３（金属探
触点先端３６８−１，３６８−２，３６８−３を含む）
は探触点高さの２〜３μｍで約１μｍだけ変形する。探
触点３８２の表面厚みは支持用試験膜３７０の厚みの約
１／４以下である。探触点の直径が１ミルに近くてよい
機能的試験では、探触点壁（または側壁）はその厚みが
支持用試験膜と同じでよい。探触点の壁厚をこれより小
さくすると可撓性が大きくなる。
１，３６６−２，３６６−３がＤＵＴ基板３８０と接触
している（負荷下にある）状態を示す横断面図である。
同図は、圧縮可能な探触点３６６−１，３６６−２，３
６６−３は各々各ＤＵＴ基板接点３８０−１，３８０−
２，３８０−３の高さ偏差に対応できるようになってお
り、従って、その長さの４０％ほどでよい各探触点の独
立した高さ調整能力を示すものである。図示のように、
各探触点３６６−１，３６６−２，３６６−３（金属探
触点先端３６８−１，３６８−２，３６８−３を含む）
は探触点高さの２〜３μｍで約１μｍだけ変形する。探
触点３８２の表面厚みは支持用試験膜３７０の厚みの約
１／４以下である。探触点の直径が１ミルに近くてよい
機能的試験では、探触点壁（または側壁）はその厚みが
支持用試験膜と同じでよい。探触点の壁厚をこれより小
さくすると可撓性が大きくなる。
【００５２】第２４図は尖った探触点先端３８８−１，
３８８−２，３８８−３をもつ圧縮可能な探触点３８６
−１，３８６−２，３８６−３の別の構造を示してい
る。３８８−１等の各探触点先端の形状は、探触点接点
寸法を小さくし、また被験接触パッドの上に形成する自
然二酸化物を破壊する効率を高めることによって、探触
点体３９０の直径とは無関係に探触点３８６−１の接触
能力を高める。以下に述べるように本発明の探触点製作
方法によれば各種探触点先端構造を得ることができる。
３８８−２，３８８−３をもつ圧縮可能な探触点３８６
−１，３８６−２，３８６−３の別の構造を示してい
る。３８８−１等の各探触点先端の形状は、探触点接点
寸法を小さくし、また被験接触パッドの上に形成する自
然二酸化物を破壊する効率を高めることによって、探触
点体３９０の直径とは無関係に探触点３８６−１の接触
能力を高める。以下に述べるように本発明の探触点製作
方法によれば各種探触点先端構造を得ることができる。
【００５３】図示のように、探触点同士の間の心間距離
ｘは約３〜６μｍである。各探触点はその直径ｄが約２
〜４μｍである。また各探触点の高さｈは約４〜１０μ
ｍである。第２５図に示すように、第２４図に示す構造
体はＤＵＴ基板３９２からの負荷を受けると若干変形す
る。約１０００〜４０００Åの厚みをもつ側壁はＤＵＴ
接点３９４−１，３９４−２，３９４−３の負荷で圧縮
される。試験表面３９６は約１．５〜４μｍの厚みをも
つ。
ｘは約３〜６μｍである。各探触点はその直径ｄが約２
〜４μｍである。また各探触点の高さｈは約４〜１０μ
ｍである。第２５図に示すように、第２４図に示す構造
体はＤＵＴ基板３９２からの負荷を受けると若干変形す
る。約１０００〜４０００Åの厚みをもつ側壁はＤＵＴ
接点３９４−１，３９４−２，３９４−３の負荷で圧縮
される。試験表面３９６は約１．５〜４μｍの厚みをも
つ。
【００５４】試験面３９６は好ましくは、低応力の二酸
化シリコンあるいは窒化シリコンである。各探触点先端
３８８−１，３８８−２，３８８−３は任意ではあるが
純金で電気メッキしたチタニウムまたはタングステン
（選んだ硬質金属上に自然酸化物が形成されるのを防止
するのに適したバリヤー金属層を用いてもよい）で作ら
れる。この実施例における尖った探触点先端３８８−
１，３８８−２，３８８−３によって被験デバイス３９
２への低圧接触を得ることができる。圧縮可能な探触点
構造体では、すべての探触点に対する圧力が均一にな
り、また緊密保隔された探触点３８６−１，３８６−
２，３８６−３を独立的に垂直調整することができる。
化シリコンあるいは窒化シリコンである。各探触点先端
３８８−１，３８８−２，３８８−３は任意ではあるが
純金で電気メッキしたチタニウムまたはタングステン
（選んだ硬質金属上に自然酸化物が形成されるのを防止
するのに適したバリヤー金属層を用いてもよい）で作ら
れる。この実施例における尖った探触点先端３８８−
１，３８８−２，３８８−３によって被験デバイス３９
２への低圧接触を得ることができる。圧縮可能な探触点
構造体では、すべての探触点に対する圧力が均一にな
り、また緊密保隔された探触点３８６−１，３８６−
２，３８６−３を独立的に垂直調整することができる。
【００５５】第２６（ａ）図、第２６（ｂ）図は長細い
固形探触点４０２を支持する圧縮可能な探触点部分４０
０をもつ別構成のハイブリッド探触点を示す。上記のよ
うな探触点の圧縮部分４００は中空であり、代表的には
流体４０４を充填されている。第２６（ｂ）図に示すよ
うに、第２６（ｂ）図に示す探触点構造は負荷４０６で
圧縮される。探触点の固形部分４０２の直径は約０．５
〜１．０μｍである。圧縮可能な探触点部分４００の側
壁はその厚みが約０．２５〜０．５μｍであり、低応力
二酸化シリコン４０８と内部金属４１０で作られてい
る。探触点の圧縮可能な部分４００はその直径が約１〜
５μｍである。
固形探触点４０２を支持する圧縮可能な探触点部分４０
０をもつ別構成のハイブリッド探触点を示す。上記のよ
うな探触点の圧縮部分４００は中空であり、代表的には
流体４０４を充填されている。第２６（ｂ）図に示すよ
うに、第２６（ｂ）図に示す探触点構造は負荷４０６で
圧縮される。探触点の固形部分４０２の直径は約０．５
〜１．０μｍである。圧縮可能な探触点部分４００の側
壁はその厚みが約０．２５〜０．５μｍであり、低応力
二酸化シリコン４０８と内部金属４１０で作られてい
る。探触点の圧縮可能な部分４００はその直径が約１〜
５μｍである。
【００５６】探触点の圧縮可能部分４００は、厚みが代
表的には１．５〜４．０μｍである試験面４１２上に形
成される。固形部分４０２の先端４１４は金メッキした
タングステンあるいはチタニウムである。 探触点の製作 上述の探触点構造体においては、探触点は好ましくは、
被験デバイスの接触電極またはパッドに接触するために
硬質金属先端を有する。その先端の形状は第２２図、第
２２（ａ）図に示すように平坦コーン形状、あるいは第
１９（ａ）図、第２４図に示すように尖ったもの等の様
々なものでよい。上記の探触点は好ましくは、タングス
テンまたはチタニウム等の硬質金属コアを有し、保守段
階で定期的に再メッキできる金メッキ表面を有する。こ
れらの探触点構造体を従来の半導体処理技法でまた小さ
い、回路デバイス素子の最小図形寸法で寸法スケーリン
グして１ｍ以下の直径の各種回路デバイス接触パッド
（電極）との電気接触を得ることができる。直径が約１
／２〜数μｍの探触点は下記のように製作する。第２７
（ａ）図〜第２７（ｈ）は圧縮可能探触点の製作、第２
８（ａ）図〜第２８（ｈ）図は下記の固形探触点の製作
における対応段階を示している。
表的には１．５〜４．０μｍである試験面４１２上に形
成される。固形部分４０２の先端４１４は金メッキした
タングステンあるいはチタニウムである。 探触点の製作 上述の探触点構造体においては、探触点は好ましくは、
被験デバイスの接触電極またはパッドに接触するために
硬質金属先端を有する。その先端の形状は第２２図、第
２２（ａ）図に示すように平坦コーン形状、あるいは第
１９（ａ）図、第２４図に示すように尖ったもの等の様
々なものでよい。上記の探触点は好ましくは、タングス
テンまたはチタニウム等の硬質金属コアを有し、保守段
階で定期的に再メッキできる金メッキ表面を有する。こ
れらの探触点構造体を従来の半導体処理技法でまた小さ
い、回路デバイス素子の最小図形寸法で寸法スケーリン
グして１ｍ以下の直径の各種回路デバイス接触パッド
（電極）との電気接触を得ることができる。直径が約１
／２〜数μｍの探触点は下記のように製作する。第２７
（ａ）図〜第２７（ｈ）は圧縮可能探触点の製作、第２
８（ａ）図〜第２８（ｈ）図は下記の固形探触点の製作
における対応段階を示している。
【００５７】（１）試験面を後段階で付着させる半導体
基板４２２（ウエハー）または基板材における所望探触
点体の寸法に等しい深さと直径で穴４２０（第２７
（ａ）図、第２８（ａ）図）を穿設もしくはエッチング
で形成する。任意ではあるが、初期試験面厚みを得るた
めのエッチングの前に低応力二酸化シリコンの０．５〜
２μｍ厚の層（図示せず）を施してもよい。第２７
（ｂ）、第２８（ｂ）図に示すように、１００〜２００
０Å厚の低応力ＣＶＤ二酸化シリコン層４２４を溝また
は穴４２０の中にＣＶＤ法によって沈着させる。１つの
実施例においては、先ずニクロムまたはタングステン等
の極めて薄い（１００Å）バリヤー（保護）層（図示せ
ず）を付着させて基盤のエッチングによる選択的除去の
際にその基板４２２から探触点を分離させる。その保護
金属層は後段階で除去する。
基板４２２（ウエハー）または基板材における所望探触
点体の寸法に等しい深さと直径で穴４２０（第２７
（ａ）図、第２８（ａ）図）を穿設もしくはエッチング
で形成する。任意ではあるが、初期試験面厚みを得るた
めのエッチングの前に低応力二酸化シリコンの０．５〜
２μｍ厚の層（図示せず）を施してもよい。第２７
（ｂ）、第２８（ｂ）図に示すように、１００〜２００
０Å厚の低応力ＣＶＤ二酸化シリコン層４２４を溝また
は穴４２０の中にＣＶＤ法によって沈着させる。１つの
実施例においては、先ずニクロムまたはタングステン等
の極めて薄い（１００Å）バリヤー（保護）層（図示せ
ず）を付着させて基盤のエッチングによる選択的除去の
際にその基板４２２から探触点を分離させる。その保護
金属層は後段階で除去する。
【００５８】（２）第２７（ｃ）図、第２８（ｃ）図に
示すように、１００〜３００Å厚のタングステン層４２
６をＣＶＤ形成し、また任意であるが低応力二酸化シリ
コン層４２４の上に２００〜４００Å厚の金層を高率で
メタライゼーション沈着させる。必要に応じて従来技術
で基板４２２の表面の探触点の溝４２０同士の間のタン
グステン層４２６に金属トレースをマスキングかつ形成
する。
示すように、１００〜３００Å厚のタングステン層４２
６をＣＶＤ形成し、また任意であるが低応力二酸化シリ
コン層４２４の上に２００〜４００Å厚の金層を高率で
メタライゼーション沈着させる。必要に応じて従来技術
で基板４２２の表面の探触点の溝４２０同士の間のタン
グステン層４２６に金属トレースをマスキングかつ形成
する。
【００５９】（３）溝４２０の中に１０００Å〜２００
０Å厚の低応力二酸化シリコン層４２８をＣＶＤ形成し
て、第２８（ｄ）図に示す固形探触点構造体を製作する
場合であるがその溝４２０を完全もしくは完全に近く充
填する。第２７（ｄ）図に示す圧縮可能な探触点構造体
の場合は、後段階でその溝４２０にポリシリコンまたは
金属の層４２９を充填して、選択的エッチングで、最後
の１μｍまたは２μｍの層を除く沈着した材料を除去し
て探触点の内部になる探触点先端に対する硬化裏打ちを
形成する。
０Å厚の低応力二酸化シリコン層４２８をＣＶＤ形成し
て、第２８（ｄ）図に示す固形探触点構造体を製作する
場合であるがその溝４２０を完全もしくは完全に近く充
填する。第２７（ｄ）図に示す圧縮可能な探触点構造体
の場合は、後段階でその溝４２０にポリシリコンまたは
金属の層４２９を充填して、選択的エッチングで、最後
の１μｍまたは２μｍの層を除く沈着した材料を除去し
て探触点の内部になる探触点先端に対する硬化裏打ちを
形成する。
【００６０】（４）探触点にスルーホール４３２を穿設
し、そして適正な厚みの低応力二酸化シリコンの誘電層
４３６，４３８で、第２７（ｄ）図、第２８（ｄ）図に
示すように、１つもしくはそれ以上の追加メタライゼー
ション相互接続層４３４を沈着させて試験面の全体的に
望ましい二酸化シリコン層厚みを得る。 （５）支持板（図示せず）に試験面を接着した後、探触
点先端処理を下記のように行う。
し、そして適正な厚みの低応力二酸化シリコンの誘電層
４３６，４３８で、第２７（ｄ）図、第２８（ｄ）図に
示すように、１つもしくはそれ以上の追加メタライゼー
ション相互接続層４３４を沈着させて試験面の全体的に
望ましい二酸化シリコン層厚みを得る。 （５）支持板（図示せず）に試験面を接着した後、探触
点先端処理を下記のように行う。
【００６１】（ａ）第２７（ｅ）図、第２８（ｅ）図に
示すように探触点構造体の先端４４０が１μｍ〜１μｍ
だけ露出するまで基板４２２を選択的にエッチングす
る。 （ｂ）低応力二酸化シリコンのバリヤー金属層と第１層
とをすべてエッチングで除去して第２７（ｆ）図、第２
８（ｆ）図に示すように第１金属層４２６を露出させ
る。
示すように探触点構造体の先端４４０が１μｍ〜１μｍ
だけ露出するまで基板４２２を選択的にエッチングす
る。 （ｂ）低応力二酸化シリコンのバリヤー金属層と第１層
とをすべてエッチングで除去して第２７（ｆ）図、第２
８（ｆ）図に示すように第１金属層４２６を露出させ
る。
【００６２】（ｃ）露出した探触電極４２６に適当な均
一電圧を印加し、試験面だけが電気メッキ浴（図示せ
ず）の中に沈むように試験装置のヘッド部をフロートに
入れて耐火性あるいは硬質金属を電気メッキする。ある
いは、第２７（ｇ）図、第２８（ｇ）図に示すように標
準のＩＣレジスト・パターニング技法と組み合わせて、
レジスト・マスクでパターニングするとともにエッチン
グして従来のＩＣ処理で、探触点先端の型を必要に応じ
て形成する。探触点先端の硬質金属の厚みは１０００Å
から数μｍの範囲で可変でよい。
一電圧を印加し、試験面だけが電気メッキ浴（図示せ
ず）の中に沈むように試験装置のヘッド部をフロートに
入れて耐火性あるいは硬質金属を電気メッキする。ある
いは、第２７（ｇ）図、第２８（ｇ）図に示すように標
準のＩＣレジスト・パターニング技法と組み合わせて、
レジスト・マスクでパターニングするとともにエッチン
グして従来のＩＣ処理で、探触点先端の型を必要に応じ
て形成する。探触点先端の硬質金属の厚みは１０００Å
から数μｍの範囲で可変でよい。
【００６３】第２７（ｇ）図、第２８（ｇ）図は、２つ
のレジスト層の使用も示している。第１のレジスト層４
４６（すなわち、最初に基板４２２に沈着させた層）が
第２レジスト層４５０の開口４４８を通じて展伸する。
より硬質の保護用第２レジスト層４５０によって、第１
レジスト層４４６の開口４５０の側壁を、探触点先端４
２２の型をなすアンダーカットでエッチングすることが
できる。これら２つのレジスト層４４６，４６０を使用
して、アンダーカットした側壁をもった開口４５０を形
成することは従来のＩＣ処理技法である。
のレジスト層の使用も示している。第１のレジスト層４
４６（すなわち、最初に基板４２２に沈着させた層）が
第２レジスト層４５０の開口４４８を通じて展伸する。
より硬質の保護用第２レジスト層４５０によって、第１
レジスト層４４６の開口４５０の側壁を、探触点先端４
２２の型をなすアンダーカットでエッチングすることが
できる。これら２つのレジスト層４４６，４６０を使用
して、アンダーカットした側壁をもった開口４５０を形
成することは従来のＩＣ処理技法である。
【００６４】（ｄ）第２７（ｈ）図、第２８（ｈ）図に
示すように基板４２２と金属保護用バリヤーの選択的エ
ッチング除去を完了する。 （ｅ）金層４５４（純度０．９９９９）で探触点先端を
電気メッキしてＤＵＴ（図示せず）とのオーミック接触
を促進する、あるいは銅等のその他の金属で電気メッキ
を行う。電気メッキは探触点のすべてあるいは選択した
ものに均一の電圧を印加することによって行う。その電
圧は試験面において形成した金属相互接続トレース４２
６，４３４を通じて探触点へ印加する。
示すように基板４２２と金属保護用バリヤーの選択的エ
ッチング除去を完了する。 （ｅ）金層４５４（純度０．９９９９）で探触点先端を
電気メッキしてＤＵＴ（図示せず）とのオーミック接触
を促進する、あるいは銅等のその他の金属で電気メッキ
を行う。電気メッキは探触点のすべてあるいは選択した
ものに均一の電圧を印加することによって行う。その電
圧は試験面において形成した金属相互接続トレース４２
６，４３４を通じて探触点へ印加する。
【００６５】上記のように、探触点製作には、探触点を
形成する基板を選択的にエッチング除去する工程が含ま
れ、最初に探触点先端の適当部分を露出させる。次に、
基板の選択的エッチングを停止し（基板は、試験面の二
酸化シリコン外層を保護している探触点の下部分に対す
る保護層として有効に作用する）、探触点先端の露出し
た二酸化シリコン層をエッチング除去して円筒電極の金
属コアを露出させ、また探触点をタングステンまたはチ
タニウム等の耐火金属でメッキまたは強化する。こうし
て基板の、除去すべき残留部分を継続して選択的にエッ
チングする。
形成する基板を選択的にエッチング除去する工程が含ま
れ、最初に探触点先端の適当部分を露出させる。次に、
基板の選択的エッチングを停止し（基板は、試験面の二
酸化シリコン外層を保護している探触点の下部分に対す
る保護層として有効に作用する）、探触点先端の露出し
た二酸化シリコン層をエッチング除去して円筒電極の金
属コアを露出させ、また探触点をタングステンまたはチ
タニウム等の耐火金属でメッキまたは強化する。こうし
て基板の、除去すべき残留部分を継続して選択的にエッ
チングする。
【００６６】探触点製作の別の実施例（第２９図参照）
においては、探触点先端の製作を先ず、シリコン基板に
沈着すべき金属薄膜をパターニングし、次に４〜１０μ
ｍ厚みのポリシリコンまたはポリマーの層４６２で被覆
する。その層４６２には４６４等の穴を、予め形成した
探触点先端まで異方的にエッチングし、その先端に第２
９図の横断面図に示すように（第２７（ａ）図、第２７
（ｃ）図、第２７（ｄ）図にも示すように）探触点を形
成する。また第２９図に示すのは上記のタングステン／
金層４６８、低応力二酸化シリコン層４７０，４７２，
４７４および電極４７６である。
においては、探触点先端の製作を先ず、シリコン基板に
沈着すべき金属薄膜をパターニングし、次に４〜１０μ
ｍ厚みのポリシリコンまたはポリマーの層４６２で被覆
する。その層４６２には４６４等の穴を、予め形成した
探触点先端まで異方的にエッチングし、その先端に第２
９図の横断面図に示すように（第２７（ａ）図、第２７
（ｃ）図、第２７（ｄ）図にも示すように）探触点を形
成する。また第２９図に示すのは上記のタングステン／
金層４６８、低応力二酸化シリコン層４７０，４７２，
４７４および電極４７６である。
【００６７】探触点を製作した後は、シリコン基板４６
６とポリシリコンまたはポリマーの層４６２を選択的に
エッチング除去して、第２７（ｈ）図または第２８
（ｈ）図に示すように自由な探触点を残す。この別途製
作方法によれば、先ず探触点先端を製作する、従って、
探触点から基板を選択的にエッチングしている間製作段
階を避けることになる。この実施例に長さが１０μｍ以
下の探触点を製作する場合に最も効果的である。 探触点と試験面との相互接続構造体 探触点の貯気槽領域の周りの試験面の集積回路に、ある
いは探触点の貯気槽領域の周りの接触パッドに、探触点
を接続する、試験面における相互接続メタライゼーショ
ンの好適実施例を以下に説明する。ここで述べる方法と
構造体は、複数のＩＣＬＵまたは回路デバイスを、総称
的行列組織化方法によって試験すべくそれらへの接近を
可能にし、また試験面における相互接続メタライゼーシ
ョン層を２つしか必要としない。相互接続メタライゼー
ションと、それが接続する制御論理との組織化は被験基
板表面へのＩＣＬＵの配置とは無関係である。ＤＵＴの
ＩＣＬＵに特有なのは探触点の位置決めと試験信号だけ
である。従って、各試験面の構成には、ＤＵＴのＩＣＬ
Ｕの配置に適合するカスタム・レイアイト／論理構成を
しない。
６とポリシリコンまたはポリマーの層４６２を選択的に
エッチング除去して、第２７（ｈ）図または第２８
（ｈ）図に示すように自由な探触点を残す。この別途製
作方法によれば、先ず探触点先端を製作する、従って、
探触点から基板を選択的にエッチングしている間製作段
階を避けることになる。この実施例に長さが１０μｍ以
下の探触点を製作する場合に最も効果的である。 探触点と試験面との相互接続構造体 探触点の貯気槽領域の周りの試験面の集積回路に、ある
いは探触点の貯気槽領域の周りの接触パッドに、探触点
を接続する、試験面における相互接続メタライゼーショ
ンの好適実施例を以下に説明する。ここで述べる方法と
構造体は、複数のＩＣＬＵまたは回路デバイスを、総称
的行列組織化方法によって試験すべくそれらへの接近を
可能にし、また試験面における相互接続メタライゼーシ
ョン層を２つしか必要としない。相互接続メタライゼー
ションと、それが接続する制御論理との組織化は被験基
板表面へのＩＣＬＵの配置とは無関係である。ＤＵＴの
ＩＣＬＵに特有なのは探触点の位置決めと試験信号だけ
である。従って、各試験面の構成には、ＤＵＴのＩＣＬ
Ｕの配置に適合するカスタム・レイアイト／論理構成を
しない。
【００６８】第３０図は試験面の上面図である。図示の
ｘ軸探触点相互接続トレース４８０−１，４８０−２，
…，４８０−ｋはともに１つのメタライゼーション層で
あり、またｙ軸探触点相互接続トレース４８２−１，４
８２−２，…，４８２−ｋは第２メタライゼーション層
である。ｘ軸トレース４８０−１，４８０−２，…，４
８０−ｋは試験装置支持板４８６に取付けた集積列（ｘ
軸）選択制御論理と試験信号発生回路４８４とに接続さ
れる。またｙ軸トレース４８２−１，４８２−２，…，
４８２−ｋトレースは、やはり試験装置支持板４８６に
取付けた集積行（ｙ軸）選択制御論理と試験信号受信回
路４８６とに接続される。試験装置の流体貯気槽４９２
の縁部４９０は有効試験面領域を画成する。
ｘ軸探触点相互接続トレース４８０−１，４８０−２，
…，４８０−ｋはともに１つのメタライゼーション層で
あり、またｙ軸探触点相互接続トレース４８２−１，４
８２−２，…，４８２−ｋは第２メタライゼーション層
である。ｘ軸トレース４８０−１，４８０−２，…，４
８０−ｋは試験装置支持板４８６に取付けた集積列（ｘ
軸）選択制御論理と試験信号発生回路４８４とに接続さ
れる。またｙ軸トレース４８２−１，４８２−２，…，
４８２−ｋトレースは、やはり試験装置支持板４８６に
取付けた集積行（ｙ軸）選択制御論理と試験信号受信回
路４８６とに接続される。試験装置の流体貯気槽４９２
の縁部４９０は有効試験面領域を画成する。
【００６９】上記相互接続金属層は１つの物理的接点に
おけるＤＵＴの特定領域に対するＩＣＬＵまたは回路デ
バイスのすべてへの同時接触をもたらし、またＩＣＬＵ
の順次または並列の試験を可能にする。本発明における
微粒試験方法ではＩＣＬＵを試験するのに限られた個数
の探触点しか要しない。従って、ＩＣＬＵを製作する基
板の各小さい領域に対して、多数の探触点を設けなけれ
ばならない。ＩＣＬＵあるいは回路デバイスあたり必要
な探触点は代表的には２〜１０個の間で可変である。Ｉ
ＣＬＵの配置ゲートアレイまたは記憶回路の場合ほどに
順序だっていればよく、あるいはカスタム回路の場合ほ
どランダムでもよいが、被験ＩＣＬＵに対する探触点へ
の相互接続の組織は試験手順の観点からほぼ行列構成に
なっている。
おけるＤＵＴの特定領域に対するＩＣＬＵまたは回路デ
バイスのすべてへの同時接触をもたらし、またＩＣＬＵ
の順次または並列の試験を可能にする。本発明における
微粒試験方法ではＩＣＬＵを試験するのに限られた個数
の探触点しか要しない。従って、ＩＣＬＵを製作する基
板の各小さい領域に対して、多数の探触点を設けなけれ
ばならない。ＩＣＬＵあるいは回路デバイスあたり必要
な探触点は代表的には２〜１０個の間で可変である。Ｉ
ＣＬＵの配置ゲートアレイまたは記憶回路の場合ほどに
順序だっていればよく、あるいはカスタム回路の場合ほ
どランダムでもよいが、被験ＩＣＬＵに対する探触点へ
の相互接続の組織は試験手順の観点からほぼ行列構成に
なっている。
【００７０】試験面の相互接続メタライゼーション構造
は代表的には、第３０図に示すように２つのメタライゼ
ーション層をもつが、その他の実施例では３金属層およ
び４金属層の構成が用いられる。特定の金属層のすべて
のトレースを第３０図に示すように２つの基準レイアイ
ト座標軸（ｘ軸またはｙ軸）のいずれか片方と平行にパ
ターニングされる。
は代表的には、第３０図に示すように２つのメタライゼ
ーション層をもつが、その他の実施例では３金属層およ
び４金属層の構成が用いられる。特定の金属層のすべて
のトレースを第３０図に示すように２つの基準レイアイ
ト座標軸（ｘ軸またはｙ軸）のいずれか片方と平行にパ
ターニングされる。
【００７１】ＩＣＬＵ入力信号および／または電圧基準
を片方の軸（ｘ軸）にとり、またＩＣＬＵ出力信号およ
び／または大地電圧基準をそれに直交する軸（ｙ軸）に
とる。こうして、いずれかの軸の制御論理によって特定
の金属トレースを選択（アドレス指定）することによ
り、特定のＩＣＬＵを金属トレースの交差点において独
立的に試験することができる。
を片方の軸（ｘ軸）にとり、またＩＣＬＵ出力信号およ
び／または大地電圧基準をそれに直交する軸（ｙ軸）に
とる。こうして、いずれかの軸の制御論理によって特定
の金属トレースを選択（アドレス指定）することによ
り、特定のＩＣＬＵを金属トレースの交差点において独
立的に試験することができる。
【００７２】ＩＣＬＵの特定試験をベースとしての選択
と試験信号発生のための情報は回路のＣＡＤレイアウト
・データベースから得る。そのＣＡＤレイアウト・デー
タベースはＩＣＬＵ（入力、出力電極の接点）の配置や
ＩＣＬＵの回路機能（電気的仕様）を規定する。これに
よって試験面探触点の配置や、後で試験の際にＩＣＬＵ
を選択するための金属トレース相互接続の同定に十分な
情報が得られる。
と試験信号発生のための情報は回路のＣＡＤレイアウト
・データベースから得る。そのＣＡＤレイアウト・デー
タベースはＩＣＬＵ（入力、出力電極の接点）の配置や
ＩＣＬＵの回路機能（電気的仕様）を規定する。これに
よって試験面探触点の配置や、後で試験の際にＩＣＬＵ
を選択するための金属トレース相互接続の同定に十分な
情報が得られる。
【００７３】ＩＣＬＵの試験は、選んだｘ軸（列）とｙ
軸（行）の金属トレースの交差点に位置する１つのＩＣ
ＬＵに特有のｘ軸およびｙ軸金属トレースが選択される
と行われる。従って、試験面がＤＵＴと１回物理的に接
触する際に、その試験面と探触点接触している関心ＩＣ
ＬＵがすべて列対行の電子的順次選択処理で同時に試験
される。監視ＩＣＬＵ以外のＩＣＬＵの試験を避けるた
めに基準軸によって入力信号と出力信号が組織化され
る。
軸（行）の金属トレースの交差点に位置する１つのＩＣ
ＬＵに特有のｘ軸およびｙ軸金属トレースが選択される
と行われる。従って、試験面がＤＵＴと１回物理的に接
触する際に、その試験面と探触点接触している関心ＩＣ
ＬＵがすべて列対行の電子的順次選択処理で同時に試験
される。監視ＩＣＬＵ以外のＩＣＬＵの試験を避けるた
めに基準軸によって入力信号と出力信号が組織化され
る。
【００７４】ＩＣＬＵは、２個又はそれ以上のＩＣＬＵ
の出力信号に対応した多数の行（出力）金属トレース
が、選ばれた列の関心ＩＣＬＵのすべてに対して共通の
入力信号を出す金属トレースの１列（入力）の選択に対
して別々の信号処理試験制御電子回路によって選択され
ると電子的に並列に試験される。これには、こうして並
列試験されているＩＣＬＵまたは回路デバイスが同一の
入力機能をもっていること、すなわち、選択したＩＣＬ
Ｕが同一の入力信号を受入れることが条件であるが、そ
れらのＩＣＬＵは実施中の試験の範囲内で同一または可
変の出力信号を出してもよい。従って、試験面と探触接
触している監視ＩＣＬＵはすべてそれらの試験が済むま
で２つまたはそれ以上のグループで並列に電子的に試験
される。
の出力信号に対応した多数の行（出力）金属トレース
が、選ばれた列の関心ＩＣＬＵのすべてに対して共通の
入力信号を出す金属トレースの１列（入力）の選択に対
して別々の信号処理試験制御電子回路によって選択され
ると電子的に並列に試験される。これには、こうして並
列試験されているＩＣＬＵまたは回路デバイスが同一の
入力機能をもっていること、すなわち、選択したＩＣＬ
Ｕが同一の入力信号を受入れることが条件であるが、そ
れらのＩＣＬＵは実施中の試験の範囲内で同一または可
変の出力信号を出してもよい。従って、試験面と探触接
触している監視ＩＣＬＵはすべてそれらの試験が済むま
で２つまたはそれ以上のグループで並列に電子的に試験
される。
【００７５】第３１図は第３０図に示すものと同様の試
験面相互接続メタライゼーションの上面図である。但
し、第３１図のデバイスは互いに他から独立して（すな
わち並列に）動作できる４つの同等領域４９６−１，４
９６−２，４９６−３，４９６−４に分割されている。
このため、試験装置の効率はより高く、また機能的に相
異なったＩＣＬＵを同時に試験できる。なお、２つの相
互接続層毎に独立した試験手段を有していれば、より多
数の相互接続メタライゼーション層を使用することによ
って同様の独立した並列試験も行うことができる。ま
た、４つのｘ軸集積選択器制御論理・試験信号発生回路
４８４−１，…，４８４−４と、また４つのｙ軸集積選
択器制御論理・試験信号回復回路４８８−１，…，４８
８−４も設けられている。
験面相互接続メタライゼーションの上面図である。但
し、第３１図のデバイスは互いに他から独立して（すな
わち並列に）動作できる４つの同等領域４９６−１，４
９６−２，４９６−３，４９６−４に分割されている。
このため、試験装置の効率はより高く、また機能的に相
異なったＩＣＬＵを同時に試験できる。なお、２つの相
互接続層毎に独立した試験手段を有していれば、より多
数の相互接続メタライゼーション層を使用することによ
って同様の独立した並列試験も行うことができる。ま
た、４つのｘ軸集積選択器制御論理・試験信号発生回路
４８４−１，…，４８４−４と、また４つのｙ軸集積選
択器制御論理・試験信号回復回路４８８−１，…，４８
８−４も設けられている。
【００７６】上記の試験方法はＩＣＬＵ間の金属相互接
続を形成する前にＩＣＬＵまたは回路デバイスを試験す
れば容易となり、また試験制御論理は、探触点を関心Ｉ
ＣＬＵに接続する行列また行だけを電気的に基準とす
る。相互接続メタライゼーションの製作の前は、ＩＣＬ
Ｕまたは回路デバイスがそれらを形成している基板上で
物理的に分離されていて、隣接ＩＣＬＵが発生する電気
信号が交換されるのを防止するようになっている。ＩＣ
ＬＵまたは回路デバイスを基準にするように選択されな
い試験面の行列は高いインピーダンスをもち、従って
「フロート」する（すなわち、試験面の基準電圧の１つ
にもたない）ようにされる。
続を形成する前にＩＣＬＵまたは回路デバイスを試験す
れば容易となり、また試験制御論理は、探触点を関心Ｉ
ＣＬＵに接続する行列また行だけを電気的に基準とす
る。相互接続メタライゼーションの製作の前は、ＩＣＬ
Ｕまたは回路デバイスがそれらを形成している基板上で
物理的に分離されていて、隣接ＩＣＬＵが発生する電気
信号が交換されるのを防止するようになっている。ＩＣ
ＬＵまたは回路デバイスを基準にするように選択されな
い試験面の行列は高いインピーダンスをもち、従って
「フロート」する（すなわち、試験面の基準電圧の１つ
にもたない）ようにされる。
【００７７】試験面が高い並列試験能力をもたらすため
のメタライゼーション式相互接続のパターンは多数が可
能である。また第３１図に示すようにより多くの金属層
やパターンの区画を必要とするその他のメタライゼーシ
ョン相互接続のパターニング方法もある。しかしながら
本発明は第３０図、第３１図に示す例に限定されるもの
ではない。 能動マトリクス探触点制御 「能動マトリクス」と称する、試験面の実施例では、探
触点への基準電圧（すなわち、ＤＵＴへの入力）または
探触点からの出力電圧を制御する目的で各探触点に隣接
する、デュアルゲートＪＦＥＴあるいはＭＯＳＦＥＴト
ランジスタ等のスイッチング機構を設ける。各トランジ
スタのゲートは、試験信号を出す金属トレースから分離
した、制御論理からの１対の直交（ｘ，ｙ軸）制御金属
トレースへ接続されている。この３つまたは４つの金属
層相互接続構造によれば並列のＩＣＬＵ危険能力が著し
く高められる。能動マトリクス探触点構造体は、各探触
点への導電路を制御するためにＪＦＥＴあるいはＭＯＳ
ＦＥＴゲートを使用することによって制限されず、探触
点の間に形成できるその他の電子スイッチングデバイス
を用いてもよい。能動マトリクス・スイッチ制御論理は
試験面の各種あるいはすべての探触点に隣接して形成さ
れ、それらの相互接続される。好適な製作技法ではＺＭ
Ｒ（帯域溶融再結晶法）またはＥＬＯ（エピタキシャル
・ラテラル過成長法）等の確立したＤＩ（絶縁層分離）
基板製作方法を使用して、制御論理が形成されている結
晶半導体基板を製作する。第３２図は試験面４９８の横
断面図であり、この試験面４９８はその中に各探触点５
０２に隣接して制御論理５００が埋設されている。探触
点先端５０４と制御論理５００との間の電極相互接続、
および、試験面の縁部に位置する一次試験面制御論理に
スイッチ制御論理５００を接続する金属層は図示しな
い。
のメタライゼーション式相互接続のパターンは多数が可
能である。また第３１図に示すようにより多くの金属層
やパターンの区画を必要とするその他のメタライゼーシ
ョン相互接続のパターニング方法もある。しかしながら
本発明は第３０図、第３１図に示す例に限定されるもの
ではない。 能動マトリクス探触点制御 「能動マトリクス」と称する、試験面の実施例では、探
触点への基準電圧（すなわち、ＤＵＴへの入力）または
探触点からの出力電圧を制御する目的で各探触点に隣接
する、デュアルゲートＪＦＥＴあるいはＭＯＳＦＥＴト
ランジスタ等のスイッチング機構を設ける。各トランジ
スタのゲートは、試験信号を出す金属トレースから分離
した、制御論理からの１対の直交（ｘ，ｙ軸）制御金属
トレースへ接続されている。この３つまたは４つの金属
層相互接続構造によれば並列のＩＣＬＵ危険能力が著し
く高められる。能動マトリクス探触点構造体は、各探触
点への導電路を制御するためにＪＦＥＴあるいはＭＯＳ
ＦＥＴゲートを使用することによって制限されず、探触
点の間に形成できるその他の電子スイッチングデバイス
を用いてもよい。能動マトリクス・スイッチ制御論理は
試験面の各種あるいはすべての探触点に隣接して形成さ
れ、それらの相互接続される。好適な製作技法ではＺＭ
Ｒ（帯域溶融再結晶法）またはＥＬＯ（エピタキシャル
・ラテラル過成長法）等の確立したＤＩ（絶縁層分離）
基板製作方法を使用して、制御論理が形成されている結
晶半導体基板を製作する。第３２図は試験面４９８の横
断面図であり、この試験面４９８はその中に各探触点５
０２に隣接して制御論理５００が埋設されている。探触
点先端５０４と制御論理５００との間の電極相互接続、
および、試験面の縁部に位置する一次試験面制御論理に
スイッチ制御論理５００を接続する金属層は図示しな
い。
【００７８】上記のスイッチ制御論理半導体基板５００
は、探触点構造体を上記のように形成した基板に穴を形
成する前に製作する。上記のＤＩ製作方法の１つを用い
て二酸化シリコン等のパターニングした誘電層５０５の
上に代表的には２μｍ以下の厚みの半導体基板５００を
形成し、また標準的なＩＣ製作技法によって所望の回路
デバイスを形成する。所望の探触点回路デバイスの歩留
まりを上げるために、回路デバイスと冗長デバイスと
を、総合接続メタライゼーションを形成する前に本発明
によって試験し、そして機能的回路デバイスだけを用い
てスイッチ制御論理を完成する。そのスイッチ制御論理
を製作した後は試験面の製作を本明細書で述べたように
して完了する。第３２図は能動マトリクス実施例を限定
するものではなく、その制御手段は構造的に通常のもの
であり、あるいはＩＣ基板上の被験個別ＩＣＬＵの配置
とは無関係である。 試験面製作におけるポリマーおよびポリシリコンの薄膜
の応用 ポリマー薄膜は、最近１０μｍ以下の厚みのものが市販
されるようになった。しかし、これらの薄膜（フィル
ム）は機械的に形成され、またそれら薄膜の厚みは極め
て不均一であり、その偏差はミクロン以上である。ま
た、整形性（２ミル〜１００ミル以上の深さになり得
る、第１５図に示す浴槽状陥没のために必要）、低温処
理の制約、極めて小さいスルーホール（代表的には直径
１０μｍ以下）の処理の困難、標準的な金属エッチング
薬品に対する感応性、現状における、２つの金属層（ポ
リマー薄膜のどちらかの側に１層、各側に複数金属層が
ない）のみへの限定、また極めて多数の小さい金属トレ
ースをもつ薄膜の付着または接着効率等のその他のポリ
マー薄膜利用上の問題点によって、直径１ミルまた間隔
約５０μｍまたは２ミルの探触点へのポリマー薄膜の使
用の現状での有効性が制限される。
は、探触点構造体を上記のように形成した基板に穴を形
成する前に製作する。上記のＤＩ製作方法の１つを用い
て二酸化シリコン等のパターニングした誘電層５０５の
上に代表的には２μｍ以下の厚みの半導体基板５００を
形成し、また標準的なＩＣ製作技法によって所望の回路
デバイスを形成する。所望の探触点回路デバイスの歩留
まりを上げるために、回路デバイスと冗長デバイスと
を、総合接続メタライゼーションを形成する前に本発明
によって試験し、そして機能的回路デバイスだけを用い
てスイッチ制御論理を完成する。そのスイッチ制御論理
を製作した後は試験面の製作を本明細書で述べたように
して完了する。第３２図は能動マトリクス実施例を限定
するものではなく、その制御手段は構造的に通常のもの
であり、あるいはＩＣ基板上の被験個別ＩＣＬＵの配置
とは無関係である。 試験面製作におけるポリマーおよびポリシリコンの薄膜
の応用 ポリマー薄膜は、最近１０μｍ以下の厚みのものが市販
されるようになった。しかし、これらの薄膜（フィル
ム）は機械的に形成され、またそれら薄膜の厚みは極め
て不均一であり、その偏差はミクロン以上である。ま
た、整形性（２ミル〜１００ミル以上の深さになり得
る、第１５図に示す浴槽状陥没のために必要）、低温処
理の制約、極めて小さいスルーホール（代表的には直径
１０μｍ以下）の処理の困難、標準的な金属エッチング
薬品に対する感応性、現状における、２つの金属層（ポ
リマー薄膜のどちらかの側に１層、各側に複数金属層が
ない）のみへの限定、また極めて多数の小さい金属トレ
ースをもつ薄膜の付着または接着効率等のその他のポリ
マー薄膜利用上の問題点によって、直径１ミルまた間隔
約５０μｍまたは２ミルの探触点へのポリマー薄膜の使
用の現状での有効性が制限される。
【００７９】低応力二酸化シリコン薄膜、またはその他
の、窒化シリコン等の材料から作られた各種低応力無機
薄膜が、接点配置間隔４μｍ以下、また探触点間隔８μ
ｍ以下でＩＣＬＵを試験できる本発明の実施例を製造す
るのに適している。その中でも低応力二酸化シリコン
が、現在では、ポリマーより優れた、試験用集積電子回
路や試験面の製作、また個別可調整探触点の形成に使用
できる材料である。
の、窒化シリコン等の材料から作られた各種低応力無機
薄膜が、接点配置間隔４μｍ以下、また探触点間隔８μ
ｍ以下でＩＣＬＵを試験できる本発明の実施例を製造す
るのに適している。その中でも低応力二酸化シリコン
が、現在では、ポリマーより優れた、試験用集積電子回
路や試験面の製作、また個別可調整探触点の形成に使用
できる材料である。
【００８０】特定の試験用途においてポリマー薄膜の使
用を現在制限している現在の配置また金属層に関する制
約を克服するためには導電性エラストマー・ポリマー薄
膜と低応力二酸化シリコンまたはその他の低応力無機材
との組合わせ使用を行ってもよい。ポリマー薄膜の片面
または両面に多数の低応力二酸化シリコン層と金属層と
を沈着させて、低応力二酸化シリコンの初期層を後続の
金属およびスルーホールの処理段階での保護ポリマー層
として使用することができる。これは自立ポリマー膜を
現在使用しているウエハー状ＩＣの機能試験に直接応用
できる。
用を現在制限している現在の配置また金属層に関する制
約を克服するためには導電性エラストマー・ポリマー薄
膜と低応力二酸化シリコンまたはその他の低応力無機材
との組合わせ使用を行ってもよい。ポリマー薄膜の片面
または両面に多数の低応力二酸化シリコン層と金属層と
を沈着させて、低応力二酸化シリコンの初期層を後続の
金属およびスルーホールの処理段階での保護ポリマー層
として使用することができる。これは自立ポリマー膜を
現在使用しているウエハー状ＩＣの機能試験に直接応用
できる。
【００８１】可撓性試験面の別途実施例は、導電性エラ
ストマー・ポリマーとチタニウム等の金属薄膜または低
応力ポリシリコン薄膜あるいはその両方を使用すること
である。これらの材料の使用によって試験面のＣＴＥ
（熱膨張係数）調整方法や、流体以外の材料を圧縮可能
形探触点に充填して圧縮負荷の除去後に探触点にその原
形を回復させる方法を得ることができる。
ストマー・ポリマーとチタニウム等の金属薄膜または低
応力ポリシリコン薄膜あるいはその両方を使用すること
である。これらの材料の使用によって試験面のＣＴＥ
（熱膨張係数）調整方法や、流体以外の材料を圧縮可能
形探触点に充填して圧縮負荷の除去後に探触点にその原
形を回復させる方法を得ることができる。
【００８２】低応力ポリシリコンの沈着は、Richard S.
Muller 氏によって開発されかつ多数の刊行物に収載さ
れている方法で行う。そうした刊行物の１つが、IEEE T
ransactions on Electron Devices 誌（１９８８年６月
Ｖｏｌ．３５ No. ６）であり、本誌に論文「センサー
およびアクチュエータ用の集積可動マイクロメカニカル
構造体 (Integrated Movable Micromechanical Structu
res For Sensors andActuators)」 として収載されてい
る。Muller氏の示す独特なポリシリコン作成方法によれ
ば、１〜２μｍ厚の自立可撓ポリシリコン薄膜を形成す
ることができ、またこれによれば、試験面の場合で、そ
の可撓性を保持する一方で、その試験面を施す半導体基
板のＣＴＥによりよく適合したＣＴＥを試験面に与える
ことができる。
Muller 氏によって開発されかつ多数の刊行物に収載さ
れている方法で行う。そうした刊行物の１つが、IEEE T
ransactions on Electron Devices 誌（１９８８年６月
Ｖｏｌ．３５ No. ６）であり、本誌に論文「センサー
およびアクチュエータ用の集積可動マイクロメカニカル
構造体 (Integrated Movable Micromechanical Structu
res For Sensors andActuators)」 として収載されてい
る。Muller氏の示す独特なポリシリコン作成方法によれ
ば、１〜２μｍ厚の自立可撓ポリシリコン薄膜を形成す
ることができ、またこれによれば、試験面の場合で、そ
の可撓性を保持する一方で、その試験面を施す半導体基
板のＣＴＥによりよく適合したＣＴＥを試験面に与える
ことができる。
【００８３】第３３図は可撓性試験面にこの種のポリシ
リコン５０４を施すところを示す。ポリシリコン５０４
は４００〜６５０℃の高温で施され、また好適な実施例
では、低応力二酸化シリコン５０７に直接施される。ま
たポリシリコン５０４は探触点５０８の開口でパターニ
ングされる。シリコン基板を試験するのに試験面を用い
る場合に試験面にポリシリコンを使用すれば、被験回路
デバイスの電極との無変動接触を得る際の試験面探触点
の登録動作温度範囲を改善できる。
リコン５０４を施すところを示す。ポリシリコン５０４
は４００〜６５０℃の高温で施され、また好適な実施例
では、低応力二酸化シリコン５０７に直接施される。ま
たポリシリコン５０４は探触点５０８の開口でパターニ
ングされる。シリコン基板を試験するのに試験面を用い
る場合に試験面にポリシリコンを使用すれば、被験回路
デバイスの電極との無変動接触を得る際の試験面探触点
の登録動作温度範囲を改善できる。
【００８４】導電性エラストマー・ポリマー層５０９は
電気メッキ処理で試験面に沈着させる。そのエラストマ
ー・ポリマー層５０９は一旦完成させた試験面に施さ
れ、またすべての上層電極を低応力二酸化シリコン５０
７または低応力ポリシリコン５０６等の誘電層で不動態
化させる。試験面にはまた圧縮可能探触点構造体５０８
の垂直内壁には全面にわたってタングステン等の１００
Å厚の導電金属薄膜を沈着させる。任意ではあるが、こ
の後に、金、銅またはチタニウム等の０．５〜２μｍ厚
の金属薄膜５１０をポリマー層５０９全面にわたって電
気メッキで沈着させてそのポリマー層５０９を不動態化
し、試験面の自立部分における有り得べき圧縮力／張力
の均衡をとり、また試験面に強さまたは耐久性を必要に
応じて追加する。
電気メッキ処理で試験面に沈着させる。そのエラストマ
ー・ポリマー層５０９は一旦完成させた試験面に施さ
れ、またすべての上層電極を低応力二酸化シリコン５０
７または低応力ポリシリコン５０６等の誘電層で不動態
化させる。試験面にはまた圧縮可能探触点構造体５０８
の垂直内壁には全面にわたってタングステン等の１００
Å厚の導電金属薄膜を沈着させる。任意ではあるが、こ
の後に、金、銅またはチタニウム等の０．５〜２μｍ厚
の金属薄膜５１０をポリマー層５０９全面にわたって電
気メッキで沈着させてそのポリマー層５０９を不動態化
し、試験面の自立部分における有り得べき圧縮力／張力
の均衡をとり、また試験面に強さまたは耐久性を必要に
応じて追加する。
【００８５】導電性エラストマー・ポリマーの沈着方法
は前記のペンシルバニア大学教授MacDiarmid氏が開示し
ている。同氏の指摘のように、所望の導電性エラストマ
ー・ポリマー層を形成するのに使用できるポリマーは多
数あり、例えば、ポリアセチレン、ポリパラフェニレ
ン、ポリピロル、ポリチオフェン、ポリアニリンがそれ
である。特定ポリマーの使用はその製造特性、動作特性
の採択性で決まる。回路データベースからのＣＡＤ探触
点の自動配置決めまた、本発明によれば、被験ＩＣのデ
ータベースに含まれるデバイス・レイアウトデータから
探触点製作マスクをＣＡＤによって自動的に作成でき
る。ＣＡＤのＩＣ設計データベースには、被験ＩＣを含
むデバイス素子の電極接点の配置寸法データが含まれ
る。このデータは対応の試験面膜上のどこに探触点を配
置するかを示す。データベースはまた、ソース電極、ド
レン電極、ゲート電極、またはエミッター電極、コレク
ター電極、ベース電極等の接続データやＩＣＬＵの電気
的仕様データ（例えば、デュアルゲート・トランジス
タ、ダイオード、Ｐ−タイプトランジスタ等）も含む。
このＩＣＬＵ電極仕様データは自動計算手段によって探
触点配置や、入力または出力試験論理デバイスから適宜
の探触点へのルーテイング・パターンを作成するのに用
いられる。ＩＣＬＵ電気仕様データはＩＣＬＵの試験
や、ＩＣＬＵの電気的機能仕様に適当な試験ベクトルの
自動選択の制御シーケンスを作成するのに用いられる。 試験ヘッド装置構造体 以下に、試験ヘッド装置のいくつかの実施例について説
明する。第３４図、第３５図に示す２つの試験ヘッド装
置は双方とも浸漬液冷却方式のものであり、試験論理の
１つもしくは２つのウエハーの試験面に直接にピン接続
させるものであり、また任意ではあるが、試験面と一体
化した試験論理を設けることができるようにするもので
ある。一体化試験論理をもたない試験装置の動作は、Ｄ
ＵＴ（被験デバイス）までの探触点相互接続長さおよ
び、従って信号遅延によって遅くなる。
は前記のペンシルバニア大学教授MacDiarmid氏が開示し
ている。同氏の指摘のように、所望の導電性エラストマ
ー・ポリマー層を形成するのに使用できるポリマーは多
数あり、例えば、ポリアセチレン、ポリパラフェニレ
ン、ポリピロル、ポリチオフェン、ポリアニリンがそれ
である。特定ポリマーの使用はその製造特性、動作特性
の採択性で決まる。回路データベースからのＣＡＤ探触
点の自動配置決めまた、本発明によれば、被験ＩＣのデ
ータベースに含まれるデバイス・レイアウトデータから
探触点製作マスクをＣＡＤによって自動的に作成でき
る。ＣＡＤのＩＣ設計データベースには、被験ＩＣを含
むデバイス素子の電極接点の配置寸法データが含まれ
る。このデータは対応の試験面膜上のどこに探触点を配
置するかを示す。データベースはまた、ソース電極、ド
レン電極、ゲート電極、またはエミッター電極、コレク
ター電極、ベース電極等の接続データやＩＣＬＵの電気
的仕様データ（例えば、デュアルゲート・トランジス
タ、ダイオード、Ｐ−タイプトランジスタ等）も含む。
このＩＣＬＵ電極仕様データは自動計算手段によって探
触点配置や、入力または出力試験論理デバイスから適宜
の探触点へのルーテイング・パターンを作成するのに用
いられる。ＩＣＬＵ電気仕様データはＩＣＬＵの試験
や、ＩＣＬＵの電気的機能仕様に適当な試験ベクトルの
自動選択の制御シーケンスを作成するのに用いられる。 試験ヘッド装置構造体 以下に、試験ヘッド装置のいくつかの実施例について説
明する。第３４図、第３５図に示す２つの試験ヘッド装
置は双方とも浸漬液冷却方式のものであり、試験論理の
１つもしくは２つのウエハーの試験面に直接にピン接続
させるものであり、また任意ではあるが、試験面と一体
化した試験論理を設けることができるようにするもので
ある。一体化試験論理をもたない試験装置の動作は、Ｄ
ＵＴ（被験デバイス）までの探触点相互接続長さおよ
び、従って信号遅延によって遅くなる。
【００８６】また試験ヘッド装置は、従来のＩＣテクノ
ロジーまたは本発明によって作ったＩＣを使用でき、ま
た数mmから数cmの範囲の試験論理からＤＵＴまでの短い
トレース長で試験面およびＤＵＴへの、ピン・カウント
の高い接続を可能にする相互接続構造を含む。第３４図
の試験ヘッド装置の浸漬チャンバー５１４におけるアナ
ログ／論理／記憶ＩＣパッケージ５１２はパッケージさ
れた集積回路装置であり、浸漬チャンバー５１４にはそ
うしたアナログ／論理／記憶装置を１つ以上設けること
がきる。試験面５１６に一体化した回路論理５１８を持
つあるいは持たない試験面５１６を内蔵する試験ヘッド
装置を設け、試験面５１６をアナログ／論理／記憶装置
５１２に相互接続させ、そしてチャンバー５１４の中で
浸漬冷却を行う。また、試験面支持板５２２の裏側およ
びアナログ／論理／記憶装置５１２同士の間に導電性エ
ラストマー接点５２０を設けるか、ＭＡに拠をおくAuga
tof Attleboro社製Ｐｏｇｏ接点ピン等の現在市販され
ている圧縮可能な機械的金属接点を用いる。これによっ
て得られる機能ＩＣ試験用探触面は探触点の個数が少な
く（例えば、２０００個以下）また探触点直径が１〜４
ミルであり、またあるいはこれによって本発明の微粒試
験用探触面が得られる（例えば、１ミル以下の直径の２
０００個以上の探触点をもつ）。試験面５１６をもった
試験面支持板５２２は浸漬冷却式のアナログ／論理／記
憶装置エンクロージャ５２６から取り外せるのが好まし
い。従って、試験面５１６をもつ着脱自在の支持板５２
２は任意であるが、完全一体化論理回路５１８を含む構
造体よりも更に低コストで作ることもできる。
ロジーまたは本発明によって作ったＩＣを使用でき、ま
た数mmから数cmの範囲の試験論理からＤＵＴまでの短い
トレース長で試験面およびＤＵＴへの、ピン・カウント
の高い接続を可能にする相互接続構造を含む。第３４図
の試験ヘッド装置の浸漬チャンバー５１４におけるアナ
ログ／論理／記憶ＩＣパッケージ５１２はパッケージさ
れた集積回路装置であり、浸漬チャンバー５１４にはそ
うしたアナログ／論理／記憶装置を１つ以上設けること
がきる。試験面５１６に一体化した回路論理５１８を持
つあるいは持たない試験面５１６を内蔵する試験ヘッド
装置を設け、試験面５１６をアナログ／論理／記憶装置
５１２に相互接続させ、そしてチャンバー５１４の中で
浸漬冷却を行う。また、試験面支持板５２２の裏側およ
びアナログ／論理／記憶装置５１２同士の間に導電性エ
ラストマー接点５２０を設けるか、ＭＡに拠をおくAuga
tof Attleboro社製Ｐｏｇｏ接点ピン等の現在市販され
ている圧縮可能な機械的金属接点を用いる。これによっ
て得られる機能ＩＣ試験用探触面は探触点の個数が少な
く（例えば、２０００個以下）また探触点直径が１〜４
ミルであり、またあるいはこれによって本発明の微粒試
験用探触面が得られる（例えば、１ミル以下の直径の２
０００個以上の探触点をもつ）。試験面５１６をもった
試験面支持板５２２は浸漬冷却式のアナログ／論理／記
憶装置エンクロージャ５２６から取り外せるのが好まし
い。従って、試験面５１６をもつ着脱自在の支持板５２
２は任意であるが、完全一体化論理回路５１８を含む構
造体よりも更に低コストで作ることもできる。
【００８７】試験面装置には一体化した試験論理５１８
を設けても、また設けなくてもよい。また、本発明によ
れば、単一の冷却付き簡約試験エンクロージャ５２６に
数枚の試験アナログ／論理／記憶ウエハーをパッケージ
（相互接続）して、試験時にはＤＵＴへの信号遅れを短
縮できる方法を得ることができる。試験ヘッド装置にお
けるピンの相互接続部５２８は導電性を得るべきドーピ
ングしたポリアセチレン（前記のように、ペンシルバニ
ア大学教授MacDiarmid氏が開示しているごときもの）等
のエラストマー・ポリマー材料から作るのが好ましい。
を設けても、また設けなくてもよい。また、本発明によ
れば、単一の冷却付き簡約試験エンクロージャ５２６に
数枚の試験アナログ／論理／記憶ウエハーをパッケージ
（相互接続）して、試験時にはＤＵＴへの信号遅れを短
縮できる方法を得ることができる。試験ヘッド装置にお
けるピンの相互接続部５２８は導電性を得るべきドーピ
ングしたポリアセチレン（前記のように、ペンシルバニ
ア大学教授MacDiarmid氏が開示しているごときもの）等
のエラストマー・ポリマー材料から作るのが好ましい。
【００８８】冷却付きアナログ／論理／記憶回路パッケ
ージ５１２とエンクロージャ５２６とはポート５３０等
の多数の循環ポートを通じてエンクロージャ回路に出入
りするフロリナート等の圧送流体で能動的に冷却され
る。また回路パッケージ装置５１２はエンクロージャ５
２６の金属を通じて、また任意ではあるがそのエンクロ
ージャを満たす非圧送流体を通じて、熱伝導によって受
動的に冷却することもできる。第３４図、第３５図に示
すように、これにはアナログ／論理／記憶回路パッケー
ジ５１２とエンクロージャ・ハウジング５２６との間の
接触面積５２９が著しく広いことが要求される（その領
域は外部周囲環境に対する放熱または熱交換作用を行
う）。
ージ５１２とエンクロージャ５２６とはポート５３０等
の多数の循環ポートを通じてエンクロージャ回路に出入
りするフロリナート等の圧送流体で能動的に冷却され
る。また回路パッケージ装置５１２はエンクロージャ５
２６の金属を通じて、また任意ではあるがそのエンクロ
ージャを満たす非圧送流体を通じて、熱伝導によって受
動的に冷却することもできる。第３４図、第３５図に示
すように、これにはアナログ／論理／記憶回路パッケー
ジ５１２とエンクロージャ・ハウジング５２６との間の
接触面積５２９が著しく広いことが要求される（その領
域は外部周囲環境に対する放熱または熱交換作用を行
う）。
【００８９】本発明の試験面としての用途でここで説明
している冷却付きアナログ／論理／記憶回路パッケージ
５１２とエンクロージャ５２６とはその用途に限定され
るものではない。そこパッケージとエンクロージャは汎
用電子パッケージとエンクロージャとして使用でき、代
表的には本発明に従って製作されるＩＣには限定されな
い。
している冷却付きアナログ／論理／記憶回路パッケージ
５１２とエンクロージャ５２６とはその用途に限定され
るものではない。そこパッケージとエンクロージャは汎
用電子パッケージとエンクロージャとして使用でき、代
表的には本発明に従って製作されるＩＣには限定されな
い。
【００９０】第３４図に示す試験ヘッド装置の実施例は
横断面が中心線Ｃを中心として円形の装置である。この
装置はその直径が好ましくは約６〜１０インチ（１５〜
２５cm）である。エンクロージャ５２６の上端板５３２
は物理的な圧力接点となって回路装置ピン接点５２８を
押圧して下端板５２４の接点と接触させる。またガスケ
ット５３４は上端板５３２とエンクロージャ５２６との
接触面をシールする。全体を一緒に保持するために適当
なコネクター（ボルト５３６，５３８等）を設けてい
る。圧電その他の圧力制御装置は図示の簡明を期して示
してない。
横断面が中心線Ｃを中心として円形の装置である。この
装置はその直径が好ましくは約６〜１０インチ（１５〜
２５cm）である。エンクロージャ５２６の上端板５３２
は物理的な圧力接点となって回路装置ピン接点５２８を
押圧して下端板５２４の接点と接触させる。またガスケ
ット５３４は上端板５３２とエンクロージャ５２６との
接触面をシールする。全体を一緒に保持するために適当
なコネクター（ボルト５３６，５３８等）を設けてい
る。圧電その他の圧力制御装置は図示の簡明を期して示
してない。
【００９１】エンクロージャの構造としては、一体化し
た試験面論理の任意使用ができかつ探触点とアナログ／
論理／記憶回路との間の距離を最短にする高密度のピン
接点アレイ機械的相互接続構造を使用できるようになっ
ている。ピン接点アレイには４０００個以上のピン接点
を設けることができる。この構造では本発明に従って製
作した大きいＩＣを使用するが印刷回路基板（ＰＣＢ）
回路装置を使用してもよい。
た試験面論理の任意使用ができかつ探触点とアナログ／
論理／記憶回路との間の距離を最短にする高密度のピン
接点アレイ機械的相互接続構造を使用できるようになっ
ている。ピン接点アレイには４０００個以上のピン接点
を設けることができる。この構造では本発明に従って製
作した大きいＩＣを使用するが印刷回路基板（ＰＣＢ）
回路装置を使用してもよい。
【００９２】試験ヘッド装置の第２実施例を第３５図に
示す。この実施例は第３４図に示すものと同様である。
但し、エンクロージャの下端板５２４が、試験面５１６
と直接接触できるように第３２５図のエンクロージャ空
洞を開いたままにする。試験面支持板５２２は、エンク
ロージャ５２６と接触させられるとそのエンクロージャ
の底を機械的に閉め切る第３５図はこうして、第３４図
の構造と同一の構造を示している。但しエンクロージャ
５２６の底は開いている。試験面支持板５２２を、閉じ
る底板に使用している。ガスケット（図示せず）が液密
シールを形成し、また支持板（底板）５２２はボルト５
４０で固締されている。
示す。この実施例は第３４図に示すものと同様である。
但し、エンクロージャの下端板５２４が、試験面５１６
と直接接触できるように第３２５図のエンクロージャ空
洞を開いたままにする。試験面支持板５２２は、エンク
ロージャ５２６と接触させられるとそのエンクロージャ
の底を機械的に閉め切る第３５図はこうして、第３４図
の構造と同一の構造を示している。但しエンクロージャ
５２６の底は開いている。試験面支持板５２２を、閉じ
る底板に使用している。ガスケット（図示せず）が液密
シールを形成し、また支持板（底板）５２２はボルト５
４０で固締されている。
【００９３】その他の実施例では、ＤＵＴの上に施した
試験面部分は前記の自立膜でなく、エラストマー・ポリ
マー材料または、ポリシリコン等の剛性材料で裏打ちさ
れている。試験装置のこれらの実施例はその主たる用途
が、探触点直径が代表的には１μｍ以上でありまた導電
性エラストマー・ポリマー材料を組み合わせて探触点を
作っている場合のＩＣの機能試験、あるいは試験面また
はＤＵＴの破損あるいは試験面の寿命の短縮を結果とす
るおそれのある、試験面を横断した過剰圧力の途絶のな
い探触点接触を可能にするに十分なほどＤＵＴが平坦で
ある場合の微粒試験である。しかしながら、これらの実
施例は試験用途に限定されるものではない。 ＩＣ製造のための自由メタライゼーション相互接続 ＩＣに対する自由メタライゼーション相互接続方法は本
発明の試験装置を使用し、また光学ステッパーおよびＥ
ビームまたはイオンビーム装置のいずれかを使用する。
試験手段でＩＣのメタライゼーションまたはスルーホー
ル層に対する必要な変更を決定した後、マスター固定マ
スクパターンを適用してから露出リソグラフパターンを
変更することにより従来の光学ステッパーとＥビームま
たはイオンビーム装置を用いて微粒変更を行う。これら
の方法は特定のレジスト材料または技法に制限されず、
必要に応じて単層または複層レジストを使用する。これ
らの微粒自由メタライゼーション相互接続方法では、欠
陥ＩＣＬＵのために自由相互接続変更が影響を及ぼす金
属または誘電性の薄膜層をパターニングするために分離
したかつ独自の露出マスクを用意しなくてもよい。これ
らの新しい技法によれば、従来技術の自由技法に対比し
て処理コストが低く、マスク関係の製造コストが低くな
る。
試験面部分は前記の自立膜でなく、エラストマー・ポリ
マー材料または、ポリシリコン等の剛性材料で裏打ちさ
れている。試験装置のこれらの実施例はその主たる用途
が、探触点直径が代表的には１μｍ以上でありまた導電
性エラストマー・ポリマー材料を組み合わせて探触点を
作っている場合のＩＣの機能試験、あるいは試験面また
はＤＵＴの破損あるいは試験面の寿命の短縮を結果とす
るおそれのある、試験面を横断した過剰圧力の途絶のな
い探触点接触を可能にするに十分なほどＤＵＴが平坦で
ある場合の微粒試験である。しかしながら、これらの実
施例は試験用途に限定されるものではない。 ＩＣ製造のための自由メタライゼーション相互接続 ＩＣに対する自由メタライゼーション相互接続方法は本
発明の試験装置を使用し、また光学ステッパーおよびＥ
ビームまたはイオンビーム装置のいずれかを使用する。
試験手段でＩＣのメタライゼーションまたはスルーホー
ル層に対する必要な変更を決定した後、マスター固定マ
スクパターンを適用してから露出リソグラフパターンを
変更することにより従来の光学ステッパーとＥビームま
たはイオンビーム装置を用いて微粒変更を行う。これら
の方法は特定のレジスト材料または技法に制限されず、
必要に応じて単層または複層レジストを使用する。これ
らの微粒自由メタライゼーション相互接続方法では、欠
陥ＩＣＬＵのために自由相互接続変更が影響を及ぼす金
属または誘電性の薄膜層をパターニングするために分離
したかつ独自の露出マスクを用意しなくてもよい。これ
らの新しい技法によれば、従来技術の自由技法に対比し
て処理コストが低く、マスク関係の製造コストが低くな
る。
【００９４】固定マスクを使用する標準的なネガの光学
レジスト露出を適用し、この段階で、同じ未現像レジス
ト層にステッパーのレンズによる第２露出を行う。この
第２段階では、欠陥領域におけるステッパーのレンズ
（マスクなし）を試験装置による決定に従って位置決め
し、ステッパーのシャッター機構の開度を調整し、そし
て、自由な金属またはスルーホールのパターニングを行
うべき場合に欠陥領域におけるレジストの領域を完全か
つその領域に限り露出する１回もしくはそれ以上の矩形
露出を行う。ここで標準的なレジストおよびエッチング
処理を行う。この増強した光学露出段階の結果として、
自由なパターニングを必要とする金属または誘電薄膜領
域が固定マスクパターンの初期露出でパターニングに残
る一方で予想されるように、元の固定マスクパターンに
従って残る領域のパターニングが行われる。
レジスト露出を適用し、この段階で、同じ未現像レジス
ト層にステッパーのレンズによる第２露出を行う。この
第２段階では、欠陥領域におけるステッパーのレンズ
（マスクなし）を試験装置による決定に従って位置決め
し、ステッパーのシャッター機構の開度を調整し、そし
て、自由な金属またはスルーホールのパターニングを行
うべき場合に欠陥領域におけるレジストの領域を完全か
つその領域に限り露出する１回もしくはそれ以上の矩形
露出を行う。ここで標準的なレジストおよびエッチング
処理を行う。この増強した光学露出段階の結果として、
自由なパターニングを必要とする金属または誘電薄膜領
域が固定マスクパターンの初期露出でパターニングに残
る一方で予想されるように、元の固定マスクパターンに
従って残る領域のパターニングが行われる。
【００９５】第３６（ａ）図〜第３６（ｄ）図はそれぞ
れ横断面図であって、基板５６２の金属薄膜５６０をエ
ッチングするパターンを形成するためのネガ光学レジス
トと固定マスクを、自由パターニングを要する領域の第
２光学ステッパー露出と併用して自由領域上の固定マス
クの原形パターンをパターニングしないようにしている
ところを示している。
れ横断面図であって、基板５６２の金属薄膜５６０をエ
ッチングするパターンを形成するためのネガ光学レジス
トと固定マスクを、自由パターニングを要する領域の第
２光学ステッパー露出と併用して自由領域上の固定マス
クの原形パターンをパターニングしないようにしている
ところを示している。
【００９６】ネガ光学レジスト層５６４上の第３６
（ａ）図の露出された固定マスクパターンには、微粒試
験装置によって判定された欠陥ＩＣＬＵ（図示せず）の
ために、固定マスクパターン露出５６８の各部分の下方
で微粒自由変更が必要である。レジストの未露出部分を
参照番号５７０で示す。第３６（ｂ）図に示すように、
マスクなしの光学ステッパーは、自由パターニングを要
する領域に乗っている、ネガ・レジストの矩形領域５７
２を完全に露出して、それらの矩形領域５７２における
元パターンをレジスト５６４から消去する。第３６
（ｃ）図に示すように、レジスト５６４が現像され、そ
の下の薄膜５７６がエッチングされ、そしてこれによっ
て自由パターニングを要する薄膜領域５７８が、露出時
に生成する（残存する）ネガ・レジストの性質のために
パターニングされず残される。レジストは第３６（ｄ）
図に示すように剥離され、試験装置で指定した、薄膜の
残存未パターニング領域５８０が、欠陥ＩＣＬＵの相互
接続を防止するためにパターニングされない。この方法
は金属薄膜および誘電薄膜の両方に適用できる。
（ａ）図の露出された固定マスクパターンには、微粒試
験装置によって判定された欠陥ＩＣＬＵ（図示せず）の
ために、固定マスクパターン露出５６８の各部分の下方
で微粒自由変更が必要である。レジストの未露出部分を
参照番号５７０で示す。第３６（ｂ）図に示すように、
マスクなしの光学ステッパーは、自由パターニングを要
する領域に乗っている、ネガ・レジストの矩形領域５７
２を完全に露出して、それらの矩形領域５７２における
元パターンをレジスト５６４から消去する。第３６
（ｃ）図に示すように、レジスト５６４が現像され、そ
の下の薄膜５７６がエッチングされ、そしてこれによっ
て自由パターニングを要する薄膜領域５７８が、露出時
に生成する（残存する）ネガ・レジストの性質のために
パターニングされず残される。レジストは第３６（ｄ）
図に示すように剥離され、試験装置で指定した、薄膜の
残存未パターニング領域５８０が、欠陥ＩＣＬＵの相互
接続を防止するためにパターニングされない。この方法
は金属薄膜および誘電薄膜の両方に適用できる。
【００９７】ネガ・レジストを使用すると、そのレジス
トの現像後（レジストの陰影を施した領域で示すよう
に）所望パターンを形成するレジスト領域が露出する。
またネガ・レジストを使用することによって、試験手段
によって判定された回路欠陥を含みかつ自由パターニン
グ（配線）が必要な領域の第２露出によって、固定マス
クの初期使用によって形成された元パターンを「消去」
することができる。残存する未パターニング自由領域は
この後、第２のレジスト・パターニング／エッチング段
階で、公知の光学手段、Ｅビームまたはイオンビーム装
置によってパターニングされる。
トの現像後（レジストの陰影を施した領域で示すよう
に）所望パターンを形成するレジスト領域が露出する。
またネガ・レジストを使用することによって、試験手段
によって判定された回路欠陥を含みかつ自由パターニン
グ（配線）が必要な領域の第２露出によって、固定マス
クの初期使用によって形成された元パターンを「消去」
することができる。残存する未パターニング自由領域は
この後、第２のレジスト・パターニング／エッチング段
階で、公知の光学手段、Ｅビームまたはイオンビーム装
置によってパターニングされる。
【００９８】ネガ・ホトレジストの選択が処理段階の所
望の光学リソグラフ解像度に十分でなければ、別の方法
により、先ず、自由パターニングを要する基板領域にお
いてのみ（マスクなし、かつシャッター機構の制御によ
って）光学露出する基板のネガ・レジストの薄膜を施
す。現像後、ネガ・レジストはパターニングすべき自由
領域だけを被覆して、それらの領域が後段での処理の際
にエッチングされるのを防止する。次に、標準的なポジ
・ホトレジストを、ネガ・レジストで被覆した領域を含
む基板に施し、露出し、現像する。その層はエッチング
され、２つのレジスト層が剥離される。自由パターニン
グを要する領域がこうして未パターニングの状態で残さ
れる。
望の光学リソグラフ解像度に十分でなければ、別の方法
により、先ず、自由パターニングを要する基板領域にお
いてのみ（マスクなし、かつシャッター機構の制御によ
って）光学露出する基板のネガ・レジストの薄膜を施
す。現像後、ネガ・レジストはパターニングすべき自由
領域だけを被覆して、それらの領域が後段での処理の際
にエッチングされるのを防止する。次に、標準的なポジ
・ホトレジストを、ネガ・レジストで被覆した領域を含
む基板に施し、露出し、現像する。その層はエッチング
され、２つのレジスト層が剥離される。自由パターニン
グを要する領域がこうして未パターニングの状態で残さ
れる。
【００９９】第３７（ａ）図〜第３７（ｅ）図はそれぞ
れ横断面図であって、試験装置によって決めた通りに、
自由パターニングを要する領域における光学ネガ・レジ
スト６０４の前段における塗布、露出、現像によって、
基板６０２の金属薄膜６００をエッチングするパターン
を形成する光学ポジ・レジストと固定マスクとの使用を
示している。自由領域に施したネガ・レジスト６０４は
ポジ・レジストによりまた後段のエッチング処理におい
て、金属薄膜６００がパターニングされるのを防止する
ものである。第３７（ａ）図に示すように、ネガ・レジ
スト層６０４は金属薄膜層６００に施される。またその
ネガ・レジスト６０４は矩形領域６０６（基板６０２の
平面上）において、シャッター制御装置を有する光学ス
テッパー装置によってマスクなしで露出される。その矩
形領域６０６は微粒試験装置によって上部欠陥ＩＣＬＵ
（図示せず）として判定される。ネガ・レジスト６０４
が現像され、領域６０６等の露出領域が残る。
れ横断面図であって、試験装置によって決めた通りに、
自由パターニングを要する領域における光学ネガ・レジ
スト６０４の前段における塗布、露出、現像によって、
基板６０２の金属薄膜６００をエッチングするパターン
を形成する光学ポジ・レジストと固定マスクとの使用を
示している。自由領域に施したネガ・レジスト６０４は
ポジ・レジストによりまた後段のエッチング処理におい
て、金属薄膜６００がパターニングされるのを防止する
ものである。第３７（ａ）図に示すように、ネガ・レジ
スト層６０４は金属薄膜層６００に施される。またその
ネガ・レジスト６０４は矩形領域６０６（基板６０２の
平面上）において、シャッター制御装置を有する光学ス
テッパー装置によってマスクなしで露出される。その矩
形領域６０６は微粒試験装置によって上部欠陥ＩＣＬＵ
（図示せず）として判定される。ネガ・レジスト６０４
が現像され、領域６０６等の露出領域が残る。
【０１００】第３７（ｂ）図に示すように、光学ポジ・
レジスト層６１０が塗布され、固定マスクによる露出段
階で露出されて露出領域６１０−１と未露出領域６１０
−３とを画成する。現像されたネガ・レジスト層６０６
の上に位置するポジ・レジスト層部分は第３７（ｃ）
図、第３７（ｄ）図の示す段階においては薄膜６００を
パターニングしない。
レジスト層６１０が塗布され、固定マスクによる露出段
階で露出されて露出領域６１０−１と未露出領域６１０
−３とを画成する。現像されたネガ・レジスト層６０６
の上に位置するポジ・レジスト層部分は第３７（ｃ）
図、第３７（ｄ）図の示す段階においては薄膜６００を
パターニングしない。
【０１０１】ポジ・レジスト層は第３７（ｃ）図に示す
ように現像されて、ポジ・レジスト層にパターン６１２
を残す。次にそのパターンで第３７（ｄ）図に示すよう
にエッチングが行われる。薄膜の自由領域６１４が未パ
ターニングの状態で残り、上部の欠陥ＩＣＬＵへの相互
接続を防止する。第３７（ｃ）図の次段においては、残
存するレジスト層が剥離され、自由領域６１４をもつパ
ターニングされた薄膜が未パターニングのまま残され
る。その結果は、自由領域上の金属薄膜が後段のパター
ニング処理の際にパターニングされない点で第３６
（ａ）図〜第３６（ｄ）図に示すものと同じである。
ように現像されて、ポジ・レジスト層にパターン６１２
を残す。次にそのパターンで第３７（ｄ）図に示すよう
にエッチングが行われる。薄膜の自由領域６１４が未パ
ターニングの状態で残り、上部の欠陥ＩＣＬＵへの相互
接続を防止する。第３７（ｃ）図の次段においては、残
存するレジスト層が剥離され、自由領域６１４をもつパ
ターニングされた薄膜が未パターニングのまま残され
る。その結果は、自由領域上の金属薄膜が後段のパター
ニング処理の際にパターニングされない点で第３６
（ａ）図〜第３６（ｄ）図に示すものと同じである。
【０１０２】第３８（ａ）図〜第３８（ｅ）図はそれぞ
れ横断面図であって、自由パターニングを要する領域に
おいて露出かつ現像された、基板６２２上の既存金属薄
膜６２０を保護するための光学ポジ・レジストの使用
と、自由領域をパターニングするために現像ポジ・レジ
ストに施すＥビームまたはイオンビーム・レジストの使
用とを示している。
れ横断面図であって、自由パターニングを要する領域に
おいて露出かつ現像された、基板６２２上の既存金属薄
膜６２０を保護するための光学ポジ・レジストの使用
と、自由領域をパターニングするために現像ポジ・レジ
ストに施すＥビームまたはイオンビーム・レジストの使
用とを示している。
【０１０３】固定マスクですでにパターニングした薄膜
６２０に光学ポジ・レジスト６２４と塗布し、試験手段
によってすでに決められたように自由領域６２６におい
てステッパー装置のシャッター制御器で（マスクなし
に）露出させる。現像すると、その自由領域の未パター
ニング薄膜６２８は露出されて残り、薄膜６２０の残存
パターニングされた部分は現像された（未露出の）ポジ
・レジスト６２４によって被覆される（エッチング処理
から保護される）。第３８（ｂ）図に示すようにＥビー
ムあるいはイオンビームネガ・レジスト６２８を施し、
また未パターニング薄膜領域６２８上の自由パターン６
３２を露出させる。露出パターン６３４は第３８（ｃ）
図に示すように現像され、またその下の薄膜は第３８
（ｄ）図に示すようにエッチングされて、領域６３６が
残される。従って、薄膜のすでにパターニングされた部
分が現像されたポジ・レジスト６２４によってエッチン
グ処理から保護される。第３８（ｅ）図に示すように、
レジストの剥離が行われ、固定マスクと自由Ｅビームま
たはイオンビーム法との組合わせでパターニングされた
薄膜６３６が残される。この方法は金属薄膜および誘電
薄膜の両方に適用可能である。
６２０に光学ポジ・レジスト６２４と塗布し、試験手段
によってすでに決められたように自由領域６２６におい
てステッパー装置のシャッター制御器で（マスクなし
に）露出させる。現像すると、その自由領域の未パター
ニング薄膜６２８は露出されて残り、薄膜６２０の残存
パターニングされた部分は現像された（未露出の）ポジ
・レジスト６２４によって被覆される（エッチング処理
から保護される）。第３８（ｂ）図に示すようにＥビー
ムあるいはイオンビームネガ・レジスト６２８を施し、
また未パターニング薄膜領域６２８上の自由パターン６
３２を露出させる。露出パターン６３４は第３８（ｃ）
図に示すように現像され、またその下の薄膜は第３８
（ｄ）図に示すようにエッチングされて、領域６３６が
残される。従って、薄膜のすでにパターニングされた部
分が現像されたポジ・レジスト６２４によってエッチン
グ処理から保護される。第３８（ｅ）図に示すように、
レジストの剥離が行われ、固定マスクと自由Ｅビームま
たはイオンビーム法との組合わせでパターニングされた
薄膜６３６が残される。この方法は金属薄膜および誘電
薄膜の両方に適用可能である。
【０１０４】第３９（ａ）図〜第３９（ｄ）図はＥビー
ムまたはイオンビームポジ・レジストを塗布して基板６
５２上に薄膜６５８の自由領域をパターニングすること
を示している。Ｅビームまたはイオンビームで露出され
たレジスト領域はレジストの現像で除去され、従って、
未露出レジストが、すでにパターニングされた金属トレ
ースを保護する一方で自由領域の金属薄膜をパターニン
グするのに用いられる。
ムまたはイオンビームポジ・レジストを塗布して基板６
５２上に薄膜６５８の自由領域をパターニングすること
を示している。Ｅビームまたはイオンビームで露出され
たレジスト領域はレジストの現像で除去され、従って、
未露出レジストが、すでにパターニングされた金属トレ
ースを保護する一方で自由領域の金属薄膜をパターニン
グするのに用いられる。
【０１０５】Ｅビームまたはイオンビームポジ・レジス
ト６５４は第３９（ａ）図に示すように施され、前の処
理段階で試験装置によって決められた通りに薄膜６５８
−２の未パターニング領域において自由パターン６５６
で露出される。レジストは第３９（ｂ）図に示すように
現像され、未パターニング薄膜６５８−２にエッチング
されるパターン６６０を残し、その一方でパターニング
された薄膜層６５８−１のその他の部分が上部レジスト
６５４によってエッチング処理から保護される。このパ
ターンは第３９（ｃ）図に示すようにエッチングされ
る。またレジスト領域６５４，６６０の剥離が第３９
（ｄ）図に示すように行われ、固定マスクによる薄膜パ
ターンの部分をもった自由パターン６６４が影響を受け
ないで残される。この方法は金属薄膜および誘電薄膜の
両方に適用可能である。
ト６５４は第３９（ａ）図に示すように施され、前の処
理段階で試験装置によって決められた通りに薄膜６５８
−２の未パターニング領域において自由パターン６５６
で露出される。レジストは第３９（ｂ）図に示すように
現像され、未パターニング薄膜６５８−２にエッチング
されるパターン６６０を残し、その一方でパターニング
された薄膜層６５８−１のその他の部分が上部レジスト
６５４によってエッチング処理から保護される。このパ
ターンは第３９（ｃ）図に示すようにエッチングされ
る。またレジスト領域６５４，６６０の剥離が第３９
（ｄ）図に示すように行われ、固定マスクによる薄膜パ
ターンの部分をもった自由パターン６６４が影響を受け
ないで残される。この方法は金属薄膜および誘電薄膜の
両方に適用可能である。
【０１０６】第３９（ａ）図〜第３９（ｄ）図はそれぞ
れ横断面図であって、Ｅビームまたはイオンビームポジ
・レジストを用いての自由領域のパターニングと、既存
の金属パターンの保護とを示している。この方法には、
第３８（ａ）図〜第３８（ｄ）図に示すように、レジス
トを前以て施して既存金属パターンを保護する必要がな
い。試験装置の微粒試験能力によって、自由パターニン
グする場合に小さい領域（代表的には片面で１００μｍ
以下）を決定することができる。コンピュータ制御下で
光学ステッパーを使用することによって、各種光学レジ
ストとの組合わせで、試験装置データベースから得た矩
形露出領域の寸法と配置とを決めることができ、また固
定マスクによるレジストの初期パターン露出の後、欠陥
ＩＣＬＵの上に施した誘電薄膜または金属薄膜のパター
ニングが防止される。欠陥ＩＣＬＵ上のこれらの結果的
に生じた未パターニング薄膜領域をこの後、完全なパタ
ーン層よりはむしろＥビームまたはイオンビームによっ
てパターニングしなければならない。これによって、構
造体全体のうち限られた領域、代表的には１％以下の領
域に対するＥビームまたはイオンビームの使用が少なく
なり、従って、Ｅビームまたはイオンビームを用いた場
合に通常予想されるコストが著しく低減される。
れ横断面図であって、Ｅビームまたはイオンビームポジ
・レジストを用いての自由領域のパターニングと、既存
の金属パターンの保護とを示している。この方法には、
第３８（ａ）図〜第３８（ｄ）図に示すように、レジス
トを前以て施して既存金属パターンを保護する必要がな
い。試験装置の微粒試験能力によって、自由パターニン
グする場合に小さい領域（代表的には片面で１００μｍ
以下）を決定することができる。コンピュータ制御下で
光学ステッパーを使用することによって、各種光学レジ
ストとの組合わせで、試験装置データベースから得た矩
形露出領域の寸法と配置とを決めることができ、また固
定マスクによるレジストの初期パターン露出の後、欠陥
ＩＣＬＵの上に施した誘電薄膜または金属薄膜のパター
ニングが防止される。欠陥ＩＣＬＵ上のこれらの結果的
に生じた未パターニング薄膜領域をこの後、完全なパタ
ーン層よりはむしろＥビームまたはイオンビームによっ
てパターニングしなければならない。これによって、構
造体全体のうち限られた領域、代表的には１％以下の領
域に対するＥビームまたはイオンビームの使用が少なく
なり、従って、Ｅビームまたはイオンビームを用いた場
合に通常予想されるコストが著しく低減される。
【０１０７】試験装置によって予め決められた自由領域
に誘電層をエッチングする場合、使用レジストは導電薄
膜または金属薄膜をパターニングするのに使用する上記
レジストとは別のものでよい。また金属薄膜に反対の種
類のレジストが必要な場合に誘電層にスルーホールを形
成する時にはポジ・レジストまたはネガ・レジストを使
用すればより効率的である。
に誘電層をエッチングする場合、使用レジストは導電薄
膜または金属薄膜をパターニングするのに使用する上記
レジストとは別のものでよい。また金属薄膜に反対の種
類のレジストが必要な場合に誘電層にスルーホールを形
成する時にはポジ・レジストまたはネガ・レジストを使
用すればより効率的である。
【０１０８】コンピュータ支援設計（ＣＡＤ）リップア
ップ・ルーターソフトウエアでは、本発明による試験装
置で決めた集積回路の欠陥データベースや、回路の配置
やルーテイングに関する原データベースを用いて、パタ
ーニングする微粒自由領域に対する新しいパターンを作
成する。これらの新しく決めたパターンはＥビームまた
はイオンビーム光学露出装置あるいは後述するように、
イオンビーム薄膜沈着／エッチングパターニング装置へ
の入力制御情報となる。 ＩＣ配線用のイオンビーム イオンビーム薄膜沈着あるいはエッチング処理によれ
ば、ＩＣの微粒自由配線を完了するための上記Ｅビーム
またはイオンビーム露出技法に必要なコストが低減され
る。微粒自由パターニングを行うには、既存のマスター
・マスク（十字線）とともに、Ｅビームまたはイオンビ
ームを、別々の物理的マスク（局部的微粒自由パターニ
ングの必要な変更で変えたマスター十字線）あるいは上
記のように、ウエハーレジストへの触接書き込み露出マ
スクとして用いられるが、イオンビーム装置は誘電薄膜
層あるいは沈着誘電または金属薄膜を直接エッチングす
るために局部的（微粒的）に使用できるのでレジストを
追加したり、沈着およびエッチングを行う必要がない。
Ｅビームと同様にイオンビームも光学露出技法と比べそ
の処理時間が遅く、サブミクロン精度やパターンの点で
は同等である。本発明の方法では、代表的には直径１０
０μｍ以下の領域に限定されるルーテイングの変更だけ
しか必要としない。またイオンビーム手段は、特定層と
組み合わさった固定マスクを施した後、層毎に自由配線
ルート変更を必要に応じて行う。イオンビーム処理装置
は現在のところＥビーム装置よりもかなり廉価であり、
しかも複数メーカーから出されている。現在最も注目さ
れているイオンビーム装置はＳｅｉｋｏ ＳＭＩ−８１
００であり、これは本発明で使用するのに適している。
ップ・ルーターソフトウエアでは、本発明による試験装
置で決めた集積回路の欠陥データベースや、回路の配置
やルーテイングに関する原データベースを用いて、パタ
ーニングする微粒自由領域に対する新しいパターンを作
成する。これらの新しく決めたパターンはＥビームまた
はイオンビーム光学露出装置あるいは後述するように、
イオンビーム薄膜沈着／エッチングパターニング装置へ
の入力制御情報となる。 ＩＣ配線用のイオンビーム イオンビーム薄膜沈着あるいはエッチング処理によれ
ば、ＩＣの微粒自由配線を完了するための上記Ｅビーム
またはイオンビーム露出技法に必要なコストが低減され
る。微粒自由パターニングを行うには、既存のマスター
・マスク（十字線）とともに、Ｅビームまたはイオンビ
ームを、別々の物理的マスク（局部的微粒自由パターニ
ングの必要な変更で変えたマスター十字線）あるいは上
記のように、ウエハーレジストへの触接書き込み露出マ
スクとして用いられるが、イオンビーム装置は誘電薄膜
層あるいは沈着誘電または金属薄膜を直接エッチングす
るために局部的（微粒的）に使用できるのでレジストを
追加したり、沈着およびエッチングを行う必要がない。
Ｅビームと同様にイオンビームも光学露出技法と比べそ
の処理時間が遅く、サブミクロン精度やパターンの点で
は同等である。本発明の方法では、代表的には直径１０
０μｍ以下の領域に限定されるルーテイングの変更だけ
しか必要としない。またイオンビーム手段は、特定層と
組み合わさった固定マスクを施した後、層毎に自由配線
ルート変更を必要に応じて行う。イオンビーム処理装置
は現在のところＥビーム装置よりもかなり廉価であり、
しかも複数メーカーから出されている。現在最も注目さ
れているイオンビーム装置はＳｅｉｋｏ ＳＭＩ−８１
００であり、これは本発明で使用するのに適している。
【０１０９】金属および誘電体（あるいは不動態化）薄
膜をパターニングするのに、上記のように光学ステッパ
ーと併用すると、ネガ・レジストの塗布あるいは２種類
のレジスト層の併用を行う必要がない。第４０（ａ）図
〜第４９（ｅ）図はそれぞれ横断面図であって、基板６
８２に形成した金属薄膜６８０を固定マスクでパターニ
ングするための光学ポジ・レジストの使用、および固定
マスクパターンの該当部分末消しかつ下方の金属薄膜を
エッチング除去するための、自由領域における第２光学
露出（上記の通り）を示している。後段の処理におい
て、イオンビーム装置を用いて、固定マスクパターニン
グの際における原金属薄膜からエッチング除去した自由
領域において金属トレースパターンを沈着する。このイ
オンビーム装置は試験手段のデータベースおよびＣＡＤ
回路データベースから得た寸法と配置のデータに特有の
誘電薄膜層においてオープンスルーホールを直接閉じる
あるいはエッチングする。
膜をパターニングするのに、上記のように光学ステッパ
ーと併用すると、ネガ・レジストの塗布あるいは２種類
のレジスト層の併用を行う必要がない。第４０（ａ）図
〜第４９（ｅ）図はそれぞれ横断面図であって、基板６
８２に形成した金属薄膜６８０を固定マスクでパターニ
ングするための光学ポジ・レジストの使用、および固定
マスクパターンの該当部分末消しかつ下方の金属薄膜を
エッチング除去するための、自由領域における第２光学
露出（上記の通り）を示している。後段の処理におい
て、イオンビーム装置を用いて、固定マスクパターニン
グの際における原金属薄膜からエッチング除去した自由
領域において金属トレースパターンを沈着する。このイ
オンビーム装置は試験手段のデータベースおよびＣＡＤ
回路データベースから得た寸法と配置のデータに特有の
誘電薄膜層においてオープンスルーホールを直接閉じる
あるいはエッチングする。
【０１１０】光学ポジ・レジスト６８４は第４０（ａ）
図に示すように、薄膜６８０および、固定マスク（図示
せず）で露出した部分６８６に施される。試験装置によ
って決めた、自由パターニングを要する、金属薄膜（第
４０８（ｂ）図参照）の領域６８８に第２の露出を行っ
て（シャッター制御式マスクなし光学ステッパー装置
で）固定露出で生じたパターンを消去する。レジスト６
８４の現像は第４０（ｃ）図に示すように行われ、レジ
ストパターンは薄膜６９０にエッチングされ、また自由
領域６９２が金属薄膜からエッチング除去される。また
レジストの剥離は第４０（ｄ）図に示すように行われ、
固定マスクでパターニングした薄膜６９４の影響を受け
なかった部分を残す。次に、イオンビームによって自由
薄膜が自由領域６９２に沈着され、薄膜のパターニング
が完成する。この方法は複数誘電層に同じ様に適用でき
る。但し、この場合はネガ・レジストが用いられ、また
イオンビーム手段が金属を沈着させるより、誘電層に開
口（スルーホール）をエッチング形成する。
図に示すように、薄膜６８０および、固定マスク（図示
せず）で露出した部分６８６に施される。試験装置によ
って決めた、自由パターニングを要する、金属薄膜（第
４０８（ｂ）図参照）の領域６８８に第２の露出を行っ
て（シャッター制御式マスクなし光学ステッパー装置
で）固定露出で生じたパターンを消去する。レジスト６
８４の現像は第４０（ｃ）図に示すように行われ、レジ
ストパターンは薄膜６９０にエッチングされ、また自由
領域６９２が金属薄膜からエッチング除去される。また
レジストの剥離は第４０（ｄ）図に示すように行われ、
固定マスクでパターニングした薄膜６９４の影響を受け
なかった部分を残す。次に、イオンビームによって自由
薄膜が自由領域６９２に沈着され、薄膜のパターニング
が完成する。この方法は複数誘電層に同じ様に適用でき
る。但し、この場合はネガ・レジストが用いられ、また
イオンビーム手段が金属を沈着させるより、誘電層に開
口（スルーホール）をエッチング形成する。
【０１１１】自由金属パターンがイオンビーム装置によ
って基板に直接沈着させられる。これには、自由パター
ニングを行う対象である矩形領域を、固定マスク光学露
出パターニングのために沈着させた金属薄膜からエッチ
ング除去することが必要である。これは別の光学ステッ
パー露出段階で行われ、この処理においてはそのステッ
パーのシャッターが、自由金属パターニングのために同
定された矩形領域の寸法に開くように配置かつ設定さ
れ、また試験手段の欠陥ＩＣＬＵデータベースからステ
ッパー制御情報が得られる。自由パターニングを要する
矩形領域は同じ段階で、沈着金属からエッチング除去さ
れて、金属薄膜の残存領域の固定マスクパターニングが
処理される。この後、イオンビーム装置は、自由パター
ニングを必要とした領域を決めた試験手段のデータベー
スの結果かれ特に計算したＣＡＤリップアップ・ルータ
ー回路のデータベースから得た制御データに基づいて、
第４０（ａ）図〜第４０（ｅ）図に示すように沈着金属
薄膜からエッチング除去した矩形領域に所望の自由金属
トレースを沈着させる、あるいは誘電体層に必要なスル
ーホールをエッチング形成する。 第１スルーホール層を変更しただけの自由相互接続 すべてのＩＣＬＵまたは回路デバイス素子の完全冗長が
ある場合に欠陥ＩＣＬＵまたは回路デバイス素子の接続
を回避するには、金属層相互接続部からＩＣＬＵまたは
回路デバイス素子を分離する第１スルーホール層のみに
限定した自由パターニングの変更で十分である。金属ト
レースは、一次および冗長回路デバイスを同時に相互接
続する場合のようにパターニングする。第１スルーホー
ル層のスルーホールは、一次デバイスを、その冗長同等
物ではなく、接続するように（固定マスクで）パターニ
ングするだけである。試験装置が、一次デバイスに欠陥
があると判定した場合、その一次デバイスに対応するス
ルーホールを閉じる、あるいは開かず、その冗長同等物
に対応するスルーホールは開く。これによって欠陥デバ
イスが切り離され、その大体物が接続され、メタライゼ
ーション・パターニングを変更する必要がない。スルー
ホールの変更は、試験装置のデータベースから得られる
制御データを用いて下記のように、また第４１（ａ）図
〜第４８（ｃ）図に示す様にイオンビーム装置を使用す
ることによって行うことができる。
って基板に直接沈着させられる。これには、自由パター
ニングを行う対象である矩形領域を、固定マスク光学露
出パターニングのために沈着させた金属薄膜からエッチ
ング除去することが必要である。これは別の光学ステッ
パー露出段階で行われ、この処理においてはそのステッ
パーのシャッターが、自由金属パターニングのために同
定された矩形領域の寸法に開くように配置かつ設定さ
れ、また試験手段の欠陥ＩＣＬＵデータベースからステ
ッパー制御情報が得られる。自由パターニングを要する
矩形領域は同じ段階で、沈着金属からエッチング除去さ
れて、金属薄膜の残存領域の固定マスクパターニングが
処理される。この後、イオンビーム装置は、自由パター
ニングを必要とした領域を決めた試験手段のデータベー
スの結果かれ特に計算したＣＡＤリップアップ・ルータ
ー回路のデータベースから得た制御データに基づいて、
第４０（ａ）図〜第４０（ｅ）図に示すように沈着金属
薄膜からエッチング除去した矩形領域に所望の自由金属
トレースを沈着させる、あるいは誘電体層に必要なスル
ーホールをエッチング形成する。 第１スルーホール層を変更しただけの自由相互接続 すべてのＩＣＬＵまたは回路デバイス素子の完全冗長が
ある場合に欠陥ＩＣＬＵまたは回路デバイス素子の接続
を回避するには、金属層相互接続部からＩＣＬＵまたは
回路デバイス素子を分離する第１スルーホール層のみに
限定した自由パターニングの変更で十分である。金属ト
レースは、一次および冗長回路デバイスを同時に相互接
続する場合のようにパターニングする。第１スルーホー
ル層のスルーホールは、一次デバイスを、その冗長同等
物ではなく、接続するように（固定マスクで）パターニ
ングするだけである。試験装置が、一次デバイスに欠陥
があると判定した場合、その一次デバイスに対応するス
ルーホールを閉じる、あるいは開かず、その冗長同等物
に対応するスルーホールは開く。これによって欠陥デバ
イスが切り離され、その大体物が接続され、メタライゼ
ーション・パターニングを変更する必要がない。スルー
ホールの変更は、試験装置のデータベースから得られる
制御データを用いて下記のように、また第４１（ａ）図
〜第４８（ｃ）図に示す様にイオンビーム装置を使用す
ることによって行うことができる。
【０１１２】第４１（ａ）図に示す基板７０２に形成し
た欠陥ＩＣＬＵ７００は試験装置によって判定され、冗
長ＩＣＬＵ７０４と交換される。欠陥ＩＣＬＵ７００の
電極への接触を可能にする、誘電層７０８に形成したス
ルーホール７０６は、イオンビーム装置によってそのス
ルーホール７０６に誘電体７１０を沈着させることによ
って第４１（ｂ）図に示すように閉じられる。その後、
欠陥ＩＣＬＵ７００の閉じたスルーホール７０６や冗長
ＩＣＬＵ７０４の開いたスルーホール７１２に対してそ
れぞれ、第４１（ｃ）図に示すように、金属薄膜７１
４，７１６が沈着させられ、また固定マスクによるパタ
ーニングが行われる。
た欠陥ＩＣＬＵ７００は試験装置によって判定され、冗
長ＩＣＬＵ７０４と交換される。欠陥ＩＣＬＵ７００の
電極への接触を可能にする、誘電層７０８に形成したス
ルーホール７０６は、イオンビーム装置によってそのス
ルーホール７０６に誘電体７１０を沈着させることによ
って第４１（ｂ）図に示すように閉じられる。その後、
欠陥ＩＣＬＵ７００の閉じたスルーホール７０６や冗長
ＩＣＬＵ７０４の開いたスルーホール７１２に対してそ
れぞれ、第４１（ｃ）図に示すように、金属薄膜７１
４，７１６が沈着させられ、また固定マスクによるパタ
ーニングが行われる。
【０１１３】第４１（ａ）図〜第４１（ｃ）図はそれぞ
れ横断面図であり、欠陥トランジスタの金属トレース接
続を防ぎ、またその欠陥トランジスタに代わるスペアト
ランジスタ（冗長）を接続させるために、誘電層に対す
る自由変更を示す。この方法では、金属層パターンある
いはレジストをベースにしたパターニング処理の自由変
更が必要ではないが、一次トランジスタおよびその冗長
スペアトランジスタ用のメタライゼーションパターン
や、一次トランジスタだけの接続を可能にする誘電層の
スルーホールですべてのトランジスタの冗長度を１００
％にする必要がある。試験手段はその一次トランジスタ
が欠陥をもつか否かを判定し、また同トランジスタに欠
陥がある場合に、一次トランジスタのスルーホールを閉
じまたスペアトランジスタの誘電層にイオンビームでス
ルーホールをエッチング形成するための制御データを出
す。（Ｅビームと光学装置とを使用して上記のように誘
電層に自由スルーホール・パターンを形成することもで
きる。） 回路ＩＣＬＵまたはデバイス素子の完全冗長度は、ＩＣ
のデバイスの順序が不規則である論理およびアナログ回
路、平面デイスプレイ（例えば、アクテイブマトリック
ＬＣＤ）あるいは、ＩＣＬＵまたは回路デバイスの密度
が低い画像アレイに実際に使用できる。この自由相互接
続方法によれば自由相互接続を得るための製造工数を著
しく少なくすることができる。しかしながら、この場合
には、１００％以上の冗長性追加コストが要る。この点
では、冗長性をもつ論理回路では、冗長性のない回路と
対比してＩＣ領域を相応に比例的に増す必要がないので
埋め合わせがある。これは、論理回路の能動デバイス素
子がＩＣの基板領域に占める割合は代表的には２５％以
下であり、その領域の残る部分が相互接続メタライゼー
ションによって利用できることに大きく負う。メタライ
ゼーション層の試験と局限補正以下に、ＩＣのスルーホ
ールと金属層の試験と補正における試験装置の利用につ
いて述べる。下方の導電層にスルーホールが開いている
ことを試験する方法では、探触点をスルーホールに中に
入れてそのスルーホールの底と接触させる、あるいは標
準的な金属沈着／エッチング技法でスルーホールにメタ
ライゼーション層を沈着させた後、試験装置を用いて、
いくつかの互いに接続されたスルーホール同士の導通を
試験する。金属トレースの試験は、接触している各トレ
ースの独立した導通性の測定を可能にするいくつかの金
属トレースどうしを接触させように接触点を位置付ける
ことによって、試験装置を用いて行う。回路のＣＡＤデ
ータベースを用いて、試験面の製作の際に探触点の配置
を自動的に測定し、また探触点と試験手段論理とを上記
のように相互接続する。
れ横断面図であり、欠陥トランジスタの金属トレース接
続を防ぎ、またその欠陥トランジスタに代わるスペアト
ランジスタ（冗長）を接続させるために、誘電層に対す
る自由変更を示す。この方法では、金属層パターンある
いはレジストをベースにしたパターニング処理の自由変
更が必要ではないが、一次トランジスタおよびその冗長
スペアトランジスタ用のメタライゼーションパターン
や、一次トランジスタだけの接続を可能にする誘電層の
スルーホールですべてのトランジスタの冗長度を１００
％にする必要がある。試験手段はその一次トランジスタ
が欠陥をもつか否かを判定し、また同トランジスタに欠
陥がある場合に、一次トランジスタのスルーホールを閉
じまたスペアトランジスタの誘電層にイオンビームでス
ルーホールをエッチング形成するための制御データを出
す。（Ｅビームと光学装置とを使用して上記のように誘
電層に自由スルーホール・パターンを形成することもで
きる。） 回路ＩＣＬＵまたはデバイス素子の完全冗長度は、ＩＣ
のデバイスの順序が不規則である論理およびアナログ回
路、平面デイスプレイ（例えば、アクテイブマトリック
ＬＣＤ）あるいは、ＩＣＬＵまたは回路デバイスの密度
が低い画像アレイに実際に使用できる。この自由相互接
続方法によれば自由相互接続を得るための製造工数を著
しく少なくすることができる。しかしながら、この場合
には、１００％以上の冗長性追加コストが要る。この点
では、冗長性をもつ論理回路では、冗長性のない回路と
対比してＩＣ領域を相応に比例的に増す必要がないので
埋め合わせがある。これは、論理回路の能動デバイス素
子がＩＣの基板領域に占める割合は代表的には２５％以
下であり、その領域の残る部分が相互接続メタライゼー
ションによって利用できることに大きく負う。メタライ
ゼーション層の試験と局限補正以下に、ＩＣのスルーホ
ールと金属層の試験と補正における試験装置の利用につ
いて述べる。下方の導電層にスルーホールが開いている
ことを試験する方法では、探触点をスルーホールに中に
入れてそのスルーホールの底と接触させる、あるいは標
準的な金属沈着／エッチング技法でスルーホールにメタ
ライゼーション層を沈着させた後、試験装置を用いて、
いくつかの互いに接続されたスルーホール同士の導通を
試験する。金属トレースの試験は、接触している各トレ
ースの独立した導通性の測定を可能にするいくつかの金
属トレースどうしを接触させように接触点を位置付ける
ことによって、試験装置を用いて行う。回路のＣＡＤデ
ータベースを用いて、試験面の製作の際に探触点の配置
を自動的に測定し、また探触点と試験手段論理とを上記
のように相互接続する。
【０１１４】欠陥スルーホールまたは金属トレースの試
験手段による微粒判定に続いてそれらの欠陥を処置する
ために２つの好適な方法が行われる。すなわち、１）基
板層全体の完全再処理、２）層の欠陥部分だけの局部的
再処理、である。基板の完全再処理はパターニングされ
た層のエッチング除去、その再沈着およびパターニング
等の従来のＩＣ処理で行い、また新規の処理では、試験
手段を用いて基板層を１００％試験して基板層の再処理
が必要であるか否かを判定するものである。完全な基板
層の再処理によれば、特定のメタライゼーション欠陥を
修正できるが、新たにメタライゼーション欠陥が発生す
るおそれがある。特定の金属相互接続層に対しメタライ
ゼーション欠陥あるいはスルーホール欠陥の局部的修正
によれば新たな欠陥が生じる可能性は著しく小さくな
る。
験手段による微粒判定に続いてそれらの欠陥を処置する
ために２つの好適な方法が行われる。すなわち、１）基
板層全体の完全再処理、２）層の欠陥部分だけの局部的
再処理、である。基板の完全再処理はパターニングされ
た層のエッチング除去、その再沈着およびパターニング
等の従来のＩＣ処理で行い、また新規の処理では、試験
手段を用いて基板層を１００％試験して基板層の再処理
が必要であるか否かを判定するものである。完全な基板
層の再処理によれば、特定のメタライゼーション欠陥を
修正できるが、新たにメタライゼーション欠陥が発生す
るおそれがある。特定の金属相互接続層に対しメタライ
ゼーション欠陥あるいはスルーホール欠陥の局部的修正
によれば新たな欠陥が生じる可能性は著しく小さくな
る。
【０１１５】第４２（ａ）図、第４２（ｂ）は試験装置
によって判定された、基板７２２の誘電層における欠陥
金属トレースあるいは欠陥スルーホールのいずれかを補
正するためのイオンビーム装置の使用を示す横断面図で
ある。欠陥は試験手段によって判定され、その試験手段
によって作成されたデータベースはそれらの欠陥を処理
するための、イオンビーム装置に対する位置決めデータ
を出す。イオンビーム装置による、第３２（ｂ）図に示
す金属沈着で、既存の欠陥金属トレース７２４の全長に
わたって新しい金属トレースを沈着させることによりそ
の欠陥トレース７２４の割れ目７２６を埋めることがで
きる。
によって判定された、基板７２２の誘電層における欠陥
金属トレースあるいは欠陥スルーホールのいずれかを補
正するためのイオンビーム装置の使用を示す横断面図で
ある。欠陥は試験手段によって判定され、その試験手段
によって作成されたデータベースはそれらの欠陥を処理
するための、イオンビーム装置に対する位置決めデータ
を出す。イオンビーム装置による、第３２（ｂ）図に示
す金属沈着で、既存の欠陥金属トレース７２４の全長に
わたって新しい金属トレースを沈着させることによりそ
の欠陥トレース７２４の割れ目７２６を埋めることがで
きる。
【０１１６】試験装置で発見した、誘電層７３４の、第
４２（ｃ）図に示す欠陥誘電スルーホール７３２は下層
の電極７３６に達していない、誘電層３４の不完全開口
である。この不完全スルーホール７３２はイオンビーム
装置を用いて、誘電材７３４をエッチング除去してその
スルーホール７３８を完全に開くことによって第４２
（ｄ）に示すように開く。
４２（ｃ）図に示す欠陥誘電スルーホール７３２は下層
の電極７３６に達していない、誘電層３４の不完全開口
である。この不完全スルーホール７３２はイオンビーム
装置を用いて、誘電材７３４をエッチング除去してその
スルーホール７３８を完全に開くことによって第４２
（ｄ）に示すように開く。
【０１１７】欠陥スルーホールと金属トレース・パター
ニングの補正は上記のイオンビーム沈着／エッチング方
法に限定されず、誘電または金属薄膜は、局限露出Ｅビ
ーム、イオンビームあるいは光学露出およびエッチング
によって行うこともできる。 ヒューズとアンチヒューズによる自由相互接続 本発明の試験手段を１つの実施例において使用してＩＣ
の自由相互接続部の形成方法として、ヒューズに接近ま
たはヒューズを飛ばす作用（即ち、金属トレースを開い
たり、接続を切ったりする）あるいはアンチヒューズ作
用（２つの金属トレースを閉じたり、接続したりする）
を得る。この方法は、回路製作の後またパッケージング
の前に用いて、ＰＬＡ（プログラマブル論理アレイ）の
場合のように最終内部金属相互接続部を形成したり、ま
たＩＣ機能試験の後で回路修正に使用する。ＩＣ製造の
最終段階において回路プログラマーとしてこの試験装置
を使用すれば、回路設計が簡単になる。これは試験探触
点がヒューズまたはアンチヒューズデバイスのすぐ近く
で接触し、従ってヒューズ／アンチヒューズデバイスへ
の接近に、回路内部に相互接続トレースまたは制御論理
を追加設置する必要がないからである。これによって製
造時のツーリングあるいはインベントリを廃棄すること
なく補正増強を行える。試験手段は、ヒューズまたアン
チヒューズデバイスのヒューズまたアンチヒューズの電
極あるいは金属トレース（電極）に直接接近するＩＣの
表面上に適宜（任意に）位置付けられた小さい金属接点
（１ミル平方以下）に接触する。次にこの試験装置は金
属接点に適当な電圧を印加してヒューズまたはアンチヒ
ューズデバイスを飛ばす。
ニングの補正は上記のイオンビーム沈着／エッチング方
法に限定されず、誘電または金属薄膜は、局限露出Ｅビ
ーム、イオンビームあるいは光学露出およびエッチング
によって行うこともできる。 ヒューズとアンチヒューズによる自由相互接続 本発明の試験手段を１つの実施例において使用してＩＣ
の自由相互接続部の形成方法として、ヒューズに接近ま
たはヒューズを飛ばす作用（即ち、金属トレースを開い
たり、接続を切ったりする）あるいはアンチヒューズ作
用（２つの金属トレースを閉じたり、接続したりする）
を得る。この方法は、回路製作の後またパッケージング
の前に用いて、ＰＬＡ（プログラマブル論理アレイ）の
場合のように最終内部金属相互接続部を形成したり、ま
たＩＣ機能試験の後で回路修正に使用する。ＩＣ製造の
最終段階において回路プログラマーとしてこの試験装置
を使用すれば、回路設計が簡単になる。これは試験探触
点がヒューズまたはアンチヒューズデバイスのすぐ近く
で接触し、従ってヒューズ／アンチヒューズデバイスへ
の接近に、回路内部に相互接続トレースまたは制御論理
を追加設置する必要がないからである。これによって製
造時のツーリングあるいはインベントリを廃棄すること
なく補正増強を行える。試験手段は、ヒューズまたアン
チヒューズデバイスのヒューズまたアンチヒューズの電
極あるいは金属トレース（電極）に直接接近するＩＣの
表面上に適宜（任意に）位置付けられた小さい金属接点
（１ミル平方以下）に接触する。次にこの試験装置は金
属接点に適当な電圧を印加してヒューズまたはアンチヒ
ューズデバイスを飛ばす。
【０１１８】ヒューズまたはアンチヒューズは製造時に
回路に対してＩＣＬＵを接続したり切断したりするにも
使用できる。この試験手段は、ＩＣＬＵが欠陥をもつと
判定する、同じ段階であるいは次の製造段階で対応のヒ
ューズおよびアンチヒューズにリンクをブレークした
り、メイクするように指示される。 バーイン試験 本発明の試験装置は、その試験面に集積論理を設けた実
施例においては、現在のＩＣ試験システムに比べ著しく
コストが低い。この低コストは高度の回路集積レベルか
らの従来のコスト低減に一貫している。また本発明の低
コストは、直径１ミル以下という極めて高い探触点の密
度を可能とするその能力と合いまって、本発明のコスト
メリットのある方法を、ＩＣ製造の完了に先立って（す
なわち、回路デバイスのメタライゼーション相互接続の
前に）ＩＣＬＵまたは回路デバイスをバーンインするの
に使用することができる。
回路に対してＩＣＬＵを接続したり切断したりするにも
使用できる。この試験手段は、ＩＣＬＵが欠陥をもつと
判定する、同じ段階であるいは次の製造段階で対応のヒ
ューズおよびアンチヒューズにリンクをブレークした
り、メイクするように指示される。 バーイン試験 本発明の試験装置は、その試験面に集積論理を設けた実
施例においては、現在のＩＣ試験システムに比べ著しく
コストが低い。この低コストは高度の回路集積レベルか
らの従来のコスト低減に一貫している。また本発明の低
コストは、直径１ミル以下という極めて高い探触点の密
度を可能とするその能力と合いまって、本発明のコスト
メリットのある方法を、ＩＣ製造の完了に先立って（す
なわち、回路デバイスのメタライゼーション相互接続の
前に）ＩＣＬＵまたは回路デバイスをバーンインするの
に使用することができる。
【０１１９】ＩＣＬＵまたは回路デバイスのバーンイン
は試験装置をＤＵＴに長い時間、例えば、数秒〜数時間
あるいは数日以上にわたって使用することで行われる。
試験装置の機械的接触プロセスは不変である。しかしな
がら、接点毎に処理されるＤＵＴの領域は最大化し、ま
た試験ヘッド装置の機械的動作が簡略化されてＤＵＴ基
板の１領域だけに接触し、従って装置コストが下がる。
ＩＣＬＵのバーンインでは、応力発生電圧および／また
は電流負荷を加えられてＩＣＬＵを動作させる。時間を
延長して試験手段をＩＣＬＵと接触させている間、ＤＵ
ＴのＩＣＬＵは定期的に反復して試験され、あるいは静
状態での電圧レベルでバイアスをかけられる。
は試験装置をＤＵＴに長い時間、例えば、数秒〜数時間
あるいは数日以上にわたって使用することで行われる。
試験装置の機械的接触プロセスは不変である。しかしな
がら、接点毎に処理されるＤＵＴの領域は最大化し、ま
た試験ヘッド装置の機械的動作が簡略化されてＤＵＴ基
板の１領域だけに接触し、従って装置コストが下がる。
ＩＣＬＵのバーンインでは、応力発生電圧および／また
は電流負荷を加えられてＩＣＬＵを動作させる。時間を
延長して試験手段をＩＣＬＵと接触させている間、ＤＵ
ＴのＩＣＬＵは定期的に反復して試験され、あるいは静
状態での電圧レベルでバイアスをかけられる。
【０１２０】本発明のバーンイン試験方法では、平均的
に高い動作温度に耐えることができる（試験面の製作に
使用する材料は２００℃を越える温度でも安定してい
る）ので、ＩＣＬＵを高温で（すなわち、通常の周囲温
度を上回る２５℃〜１５０℃またはそれ以上）動作させ
ることによって、いわゆる加速エージングに付すことが
できる。これは、完成したＩＣに対する標準的な軍用機
能試験方法である。またバーンインと、その加速エージ
ングをともなうバーンインは、最初の２４時間の動作時
間においても最も故障する可能性のあるシステムの周辺
ＩＣ構成部分を、システムがその有効寿命を開始する前
に故障させることによってそのシステムの故障までの平
均時間（ＭＴＴＦ）を延びることがすでに判明してい
る。ＩＣＬＵは本発明によってこのように試験でき、そ
してＩＣＬＵ試験手順を著しく変更しないでＩＣ構成部
分レベルで長いＭＴＴＦを得ることができる。
に高い動作温度に耐えることができる（試験面の製作に
使用する材料は２００℃を越える温度でも安定してい
る）ので、ＩＣＬＵを高温で（すなわち、通常の周囲温
度を上回る２５℃〜１５０℃またはそれ以上）動作させ
ることによって、いわゆる加速エージングに付すことが
できる。これは、完成したＩＣに対する標準的な軍用機
能試験方法である。またバーンインと、その加速エージ
ングをともなうバーンインは、最初の２４時間の動作時
間においても最も故障する可能性のあるシステムの周辺
ＩＣ構成部分を、システムがその有効寿命を開始する前
に故障させることによってそのシステムの故障までの平
均時間（ＭＴＴＦ）を延びることがすでに判明してい
る。ＩＣＬＵは本発明によってこのように試験でき、そ
してＩＣＬＵ試験手順を著しく変更しないでＩＣ構成部
分レベルで長いＭＴＴＦを得ることができる。
【０１２１】この方法では、試験に加えて機能遂行に試
験手段を使用する。この試験手段を横領発生電気、温度
条件で多数のＩＬＵを長く接触させて限界製造のＩＣＬ
Ｕまたは回路デバイスに故障させる。これは新しい信頼
性保証製造段階である。
験手段を使用する。この試験手段を横領発生電気、温度
条件で多数のＩＬＵを長く接触させて限界製造のＩＣＬ
Ｕまたは回路デバイスに故障させる。これは新しい信頼
性保証製造段階である。
【図１】ゲートアレイ・ウエハーの断面およびデバイス
接点を示す（１ａ，１ｂ）。
接点を示す（１ａ，１ｂ）。
【図２】試験面の一部の上面図側面図を示す。
【図３】試験面の一部の側面図を示す。
【図４】試験手順を示す（４ａ，４ｂ）。
【図５】流体圧力試験装置を示す。
【図６】ウエハーおよび試験面の分解図を示す。
【図７】試験面の形成段階をそれぞれ示す（その１）。
【図８】試験面の形成段階をそれぞれ示す（その２）。
【図９】試験面の形成段階をそれぞれ示す（その３）。
【図１０】試験面の形成段階をそれぞれ示す（その
４）。
４）。
【図１１】試験面の形成段階をそれぞれ示す（その
５）。
５）。
【図１２】試験面の形成段階をそれぞれ示す（その
６）。
６）。
【図１３】試験面の別の実施例の形成段階をそれぞれ示
す（その１）。
す（その１）。
【図１４】試験面の別の実施例の形成段階をそれぞれ示
す（その２）。
す（その２）。
【図１５】試験面の別の実施例の形成段階をそれぞれ示
す（その３）。
す（その３）。
【図１６】９つのダイで１つのスーパー・ダイを形成す
る方法を示す。
る方法を示す。
【図１７】試験面と（１７ａ）、各種探触点構造体を示
す（１７ｂ）。
す（１７ｂ）。
【図１８】各種探触点構造体を示す（その１）。
【図１９】各種探触点構造体を示す（その２）。
【図２０】各種探触点構造体を示す（その３）。
【図２１】各種探触点構造体を示す（その４）。
【図２２】各種探触点構造体を示す（その５）。
【図２３】各種探触点構造体を示す（その６）。
【図２４】各種探触点構造体を示す（その７）。
【図２５】各種探触点構造体を示す（その８）。
【図２６】各種探触点構造体を示す（その９）。
【図２７】探触点の製作を示す（２７ａ〜２７ｈ）。
【図２８】探触点の製作を示す（２８ａ）。
【図２９】探触点の製作を示す（２９ａ）。
【図３０】試験面を示す（その１）。
【図３１】試験面を示す（その２）。
【図３２】能動行列探触点面を示す。
【図３３】可撓性試験面用の多結晶薄膜を示す。
【図３４】試験ヘッド装置を示す（その１）。
【図３５】試験ヘッド装置を示す（その２）。
【図３６】ＩＣ製造用の個別パターニングを示す（その
１）。
１）。
【図３７】ＩＣ製造用の個別パターニングを示す（その
２）。
２）。
【図３８】ＩＣ製造用の個別パターニングを示す（その
３）。
３）。
【図３９】ＩＣ製造用の個別パターニングを示す（その
４）。
４）。
【図４０】ＩＣ製造用の個別パターニングを示す（その
５）。
５）。
【図４１】ＩＣ製造用の個別パターニングを示す（その
６）。
６）。
【図４２】ＩＣトレースの修理を示す（４２ａ〜４２
ｄ）。
ｄ）。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/82 Ｔ
Claims (47)
- 【請求項１】 試験面を有する集積回路であって、 上記試験面は、 複数探触点をその上に形成した基板と、 上記基板に形成された探触点に接続する第１の複数平行
トレースと、 上記探触点に接続する上記第１複数トレースに直交して
上記基板に形成された第２の複数平行トレースと、 上記第１、第２の複数トレースに試験信号を与え、また
それらから試験信号を受ける手段と、 を含む試験面を有する集積回路。 - 【請求項２】 上記試験信号を受ける手段が上記試験面
に取付けられた集積回路を含む請求項１に記載の試験面
を有する集積回路。 - 【請求項３】 更に、上記複数探触点のいずれかに与え
られた試験信号の電圧を選択的に制御する手段を含む請
求項１に記載の試験面を有する集積回路。 - 【請求項４】 試験面を有する集積回路であって、 上記試験面は、 可撓性材料の第１層で形成された基板と、 上記基板から延びた複数の探触点と、からなり、上記各
探触点が上記第１可撓性材料層の上に延びた第２可撓性
材料層によって包囲された、可撓性材料からなる長細い
コアを含み、各探触点がその長さの少なくとも１０％だ
け折曲可能であるような構成と、 を含む試験面を有する集積回路。 - 【請求項５】 上記各探触点が上記基板から最も遠いコ
アの端部に形成された金属先端を含み、この先端の直径
が上記コアより大きく、また同先端が上記コアと電気的
に接触している請求項４に記載の試験面を有する集積回
路。 - 【請求項６】 上記第１、第２層とも低応力二酸化シリ
コンを含む請求項４に記載の試験面を有する集積回路。 - 【請求項７】 上記第１層が厚み１０μｍ以下のポリマ
ー薄膜を含む請求項４に記載の試験面を有する集積回
路。 - 【請求項８】 少なくとも１０００個の探触点を含む請
求項４に記載の試験面を有する集積回路。 - 【請求項９】 上記各探触点の最大外径が１ミル以下で
ある請求項４に記載の試験面を有する集積回路。 - 【請求項１０】 上記コアが内部空洞を画成しており、
これに可撓性材料が充填されている請求項４に記載の試
験面を有する集積回路。 - 【請求項１１】 上記コアが内部空間を画成しており、
これにポリマーが充填されている請求項４に記載の試験
面を有する集積回路。 - 【請求項１２】 更に、剛性基板層を含み、これに上記
第１可撓性材料層が形成されている請求項４に記載の試
験面を有する集積回路。 - 【請求項１３】 試験面を有する集積回路であって、 上記試験面は、 可撓性材料で形成した基板と、 上記基板から延びた複数の探触点とからなり、上記各探
触点が、可撓性材料からなる外層を含み、この外層が空
洞を画成しているとともに、その上に導電性材料かなる
内層を持っており、上記外層が上記基板に合着されてお
り、また上記探触点がその長さの少なくとも１０％だけ
圧縮可能である構成と、 を含む試験面を有する集積回路。 - 【請求項１４】 上記各探触点の空洞に流体が充填され
ている請求項13に記載の試験面を有する集積回路。 - 【請求項１５】 上記各探触点の空洞にゴム状ポリマー
が充填されている請求項13に記載の試験面を有する集積
回路。 - 【請求項１６】 上記各探触点が上記基板から最も遠い
探触点の端部に形成された金属先端を含み、この先端の
直径が上記コアより大きく、また同先端が上記内層と電
気的に接触している請求項13に記載の試験面を有する集
積回路。 - 【請求項１７】 上記基板および外層が両方とも、低応
力二酸化シリコンマーを含む請求項13に記載の試験面を
有する集積回路。 - 【請求項１８】 上記基板が厚み１０μｍ以下のポリマ
ー薄膜を含む請求項13に記載の試験面を有する集積回
路。 - 【請求項１９】 すくなくとも１０００個の探触点を含
む請求項13に記載の試験面を有する集積回路。 - 【請求項２０】 上記各探触点の最大外径が１ミル以下
である請求項13に記載の試験面を有する集積回路。 - 【請求項２１】 更に、剛性基板層を含み、その上に上
記第１可撓性材料層が形成されている請求項13に記載の
試験面を有する集積回路。 - 【請求項２２】 試験面を有する集積回路であって、 上記試験面は、 可撓性薄膜で形成した基板と、 上記基板の第１側から延びた複数の探触点と、 上記基板の第２側に形成した導電性ゴム状ポリマー層
と、 を含む試験面を有する集積回路。 - 【請求項２３】 導電性ゴム状ポリマーを電気メッキで
上記基板の第２側に形成した請求項22に記載の試験面を
有する集積回路。 - 【請求項２４】 更に、隣接する探触点同士の間に延び
た基板の第２側部分に低応力ポリシリコン層を形成した
請求項22に記載の試験面を有する集積回路。 - 【請求項２５】 更に、上記導電性ゴム状ポリマー層の
基板から最も遠い側に金属層を形成した請求項22に記載
の試験面を有する集積回路。 - 【請求項２６】 複数の探触点を含み、各探触点が探触
点への、また探触点からの信号を制御するための１つも
しくはそれ以上の回路デバイスを含む請求項22に記載の
試験面を有する集積回路。 - 【請求項２７】 試験面を有する集積回路における試験
面の製作方法であって、 主面をもつ基板を設け、 上記基板に、上記主面から、上記基板の深部まで延びた
複数空洞を形成し、 上記空洞をライニングし、また上記主面を、可撓性材料
からなる第１層で被覆し、 上記空洞をライニングする上記第１可撓材層に、また少
なくとも、第１可撓材層上にある主面部分に第１金属層
を設け、 上記主面に、また上記第１金属層の上に第２可撓材層を
形成し、 上記各空洞の深部に隣接した上記基盤の部分を除去し
て、上記空洞の深部の上記第１可撓材層の一部を露出さ
せ、 上記第１可撓材層の上記露出部分を除去して上記第１金
属層の一部を露出させ、 上記金属層の上記露出部分に金属先端を形成し、 上記基盤の残存部分を除去する、 各段階を含む試験面を有する集積回路における試験面の
製作方法。 - 【請求項２８】 更に、上記第１金属層の形成後に、 上記空洞に追加の可撓性材料を充填してその追加可撓性
材料を上記主面上に延ばし、 上記追加可撓性材料の上記主面の上に延びた部分に第２
金属層を形成する、 各段階を含む請求項27に記載の試験面を有する集積回路
における試験面の製作方法。 - 【請求項２９】 更に、上記第１金属層形成後に、 上記空洞に、また上記第１金属層の上の主面に第３可撓
材層を形成し、 上記空洞の深部に、上記第３可撓材層の上に金属体を形
成し、 上記第３可撓材層の、上記主面の上になる部分に第２金
属層を形成する、 各段階を含む請求項27に記載の試験面を有する集積回路
における試験面の製作方法。 - 【請求項３０】 上記複数の空洞を形成する段階が、 上記基板に各空洞を形成する位置を決めるためのコンピ
ュータ・データベースを設け、 上記データベースに含む位置からマスクを形成し、 上記マスクを用いて各空洞に対する上記基板上の位置を
描き、 各描出位置に空洞を形成する、 各段階を含む請求項27に記載の試験面を有する集積回路
における試験面の製作方法。 - 【請求項３１】 試験面を有する集積回路に使用する試
験ヘッド装置であって、 上記試験ヘッド装置は、 内部空洞を画成するエンクロージャと、 片側から延びた複数の探触点を有し、また第１側が上記
内部空洞を接触している試験面と、 上記エンクロージャに形成され、上記探触点と電気的に
接触して複数の電気接点と、 上記内部空洞に液体を供給する手段と、 を含む試験面を有する集積回路に使用する試験ヘッド装
置。 - 【請求項３２】 更に、上記エンクロージャに形成され
ており、上記探触点に電気信号を供給する少なくとも１
つの集積回路を含む請求項30に記載の試験面を有する集
積回路に使用する試験ヘッド装置。 - 【請求項３３】 更に、導電性のゴム状ポリマーで上記
エンクロージャに形成した電気接点を含む請求項30に記
載の試験面を有する集積回路に使用する試験ヘッド装
置。 - 【請求項３４】 集積回路における不完全スルーホール
の修正方法であって、 上記集積回路に誘電層に形成された特定の不完全スルー
ホールを微粒試験で位置付けし、 その不完全スルーホール内の上記誘電層部分をイオンビ
ームでエッチング除去する、 各段階を含む集積回路における不完全スルーホールの修
正方法。 - 【請求項３５】 更に、レジストをイオンビームまたは
Ｅビームでパターニングすることによって上記誘電層の
一部をエッチング除去する段階を含む請求項34に記載の
集積回路における不完全スルーホールの修正方法。 - 【請求項３６】 集積回路における欠陥トレースの修正
方法であって、 欠陥部分をもつ特定トレースを微粒試験で位置付けし、 上記欠陥部分にイオンビームで金属を沈着させる、 各段階を含む、集積回路における欠陥トレースの修正方
法。 - 【請求項３７】 上記欠陥部分に金属を沈着する段階
が、パターニングされたレジスト層を通じてその沈着を
行う段階を含む請求項36に記載の集積回路における欠陥
トレースの修正方法。 - 【請求項３８】 集積回路における微粒自由相互接続部
の製作方法であって、 半導体基板に導電性薄膜を形成し、 上記導電性薄膜上にネガ・レジスト層を施し、 固定マスクで上記ネガ・レジスト層をパターニングし、 マスクなしのステッパーを用いて、微粒試験で判定した
欠陥を含む上記導電性薄膜の特定部分のレジストの所定
の位置付けされた部分を露出させ、 上記レジスト層を現像し、 上記レジスト層の未露出部分の下にある上記導電性薄膜
部分を除去する、 各段階を含む集積回路における微粒自由相互接続部の製
作方法。 - 【請求項３９】 集積回路における微粒自由相互接続部
の製作方法であって、 基板に誘電性薄膜を形成し、 上記誘電性薄膜上にネガ・レジスト層を施し、 固定マスクで上記ネガ・レジスト層をパターニングし、 マスクなしのステッパーを用いて、微粒試験で判定した
欠陥を含む上記誘電性薄膜の特定の位置付けされた部分
のレジストの所定部分を露出させ、 上記レジスト層を現像し、 上記レジスト層の未露出部分の下にある上記誘電性薄膜
部分を除去する、 各段階を含む集積回路における微粒自由相互接続部の製
作方法。 - 【請求項４０】 集積回路における微粒自由相互接続部
の製作方法であって、 基板に導電性薄膜を形成し、 上記導電性薄膜上にネガ・レジスト層を施し、 マスクなしのステッパーを用いて、上記導電性薄膜にお
ける、微粒試験で判定した欠陥の上の上記レジスト層の
所定の位置付けされた部分を露出させ、 上記レジスト層を現像し、 上記ネガ・レジスト層にポジ・レジスト層を施し、 固定マスクで上記ポジ・レジスト層をパターニングし、 上記ネガ・レジスト層およびポジ・レジスト層の残存部
分を除去する、 各段階を含む集積回路における微粒自由相互接続部の製
作方法。 - 【請求項４１】 集積回路における微粒自由相互接続部
の製作方法であって、 基板に誘電薄膜を形成し、 上記誘電性薄膜上にネガ・レジスト層を施し、 マスクなしのステッパーを用いて、上記誘電薄膜におけ
る、微粒試験で判定した欠陥の上の上記レジスト層の所
定の位置付けされた部分を露出させ、 上記レジスト層を現像し、 上記ネガ・レジスト層にポジ・レジスト層を施し、 固定マスクで上記ポジ・レジスト層をパターニングし、 上記ネガ・レジスト層およびポジ・レジスト層の残存部
分を除去する、 各段階を含む集積回路における微粒自由相互接続部の製
作方法。 - 【請求項４２】 集積回路における微粒自由相互接続部
の製作方法であって、 基板にパターニングした薄膜を形成し、 上記パターニングした薄膜上に光学ポジ・レジスト層を
施し、 マスクなしのステッパーを用いて、上記導電性薄膜にお
ける、微粒試験で判定した欠陥の上の上記光学ポジ・レ
ジスト層の位置付けされた部分を露出させ、 上記光学ポジ・レジスト層を現像し、 上記現像した光学ポジ・レジスト層に非光学ネガ・レジ
スト層を施し、 ビームで上記ネガ・レジスト層の所定部分を露出させ、 上記ネガ・レジスト層の露出部分を現像し、 上記ネガ・レジスト層の未露出部分の下の薄膜部分を除
去し、 上記光学ポジ・レジスト層およびネガ・レジスト層の残
存部分を除去する、 各段階を含む集積回路における微粒自由相互接続部の製
作方法。 - 【請求項４３】 集積回路における微粒自由相互接続部
の製作方法であって、 基板にパターニングした薄膜を形成し、 上記パターニングした薄膜上に光学ポジ・レジスト層を
施し、 マスクなしのステッパーを用いて、上記パターニングし
た薄膜における、微粒試験で判定した欠陥の上の上記光
学ポジ・レジスト層の位置付けされた部分を露出させ、 上記光学ポジ・レジスト層を現像し、 上記現像した光学ポジ・レジスト層に非光学ネガ・レジ
スト層を施し、 ビームで上記ネガ・レジスト層の所定部分を露出させ、 上記ポジ・レジスト層の未露出部分を現像し、 上記ポジ・レジスト層の露出部分の下の薄膜部分を除去
し、 上記ポジ・レジスト層の残存部分を除去する、 各段階を含む集積回路における微粒自由相互接続部の製
作方法。 - 【請求項４４】 集積回路における微粒自由相互接続部
の製作方法であって、 基板にパターニングした導電層を形成し、 上記導電層に非光学ポジ・レジスト層を施し、 上記パターニングした薄膜における、微粒試験で判定し
た欠陥の上の上記ポジ・レジスト層の位置付けされた所
定部分を露出させ、 上記光学ポジ・レジスト層を現像し、 上記ポジ・レジスト層を現像し、 上記ポジ・レジスト層の上記露出させた所定部分の下に
ある上記誘電薄膜部分にパターンを形成し、 上記ポジ・レジスト層の残存部分を除去する、 各段階を含む集積回路における微粒自由相互接続部の製
作方法。 - 【請求項４５】 集積回路における微粒自由相互接続部
の製作方法であって、基板にパターニングした誘電層を
形成し、 上記誘電層に非光学ポジ・レジスト層を施し、 上記パターニングした誘電層における、微粒試験で判定
した欠陥の上の上記ポジ・レジスト層の所定の位置付け
された部分を露出させ、 上記ポジ・レジスト層を現像し、 上記ポジ・レジスト層の上記露出させた所定部分の下に
ある上記導電薄膜部分にパターンを形成し、 上記ポジ・レジスト層の残存部分を除去する、 各段階を含む集積回路における微粒自由相互接続部の製
作方法。 - 【請求項４６】 集積回路における微粒自由相互接続部
の製作方法であって、 基板に導電薄膜を形成し、 上記薄膜に光学ポジ・レジスト層を施し、 固定マスクで上記レジスト層を露出させ、 上記導電薄膜における、微粒試験で判定した欠陥の上の
上記レジスト層の所定の位置付けされた部分を、マスク
なしのステッパーで露出させ、 上記レジスト層を現像し、 上記レジスト層の露出部分の下にある上記薄膜部分を除
去し、 上記レジスト層の残存部分を除去し、 イオンビームで上記薄膜の残存部分をパターニングす
る、 各段階を含む集積回路における微粒自由相互接続部の製
作方法。 - 【請求項４７】 集積回路における微粒自由相互接続部
の製作方法であって、 基板に誘電薄膜を形成し、 上記薄膜に光学ネガ・レジスト層を施し、 固定マスクで上記レジスト層を露出させ、 マスクを使用しないステッパーで、上記薄膜における、
微粒試験で判定した欠陥の上の上記レジスト層の所定の
位置決めされた部分を露出させ、 上記レジスト層を現像し、 上記レジスト層の未露出部分の下にある上記薄膜部分を
除去し、 上記レジスト層の残存部分を除去し、 イオンビームで上記薄膜の残存部分をパターニングす
る、 各段階を含む集積回路における微粒自由相互接続部の製
作方法。
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|---|---|---|---|
| JP91508792A Division JPH05507177A (ja) | 1990-02-16 | 1991-02-14 | 高密度探触点を使用した集積回路の製作および試験方法 |
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|---|---|
| JP2000200812A true JP2000200812A (ja) | 2000-07-18 |
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Family Applications (2)
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| JP91508792A Pending JPH05507177A (ja) | 1990-02-16 | 1991-02-14 | 高密度探触点を使用した集積回路の製作および試験方法 |
| JP2000023323A Expired - Fee Related JP3323846B2 (ja) | 1990-02-16 | 2000-01-27 | 高密度探触点を使用した集積回路の製作および試験方法 |
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|---|---|---|---|
| JP91508792A Pending JPH05507177A (ja) | 1990-02-16 | 1991-02-14 | 高密度探触点を使用した集積回路の製作および試験方法 |
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| JP (2) | JPH05507177A (ja) |
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