JP2000200860A - ボ―ル・グリッド・アレイ・パッケ―ジ - Google Patents
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Landscapes
- Wire Bonding (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】
【課題】 低コスト、高信頼性のＢＧＡパッケージ
【解決手段】 信号、電力及びアース接点に対する電気
的な相互接続部を持つ介在回路を含むフリップ・チップ
集積回路に対するパッケージ。配送は、選択的な平面及
びバスを使うことにより、２つの導体層の上だけで行わ
れる。１つの導体レベルに幾つかの電力平面を設けて、
異なる動作電圧を持つ回路を支援する。介在回路を熱伝
導強化材または基部に接着し、はんだボールを使ってフ
レームを基部及び介在回路にとりつけることにより、フ
リップ・チップ相互接続集積回路に対する独特のキャビ
ティ・ダウンＢＧＡパッケージが提供される。この集成
体は、周辺のフレームにある外部ＢＧＡはんだボール端
子に対する相互接続用バイアを持つチップ・キャビティ
を形成する。
的な相互接続部を持つ介在回路を含むフリップ・チップ
集積回路に対するパッケージ。配送は、選択的な平面及
びバスを使うことにより、２つの導体層の上だけで行わ
れる。１つの導体レベルに幾つかの電力平面を設けて、
異なる動作電圧を持つ回路を支援する。介在回路を熱伝
導強化材または基部に接着し、はんだボールを使ってフ
レームを基部及び介在回路にとりつけることにより、フ
リップ・チップ相互接続集積回路に対する独特のキャビ
ティ・ダウンＢＧＡパッケージが提供される。この集成
体は、周辺のフレームにある外部ＢＧＡはんだボール端
子に対する相互接続用バイアを持つチップ・キャビティ
を形成する。
Description
【０００１】
【発明の属する技術分野】この発明は集積回路デバイ
ス、更に具体的に言えば、ボール・グリッド・アレイ・
パッケージの電気的な相互接続に関する。
ス、更に具体的に言えば、ボール・グリッド・アレイ・
パッケージの電気的な相互接続に関する。
【０００２】
【従来の技術及び課題】半導体産業が一層高い回路密度
を目指すにつれて、入力／出力ピンの数並びにデバイス
の動作速度が劇的に増加し、動作電圧が１つより多い回
路の数も同じように増加している。このようにピン数が
多い多重電源デバイスに必要な回路板の複雑さ並びに面
積を最小限に抑えるため、多層電力及びアース平面を用
いて集積回路パッケージが構成される。多層電力及びア
ース平面は、幾つかの入力及び出力に対して共通の接点
を設けることによってピン数を減らすことができるとと
もに、デバイスの電気的及び熱的な性能を改善すること
ができる。リード数が一層多くて、フット・プリントが
一層小さいＩＣパッケージに対する要求に応えて、ボー
ル・グリッド・アレイ（ＢＧＡ）パッケージが引続いて
開発されている。ＢＧＡパッケージはパッケージの区域
内に局限されたはんだボールのアレイを使って、外部回
路板に組付けられる面取付けパッケージである。ＢＧＡ
パッケージの一例が図１に示されている。典型的には、
ＢＧＡパッケージ１００は「キャビティ・アップ」形式
であり、これは半導体チップ１０１が基板１０３の上面
１０３ａ（すなわち、上向きの面）に取付けられ、パッ
ケージを印刷配線板に相互接続するはんだボール１０５
が基板の裏側１０３ｂ（すなわち、下向きの面）に取付
けられることを意味する。チップが基板上のトレースに
ワイヤ・ボンディングまたは図１に示すようなフリップ
・チップこぶ接続部１０７によって電気的に相互接続さ
れる。蓋１０８またはその他の形のカプセル封じがチッ
プを覆い、機械的な保護並びに環境に対する保護をす
る。高性能でピン数の多いＢＧＡの基板は、誘電体層に
よって隔てられた金属トレースの何層かを持っていて、
これらがバイアを介して電力及びアース平面となるよう
に接続されるが、こういう構造を後で更に詳しく説明す
る。信号、電力及びアースの配送を持つ接点層、アース
平面、動作電圧毎の電力平面、及び外部接点に対する層
のような各々の入力／出力機能には、別々の導体及び誘
電体層が必要である。従来のＢＧＡパッケージの制約
は、熱散逸量が小さいこと、電気的な性能が導体層の数
によって制限されること、それに伴って多数の金属及び
誘電体層を持つ基板のコストが高くなること、パッケー
ジの信頼性及び湿気の影響を受けやすいことである。
を目指すにつれて、入力／出力ピンの数並びにデバイス
の動作速度が劇的に増加し、動作電圧が１つより多い回
路の数も同じように増加している。このようにピン数が
多い多重電源デバイスに必要な回路板の複雑さ並びに面
積を最小限に抑えるため、多層電力及びアース平面を用
いて集積回路パッケージが構成される。多層電力及びア
ース平面は、幾つかの入力及び出力に対して共通の接点
を設けることによってピン数を減らすことができるとと
もに、デバイスの電気的及び熱的な性能を改善すること
ができる。リード数が一層多くて、フット・プリントが
一層小さいＩＣパッケージに対する要求に応えて、ボー
ル・グリッド・アレイ（ＢＧＡ）パッケージが引続いて
開発されている。ＢＧＡパッケージはパッケージの区域
内に局限されたはんだボールのアレイを使って、外部回
路板に組付けられる面取付けパッケージである。ＢＧＡ
パッケージの一例が図１に示されている。典型的には、
ＢＧＡパッケージ１００は「キャビティ・アップ」形式
であり、これは半導体チップ１０１が基板１０３の上面
１０３ａ（すなわち、上向きの面）に取付けられ、パッ
ケージを印刷配線板に相互接続するはんだボール１０５
が基板の裏側１０３ｂ（すなわち、下向きの面）に取付
けられることを意味する。チップが基板上のトレースに
ワイヤ・ボンディングまたは図１に示すようなフリップ
・チップこぶ接続部１０７によって電気的に相互接続さ
れる。蓋１０８またはその他の形のカプセル封じがチッ
プを覆い、機械的な保護並びに環境に対する保護をす
る。高性能でピン数の多いＢＧＡの基板は、誘電体層に
よって隔てられた金属トレースの何層かを持っていて、
これらがバイアを介して電力及びアース平面となるよう
に接続されるが、こういう構造を後で更に詳しく説明す
る。信号、電力及びアースの配送を持つ接点層、アース
平面、動作電圧毎の電力平面、及び外部接点に対する層
のような各々の入力／出力機能には、別々の導体及び誘
電体層が必要である。従来のＢＧＡパッケージの制約
は、熱散逸量が小さいこと、電気的な性能が導体層の数
によって制限されること、それに伴って多数の金属及び
誘電体層を持つ基板のコストが高くなること、パッケー
ジの信頼性及び湿気の影響を受けやすいことである。
【０００３】ＢＧＡパッケージの電気的な性能及び熱散
逸量は、「キャビティ・ダウン」ＢＧＡパッケージによ
ってかなり高めることができる。典型的には、「キャビ
ティ・ダウン」ＢＧＡパッケージは多層印刷配線板（Ｐ
ＣＢ）基板内にダイ・キャビティを持っている。多層基
板により、寄生インピーダンスを小さくすることがで
き、キャビティに金属スラグを含めることによって、パ
ッケージの熱散逸を高める。パッケージが印刷配線板の
上に組立てられた時、チップ及びその相互接続のワイヤ
・ボンドに十分な隙間が得られるようにするためには、
チップ・キャビティまたはパッケージの凹所が必要であ
る。「キャビティ・ダウン」ＢＧＡパッケージも、多層
ＰＣＢを持つ基板の技術を使って、製造することができ
る。このような基板を用いた「キャビティ・アップ」及
び「キャビティ・ダウン」の両方のＢＧＡパッケージ
は、コスト高が難点であり、ピン数が増加すると、ＰＣ
Ｂ印刷技術の制約により、パッケージの寸法を一層大き
くせざるを得なくなり、導体の長さが長くなることによ
って、インダクタンスが増加する。回路密度を一層高く
した基板を提供するとともに、ピン数が多いデバイスの
組立てができるようにしようとして、ＴＧＡ（ＴＡＢグ
リッド・アレイ）パッケージ２００が開示され、断面図
が図２に示されている。ＴＧＡは、チップ上のこぶにテ
ープ導体の内側リードのボンディングを行うための細線
相互接続部を持つＴＡＢ（テープ自動化ボンド）可撓性
テープ２０２を使う。可撓性テープ２０２は、チップ接
点とパッケージ上のはんだボール２１１の間を相互接続
するトレースを持つ金属層２０３ａの両側に誘電体層２
０９及び２１０を持っている。半導体チップ２０１を収
容するためのキャビティを持つ強化材２０６に、テープ
が接着剤２０８によって取付けられる。チップがカプセ
ル封じ材料２０４によって保護される。外部接続用のは
んだボール２１１が相互接続トレースに取付けられ、所
定の場所２１３では、アース平面のように作用する強化
材に取付けられる。この方式は利点があるが、ＴＡＢま
たはダイのワイヤ・ボンディングを基本としており、そ
の何れも周辺結合型集積回路チップに限られており、ピ
ン数が非常に多いデバイスに受容れることができないこ
とがある。更に、ＴＡＢボンディングは、主にコスト高
のために、業界で生産に用いるのに値するプロセスとし
て受容れられるまでになっていない。ワイヤ・ボンディ
ングは回路のインダクタンスを増やし、非常に高性能で
ピン数の多いデバイスにとっては制限をもたらす特徴と
なる。更に高級な集積回路はフリップ・チップ相互接続
部を用いるように設計されている。こういう回路は、フ
リップ・チップ相互接続部及び幾つもの動作電圧を持つ
チップのこれからの傾向を支援するために、信頼性のあ
る高性能のＢＧＡパッケージを必要とする場合が多い。
逸量は、「キャビティ・ダウン」ＢＧＡパッケージによ
ってかなり高めることができる。典型的には、「キャビ
ティ・ダウン」ＢＧＡパッケージは多層印刷配線板（Ｐ
ＣＢ）基板内にダイ・キャビティを持っている。多層基
板により、寄生インピーダンスを小さくすることがで
き、キャビティに金属スラグを含めることによって、パ
ッケージの熱散逸を高める。パッケージが印刷配線板の
上に組立てられた時、チップ及びその相互接続のワイヤ
・ボンドに十分な隙間が得られるようにするためには、
チップ・キャビティまたはパッケージの凹所が必要であ
る。「キャビティ・ダウン」ＢＧＡパッケージも、多層
ＰＣＢを持つ基板の技術を使って、製造することができ
る。このような基板を用いた「キャビティ・アップ」及
び「キャビティ・ダウン」の両方のＢＧＡパッケージ
は、コスト高が難点であり、ピン数が増加すると、ＰＣ
Ｂ印刷技術の制約により、パッケージの寸法を一層大き
くせざるを得なくなり、導体の長さが長くなることによ
って、インダクタンスが増加する。回路密度を一層高く
した基板を提供するとともに、ピン数が多いデバイスの
組立てができるようにしようとして、ＴＧＡ（ＴＡＢグ
リッド・アレイ）パッケージ２００が開示され、断面図
が図２に示されている。ＴＧＡは、チップ上のこぶにテ
ープ導体の内側リードのボンディングを行うための細線
相互接続部を持つＴＡＢ（テープ自動化ボンド）可撓性
テープ２０２を使う。可撓性テープ２０２は、チップ接
点とパッケージ上のはんだボール２１１の間を相互接続
するトレースを持つ金属層２０３ａの両側に誘電体層２
０９及び２１０を持っている。半導体チップ２０１を収
容するためのキャビティを持つ強化材２０６に、テープ
が接着剤２０８によって取付けられる。チップがカプセ
ル封じ材料２０４によって保護される。外部接続用のは
んだボール２１１が相互接続トレースに取付けられ、所
定の場所２１３では、アース平面のように作用する強化
材に取付けられる。この方式は利点があるが、ＴＡＢま
たはダイのワイヤ・ボンディングを基本としており、そ
の何れも周辺結合型集積回路チップに限られており、ピ
ン数が非常に多いデバイスに受容れることができないこ
とがある。更に、ＴＡＢボンディングは、主にコスト高
のために、業界で生産に用いるのに値するプロセスとし
て受容れられるまでになっていない。ワイヤ・ボンディ
ングは回路のインダクタンスを増やし、非常に高性能で
ピン数の多いデバイスにとっては制限をもたらす特徴と
なる。更に高級な集積回路はフリップ・チップ相互接続
部を用いるように設計されている。こういう回路は、フ
リップ・チップ相互接続部及び幾つもの動作電圧を持つ
チップのこれからの傾向を支援するために、信頼性のあ
る高性能のＢＧＡパッケージを必要とする場合が多い。
【０００４】
【課題を解決するための手段及び作用】この発明の好ま
しい実施例では、フリップ・チップ相互接続集積回路、
強化材またはパッケージ基部、誘電体層によって隔てら
れた２つの導電金属層を持つ介在回路、及び介在回路と
外部はんだボール端子の間の電気的な相互接続をすると
ともに集積回路チップを収容するキャビティとなる両方
の目的に役立つフレームを有するキャビティ・ダウンＢ
ＧＡパッケージが提供される。介在回路の上には、１つ
またはは更に多くの電力及びアース平面を含む、信号、
電力及びアース接点に対する配送が設けられる。介在回
路の第１の面上のメタライズにより、集積回路のフリッ
プ・チップ端子から電力平面並びに／またはバス構造
へ、外部こぶ接点へ、並びにバイアを介して第２の金属
層の上にあるアース平面への配送が行われる。特定の境
界を使うことにより、同じ金属層の上にある多重電力バ
ス及び平面が達成され、こうして集積回路に幾つかの動
作電圧をパッケージする必要を満たす。介在回路の第１
の面上にあるはんだボールを持つ接点パッドが、フレー
ム内のメタライズされたバイアに対応する。はんだボー
ルが、介在回路と外部はんだボール接点との間の機械的
並びに電気的な接触の両方を行う。介在回路の第２の面
が強化材に接着される。パッケージの異質材料の間の熱
的及び機械的な応力を吸収するように設計された下埋め
材料により、強化材とフレームの間並びに集積回路上の
フリップ・チップ・ボールの間を接触させる小さなボー
ルの完全さが高められる。外部はんだボール端子がフレ
ームに接続され、フレーム内のバイアを介して可撓性回
路と接触する。パッケージのキャビティは、環境並びに
機械的な保護のために、重合体コンパウンドで埋められ
る。別の実施例では、特定の境界を用いて選択的な平面
及びバスを通じて二つの導体層の上で達成される信号、
電力及びアース接点に対する電気的な配送を持つ介在回
路が、キャビティ・アップＢＧＡ形式で組立てられる。
しい実施例では、フリップ・チップ相互接続集積回路、
強化材またはパッケージ基部、誘電体層によって隔てら
れた２つの導電金属層を持つ介在回路、及び介在回路と
外部はんだボール端子の間の電気的な相互接続をすると
ともに集積回路チップを収容するキャビティとなる両方
の目的に役立つフレームを有するキャビティ・ダウンＢ
ＧＡパッケージが提供される。介在回路の上には、１つ
またはは更に多くの電力及びアース平面を含む、信号、
電力及びアース接点に対する配送が設けられる。介在回
路の第１の面上のメタライズにより、集積回路のフリッ
プ・チップ端子から電力平面並びに／またはバス構造
へ、外部こぶ接点へ、並びにバイアを介して第２の金属
層の上にあるアース平面への配送が行われる。特定の境
界を使うことにより、同じ金属層の上にある多重電力バ
ス及び平面が達成され、こうして集積回路に幾つかの動
作電圧をパッケージする必要を満たす。介在回路の第１
の面上にあるはんだボールを持つ接点パッドが、フレー
ム内のメタライズされたバイアに対応する。はんだボー
ルが、介在回路と外部はんだボール接点との間の機械的
並びに電気的な接触の両方を行う。介在回路の第２の面
が強化材に接着される。パッケージの異質材料の間の熱
的及び機械的な応力を吸収するように設計された下埋め
材料により、強化材とフレームの間並びに集積回路上の
フリップ・チップ・ボールの間を接触させる小さなボー
ルの完全さが高められる。外部はんだボール端子がフレ
ームに接続され、フレーム内のバイアを介して可撓性回
路と接触する。パッケージのキャビティは、環境並びに
機械的な保護のために、重合体コンパウンドで埋められ
る。別の実施例では、特定の境界を用いて選択的な平面
及びバスを通じて二つの導体層の上で達成される信号、
電力及びアース接点に対する電気的な配送を持つ介在回
路が、キャビティ・アップＢＧＡ形式で組立てられる。
【０００５】
【実施例】この発明の好ましい実施例であるキャビティ
・ダウンＢＧＡパッケージ３００が図３ａに断面図で示
されている。チップの能動面３０１ａの上にアレイとし
て設けられたはんだボールのようなフリップ・チップ接
点３０２を持つ集積回路チップ３０１が、介在回路３０
３の第１の面３０３ａ上のメタライズされた接点パッド
に電気接続される。介在回路３０３の第２の面３０３ｂ
が絶縁性接着剤３１４によって、パッケージの基部であ
る平面状強化材３０４に接着される。パッケージの輪郭
が、デバイスの機械的な支持をするとともに、周囲また
は取付けられたヒート・シンクに対する大きな熱散逸通
路を作る強化材によって定められる。はんだボール３０
８によって強化材上の介在回路３０３に取付けられたフ
レーム３０５がパッケージのキャビティを形成し、外部
ＢＧＡはんだボール３０６の接点を支持する。典型的に
は電気絶縁粒子を装填した重合体である「下埋め」材料
３０７が、フリップ・チップ接続部の小さいはんだボー
ル３０２と、介在回路及びフレームの間のはんだボール
接続部３０８に対して機械的な支持をする。パッケージ
のキャビティが、チップ及び相互接続部を汚染物質に対
して保護するとともに、パッケージの機械的な支持を強
めるために、重合体埋込みコンパウンド３０９で埋めら
れる。図３ｂはパッケージの下面、すなわち印刷配線板
の方を向いていて、それに接続される面の切取り図であ
る。図３ｂは、この発明のキャビティ・ダウンＢＧＡ内
のパッケージ部品の間のコネクタをも部分的に示してい
る。この発明の好ましい実施例の独特の特徴により、は
んだボール３０２がフリップ・チップ集積回路３０１を
介在回路３０３に対して機械的に並びに電気的に接続す
る。第２組のはんだボール３０８が、介在回路３０３
を、フレーム３０５内のメタライズされた導電バイア３
０５ａに電気的並びに機械的に接続する。導電バイア３
０５ａが介在回路と外部はんだボール３０６の間を電気
的に接触させる。フレームと介在回路の間にあるはんだ
ボール３０８は、フリップ・チップ・ボール３０２と同
じ寸法範囲であるが、ＢＧＡの外部はんだボールは一層
大きく、業界基準にするのが典型的である。フリップ・
チップ用並びに介在回路とフレームの間に用いるはんだ
ボールは典型的には直径が０．０４乃至０．２０ミリメ
ートルの範囲内であるが、これに対してＢＧＡパッケー
ジ上の外部はんだボール接点は０．５乃至１．２５ミリ
メートルの範囲である。
・ダウンＢＧＡパッケージ３００が図３ａに断面図で示
されている。チップの能動面３０１ａの上にアレイとし
て設けられたはんだボールのようなフリップ・チップ接
点３０２を持つ集積回路チップ３０１が、介在回路３０
３の第１の面３０３ａ上のメタライズされた接点パッド
に電気接続される。介在回路３０３の第２の面３０３ｂ
が絶縁性接着剤３１４によって、パッケージの基部であ
る平面状強化材３０４に接着される。パッケージの輪郭
が、デバイスの機械的な支持をするとともに、周囲また
は取付けられたヒート・シンクに対する大きな熱散逸通
路を作る強化材によって定められる。はんだボール３０
８によって強化材上の介在回路３０３に取付けられたフ
レーム３０５がパッケージのキャビティを形成し、外部
ＢＧＡはんだボール３０６の接点を支持する。典型的に
は電気絶縁粒子を装填した重合体である「下埋め」材料
３０７が、フリップ・チップ接続部の小さいはんだボー
ル３０２と、介在回路及びフレームの間のはんだボール
接続部３０８に対して機械的な支持をする。パッケージ
のキャビティが、チップ及び相互接続部を汚染物質に対
して保護するとともに、パッケージの機械的な支持を強
めるために、重合体埋込みコンパウンド３０９で埋めら
れる。図３ｂはパッケージの下面、すなわち印刷配線板
の方を向いていて、それに接続される面の切取り図であ
る。図３ｂは、この発明のキャビティ・ダウンＢＧＡ内
のパッケージ部品の間のコネクタをも部分的に示してい
る。この発明の好ましい実施例の独特の特徴により、は
んだボール３０２がフリップ・チップ集積回路３０１を
介在回路３０３に対して機械的に並びに電気的に接続す
る。第２組のはんだボール３０８が、介在回路３０３
を、フレーム３０５内のメタライズされた導電バイア３
０５ａに電気的並びに機械的に接続する。導電バイア３
０５ａが介在回路と外部はんだボール３０６の間を電気
的に接触させる。フレームと介在回路の間にあるはんだ
ボール３０８は、フリップ・チップ・ボール３０２と同
じ寸法範囲であるが、ＢＧＡの外部はんだボールは一層
大きく、業界基準にするのが典型的である。フリップ・
チップ用並びに介在回路とフレームの間に用いるはんだ
ボールは典型的には直径が０．０４乃至０．２０ミリメ
ートルの範囲内であるが、これに対してＢＧＡパッケー
ジ上の外部はんだボール接点は０．５乃至１．２５ミリ
メートルの範囲である。
【０００６】強化材及び介在回路に取り付けられたフレ
ーム３０５が、集積回路チップに対するキャビティを作
る。フレームはチップより厚手であり、こうしてパッケ
ージが印刷配線板に取付けられた時、チップに対する隙
間を作る。集積回路チップは典型的には０．２５乃至
０．５０ミリメートルの範囲であるが、フレームの厚さ
は０．３乃至０．６０ミリメートルの範囲である。フレ
ームのコア材料は、集積回路パッケージに対して業界で
典型的に使われているものと相反しない。受容れること
のできる誘電体特性を持ち、導電バイアに対する既知の
技術を持つものとしては、これに限らないが、ＦＲ−
４、ＦＲ−５及びＢＴ樹脂がある。強化材に好ましい材
料は、熱膨張係数がフレームと両立性を持っていて、熱
伝導度が高いか、または熱伝導バイアを持つ。このよう
な材料は、これに限らないが、保護被覆を持つ銅を基本
とする合金または熱バイアを持つＦＲ−４、ＦＲ−５ま
たはＢＴ樹脂がある。図４ａ及び４ｂは、この発明のキ
ャビティ・ダウンＢＧＡの重要な電気的な配送を更に示
している。介在回路が、多層基板で必要とした４層また
は更に多くの層とは対照的に、２つの導体層だけの上
に、特定の境界を持つ選択的な平面及びバスを使うこと
によって、信号、電力及びアースの配送を容易にしてい
る。導体のこの独特の配送が、幾つもの電力及びアース
平面を必要とする集積回路に対する一層簡単で一層コス
トの安いパッケージの必要を援ける。この発明の介在回
路の一実施例の断面図が図４ａに示されており、比較の
ために、現存の技術の多層パッケージの回路の断面図が
図５に示されている。図５では、集積回路５００に対す
る接点が、第１の金属レベル５０１に対して作られ、ア
ース平面５０４がＢＧＡコア５０２の誘電体層の間に配
置され、そして電力平面５０３が異なるレベルに配置さ
れることがわかる。信号に対する接点５０１ａ、電力に
対する接点５０３ａ、及びアースに対する接点５０４ａ
は、複数個のバイア５０５を介して外部はんだボール５
２０に対してつけられている。外部はんだボールは更に
別の金属層５０６の上にある。各レベルを注意深く整合
させなければならないこと、並びに正しくない平面と接
触するのを避けるために、平面には十分大きな開口を定
めなければならないことに注意されたい。例えば、アー
ス接点５０４ａからのバイアはアース平面５０４と接触
するが、電力平面５０３とは接触することがない。
ーム３０５が、集積回路チップに対するキャビティを作
る。フレームはチップより厚手であり、こうしてパッケ
ージが印刷配線板に取付けられた時、チップに対する隙
間を作る。集積回路チップは典型的には０．２５乃至
０．５０ミリメートルの範囲であるが、フレームの厚さ
は０．３乃至０．６０ミリメートルの範囲である。フレ
ームのコア材料は、集積回路パッケージに対して業界で
典型的に使われているものと相反しない。受容れること
のできる誘電体特性を持ち、導電バイアに対する既知の
技術を持つものとしては、これに限らないが、ＦＲ−
４、ＦＲ−５及びＢＴ樹脂がある。強化材に好ましい材
料は、熱膨張係数がフレームと両立性を持っていて、熱
伝導度が高いか、または熱伝導バイアを持つ。このよう
な材料は、これに限らないが、保護被覆を持つ銅を基本
とする合金または熱バイアを持つＦＲ−４、ＦＲ−５ま
たはＢＴ樹脂がある。図４ａ及び４ｂは、この発明のキ
ャビティ・ダウンＢＧＡの重要な電気的な配送を更に示
している。介在回路が、多層基板で必要とした４層また
は更に多くの層とは対照的に、２つの導体層だけの上
に、特定の境界を持つ選択的な平面及びバスを使うこと
によって、信号、電力及びアースの配送を容易にしてい
る。導体のこの独特の配送が、幾つもの電力及びアース
平面を必要とする集積回路に対する一層簡単で一層コス
トの安いパッケージの必要を援ける。この発明の介在回
路の一実施例の断面図が図４ａに示されており、比較の
ために、現存の技術の多層パッケージの回路の断面図が
図５に示されている。図５では、集積回路５００に対す
る接点が、第１の金属レベル５０１に対して作られ、ア
ース平面５０４がＢＧＡコア５０２の誘電体層の間に配
置され、そして電力平面５０３が異なるレベルに配置さ
れることがわかる。信号に対する接点５０１ａ、電力に
対する接点５０３ａ、及びアースに対する接点５０４ａ
は、複数個のバイア５０５を介して外部はんだボール５
２０に対してつけられている。外部はんだボールは更に
別の金属層５０６の上にある。各レベルを注意深く整合
させなければならないこと、並びに正しくない平面と接
触するのを避けるために、平面には十分大きな開口を定
めなければならないことに注意されたい。例えば、アー
ス接点５０４ａからのバイアはアース平面５０４と接触
するが、電力平面５０３とは接触することがない。
【０００７】これと対照的に、図４ａに示すように、こ
の発明のデバイスは２つの導電層しか持っていない。チ
ップの中心位置にある集積回路４００上の複数個の電力
及びアース接点が、介在回路の第１の導電面上の対応す
る接点パッドに接続されている。導電バイア４０５につ
けられたアース接点４０４ａがその他の点では連続して
いる導電金属電力平面４０３の開口４０５ａによって取
り囲まれている。バイア４０５が、第２の導体面上にあ
るアース平面４０４と接触する。チップの中心に対応す
る広い区域が、一つの電力平面４０３である。チップの
周辺に更に近いところでは、チップ上の異なる動作電圧
に対する第２組のこぶ接点４０２ａが、介在回路上の電
力バス構造４０２と相互接続している。チップの周辺近
くにある信号接点４０１ａが、介在回路上の信号トレー
ス４０１によって夫々の外部信号接点４０１ｂに接続さ
れる。アース平面からフレーム上の外部アースはんだボ
ール接点への接触は、フレーム４１０上の小さいはんだ
ボール４０５にバイア４１４を介してつけられる。これ
らの断面図から、１つの金属レベル上で、外部コネクタ
に対する信号、電力及びアース及び接点パッドへの幾つ
もの電力平面、チップ接点がつけられること、並びに第
２の金属レベルがアース平面であることがわかる。図４
ｂには、介在回路の第１の金属レベルの、部分的に内容
を持つ四分の一部分が示されている。介在回路の中心区
域には、アース平面に相互接続されるバイア（図に示し
ていない）へのフリップ・チップこぶ接点４０４ａ及び
大きな電力平面４０３に対するフリップ・チップ接点４
０３ａがある。大きな電力平面４０３が、各々のパッケ
ージの隅に選択的に配送され、そこに外部接点パッド４
０３ｂがある。チップ４００の周辺に対応する場所近く
では、夫々の外部接点パッド４０１ｂに相互接続される
夫々のトレース４０１に対して信号接点４０１ａがつけ
られている。
の発明のデバイスは２つの導電層しか持っていない。チ
ップの中心位置にある集積回路４００上の複数個の電力
及びアース接点が、介在回路の第１の導電面上の対応す
る接点パッドに接続されている。導電バイア４０５につ
けられたアース接点４０４ａがその他の点では連続して
いる導電金属電力平面４０３の開口４０５ａによって取
り囲まれている。バイア４０５が、第２の導体面上にあ
るアース平面４０４と接触する。チップの中心に対応す
る広い区域が、一つの電力平面４０３である。チップの
周辺に更に近いところでは、チップ上の異なる動作電圧
に対する第２組のこぶ接点４０２ａが、介在回路上の電
力バス構造４０２と相互接続している。チップの周辺近
くにある信号接点４０１ａが、介在回路上の信号トレー
ス４０１によって夫々の外部信号接点４０１ｂに接続さ
れる。アース平面からフレーム上の外部アースはんだボ
ール接点への接触は、フレーム４１０上の小さいはんだ
ボール４０５にバイア４１４を介してつけられる。これ
らの断面図から、１つの金属レベル上で、外部コネクタ
に対する信号、電力及びアース及び接点パッドへの幾つ
もの電力平面、チップ接点がつけられること、並びに第
２の金属レベルがアース平面であることがわかる。図４
ｂには、介在回路の第１の金属レベルの、部分的に内容
を持つ四分の一部分が示されている。介在回路の中心区
域には、アース平面に相互接続されるバイア（図に示し
ていない）へのフリップ・チップこぶ接点４０４ａ及び
大きな電力平面４０３に対するフリップ・チップ接点４
０３ａがある。大きな電力平面４０３が、各々のパッケ
ージの隅に選択的に配送され、そこに外部接点パッド４
０３ｂがある。チップ４００の周辺に対応する場所近く
では、夫々の外部接点パッド４０１ｂに相互接続される
夫々のトレース４０１に対して信号接点４０１ａがつけ
られている。
【０００８】第２のオン・チップ電源に対する接点４０
２ａを持つ電力バス４０２が、チップの周辺の近くで信
号接点４０１ａとともにある。図４ｃでは、チップ上の
第２の動作電力レベルに対する電力接点４０２ａが、信
号接点４０１ａの間に互い違いにあることが更に詳しく
示されている。複数個の電力接点４０２ａがバス構造４
０２に配送され、このバス構造が信号トレース４０１の
間を配送されて、第２の電力平面４０２ｃになるととも
に、平面４０２ｃに対する外部接点４０２ｂまで伸びて
いる。メタライズされた電力平面内にある開口が信号相
互接続トレースを隔離する。電力平面は、インダクタン
スを小さくするために、介在回路の配送の制約の範囲内
で、信号ルートの間の利用し得る最大の面積を占めるよ
うに設計されている。信号、電力及びアースからの外部
接点が、フレーム内のバイアを介して外部はんだこぶ
（図に示していない）に対してつけられている。電力平
面に対して選択的な区域を使うとともに、複数個の電力
接点のバス接続により、同じ金属レベル上に幾つもの電
力平面を設け、こうして別々の電力平面に対して異なる
動作電圧を持つ集積回路の必要に応えることが可能にな
る。第１の導体層では、フレームに、そしてそこから外
部接点に対するはんだこぶの独特な接点装置が設けられ
ている。アース平面に対するものを除いて、介在回路内
にバイアを必要としない。電力及び信号回路にごく接近
した大きなアース平面が、介在回路の第２の面上に設け
られている。この発明のキャビティ・ダウンＢＧＡの特
定の実施例は、フリップ・チップ結合の集積回路を持っ
ていて、信号並びに３．３ボルト電源からの第１組の電
力接点がチップの周辺の近くにあるようなピン数の多い
デバイス、約４５２個のピンを持つデバイスである。チ
ップの中心近くにアレイとして設けられる接点は、アー
ス並びに１．８ボルト電源からの第２組の電力接点であ
る。鉛及び錫を含む複数個のはんだボールが、チップ接
点と、介在回路の第１の面上にある対応するメタライズ
した接点パッドの間を電気的及び機械的に接触させる。
好ましい実施例の介在回路は、厚さが０．００５乃至
０．０１５吋の範囲内のポリイミドを基本とした被膜を
含む可撓性回路である。両面の上に銅相互接続回路の薄
膜が配置されている。金属を光でパターン決めして回路
の設計をし、金属トレースを適当な金属でめっきして、
回路の比抵抗条件に合わせるとともに、環境に対する安
定性を持たせる。バイアを打ち抜くかエッチングし、導
電材料で埋める。可撓性回路はＴＡＢテープ技術と同じ
技術を一部分含むが、一層厚手の可撓性被膜は、両側を
メタライズしても歪みを生じないくらいに丈夫であり、
寸法的に安定している。この可撓性回路技術を用いる
と、被膜の両側に高い密度の相互接続部を達成すること
ができるが、ＴＡＢ相互接続回路を用いた被膜では、片
側だけメタライズするのが典型的である。
２ａを持つ電力バス４０２が、チップの周辺の近くで信
号接点４０１ａとともにある。図４ｃでは、チップ上の
第２の動作電力レベルに対する電力接点４０２ａが、信
号接点４０１ａの間に互い違いにあることが更に詳しく
示されている。複数個の電力接点４０２ａがバス構造４
０２に配送され、このバス構造が信号トレース４０１の
間を配送されて、第２の電力平面４０２ｃになるととも
に、平面４０２ｃに対する外部接点４０２ｂまで伸びて
いる。メタライズされた電力平面内にある開口が信号相
互接続トレースを隔離する。電力平面は、インダクタン
スを小さくするために、介在回路の配送の制約の範囲内
で、信号ルートの間の利用し得る最大の面積を占めるよ
うに設計されている。信号、電力及びアースからの外部
接点が、フレーム内のバイアを介して外部はんだこぶ
（図に示していない）に対してつけられている。電力平
面に対して選択的な区域を使うとともに、複数個の電力
接点のバス接続により、同じ金属レベル上に幾つもの電
力平面を設け、こうして別々の電力平面に対して異なる
動作電圧を持つ集積回路の必要に応えることが可能にな
る。第１の導体層では、フレームに、そしてそこから外
部接点に対するはんだこぶの独特な接点装置が設けられ
ている。アース平面に対するものを除いて、介在回路内
にバイアを必要としない。電力及び信号回路にごく接近
した大きなアース平面が、介在回路の第２の面上に設け
られている。この発明のキャビティ・ダウンＢＧＡの特
定の実施例は、フリップ・チップ結合の集積回路を持っ
ていて、信号並びに３．３ボルト電源からの第１組の電
力接点がチップの周辺の近くにあるようなピン数の多い
デバイス、約４５２個のピンを持つデバイスである。チ
ップの中心近くにアレイとして設けられる接点は、アー
ス並びに１．８ボルト電源からの第２組の電力接点であ
る。鉛及び錫を含む複数個のはんだボールが、チップ接
点と、介在回路の第１の面上にある対応するメタライズ
した接点パッドの間を電気的及び機械的に接触させる。
好ましい実施例の介在回路は、厚さが０．００５乃至
０．０１５吋の範囲内のポリイミドを基本とした被膜を
含む可撓性回路である。両面の上に銅相互接続回路の薄
膜が配置されている。金属を光でパターン決めして回路
の設計をし、金属トレースを適当な金属でめっきして、
回路の比抵抗条件に合わせるとともに、環境に対する安
定性を持たせる。バイアを打ち抜くかエッチングし、導
電材料で埋める。可撓性回路はＴＡＢテープ技術と同じ
技術を一部分含むが、一層厚手の可撓性被膜は、両側を
メタライズしても歪みを生じないくらいに丈夫であり、
寸法的に安定している。この可撓性回路技術を用いる
と、被膜の両側に高い密度の相互接続部を達成すること
ができるが、ＴＡＢ相互接続回路を用いた被膜では、片
側だけメタライズするのが典型的である。
【０００９】好ましい実施例では、介在回路の第１の面
上にある回路は、信号の配送、電力バスに対する複数個
の接点及び２つの広い電力平面を含んでおり、これは図
４ｂ及び４ｃの組合せについて前に全体的に述べた通り
である。はんだマスクが相互接続回路を覆っているとと
もに、接点パッドを取り囲んでいる。介在回路の第２の
面は、導電バイアによって第１の面のアース接点と接触
する銅でメタライズした大きな電力平面を含む。可撓性
介在回路の第２の面が、絶縁性接着剤の層によって強化
材に取付けられる。強化材はパッケージの基部であり、
厚さが０．０１５乃至０．０５吋の範囲内の被覆銅合金
を含む。ＢＧＡパッケージの端子並びにデバイスの入力
／出力接点に対応する導電バイアを持つフレームが、複
数個のはんだボールにより、可撓性回路の第１の面に取
付けられる。はんだボール・コネクタは、フリップ・チ
ップはんだボールと同じような寸法及び組成である。フ
レームが強化材の周辺の内側に配置され、チップに対す
るキャビティとして作用するとともに、介在回路のはん
だボールとＢＧＡパッケージの外部はんだボールの間の
相互接続部に対する支持部として作用する。フレームは
厚さ０．０２０乃至０．０３０吋の範囲内であって、Ｆ
Ｒ−４材料を含む。フリップ・チップ及びフレームを可
撓性回路に接続する小さいはんだボールを揺変性熱硬化
性重合体の下埋め材料が取り囲んでいる。この材料は、
はんだ継目に熱で誘起された応力を吸収し、フレームと
介在回路の間から外部の汚染物質が侵入しないようにパ
ッケージの縁を密封する。パッケージのキャビティが、
膨張係数を約２０ ｐｐｍに制御するために、石英を充
填した熱硬化性エポキシのような埋め込みコンパウンド
で埋められる。パッケージの各部品の全体的な図が図３
ａ及び３ｂに示されている。
上にある回路は、信号の配送、電力バスに対する複数個
の接点及び２つの広い電力平面を含んでおり、これは図
４ｂ及び４ｃの組合せについて前に全体的に述べた通り
である。はんだマスクが相互接続回路を覆っているとと
もに、接点パッドを取り囲んでいる。介在回路の第２の
面は、導電バイアによって第１の面のアース接点と接触
する銅でメタライズした大きな電力平面を含む。可撓性
介在回路の第２の面が、絶縁性接着剤の層によって強化
材に取付けられる。強化材はパッケージの基部であり、
厚さが０．０１５乃至０．０５吋の範囲内の被覆銅合金
を含む。ＢＧＡパッケージの端子並びにデバイスの入力
／出力接点に対応する導電バイアを持つフレームが、複
数個のはんだボールにより、可撓性回路の第１の面に取
付けられる。はんだボール・コネクタは、フリップ・チ
ップはんだボールと同じような寸法及び組成である。フ
レームが強化材の周辺の内側に配置され、チップに対す
るキャビティとして作用するとともに、介在回路のはん
だボールとＢＧＡパッケージの外部はんだボールの間の
相互接続部に対する支持部として作用する。フレームは
厚さ０．０２０乃至０．０３０吋の範囲内であって、Ｆ
Ｒ−４材料を含む。フリップ・チップ及びフレームを可
撓性回路に接続する小さいはんだボールを揺変性熱硬化
性重合体の下埋め材料が取り囲んでいる。この材料は、
はんだ継目に熱で誘起された応力を吸収し、フレームと
介在回路の間から外部の汚染物質が侵入しないようにパ
ッケージの縁を密封する。パッケージのキャビティが、
膨張係数を約２０ ｐｐｍに制御するために、石英を充
填した熱硬化性エポキシのような埋め込みコンパウンド
で埋められる。パッケージの各部品の全体的な図が図３
ａ及び３ｂに示されている。
【００１０】上に述べた好ましい実施例の特定のパッケ
ージの組立ては、次に述べる一連の工程を含むが、その
殆どは業界で周知である。図６は、この発明のキャビテ
ィ・ダウン・パッケージにフリップ・チップ集積回路を
組立てる時の簡単なプロセスの流れ図を示す。工程１
で、保護はんだマスクを持つ２つのパターン決めした導
電層を有する可撓性介在回路６０３の第２の面を強化材
６０４またはパッケージの基部の一方の面と整合させ、
熱硬化性絶縁性接着剤６０５の薄膜によって接着する。
この接着剤を熱処理によって硬化させて、安定な１個の
部品を形成する。工程２で、予め形成されたはんだボー
ル６０６のアレイを、介在回路上にある周辺の接点パッ
ドと整合させる。介在回路に熱を加え、温度を十分高く
して、はんだボールのリフローを開始し、数秒間、約１
９０℃でしっかりと所定位置にはんだを保持する。熱
は、光学的な源または対流方法によって加えることがで
きる。工程３で、はんだボール接点を取付けた集積回路
６００を介在回路の中心部分にある接点パッドと整合さ
せるとともにそれと接触させる。光学装置または対流装
置の何れかにより、熱を加えて、チップ及び周辺のこぶ
の両方のはんだこぶのリフローを行わせる。工程４で、
フレーム６０２を強化材と垂直方向に整合した外縁を持
つように位置決めするとともに、はんだボールをフレー
ムにあるバイアと接触させるように微細に整合させる。
熱を加えて、はんだボールの２回目のリフローを行わ
せ、フレームを介在回路及び強化材の組合せに対して固
定する。５番目のプロセスの工程で、下埋め重合体コン
パウンド６０７をチップの周辺及びフレームの周辺に適
用する。コンパウンドを全てのこぶの間の空間に流れ込
ませ、フレームと強化材の間に封じを作る。約１２５℃
で５乃至１５分間、コンパウンドを硬化させて、機械的
及び化学的に安定にする。熱硬化性埋め込みコンパウン
ド６０８を適用してパッケージ・キャビティを埋め、下
埋めコンパウンドの最終的な硬化と同じ熱サイクルの
間、重合体を完全に硬化させる。１５０℃で３０分間、
対流硬化させることにより、硬化過程が完了する。外部
はんだこぶ６０９をフレーム上の露出接点と整合させ、
熱を加えて、こぶのリフローを行わせ、集積回路パッケ
ージの組立てを完了する。
ージの組立ては、次に述べる一連の工程を含むが、その
殆どは業界で周知である。図６は、この発明のキャビテ
ィ・ダウン・パッケージにフリップ・チップ集積回路を
組立てる時の簡単なプロセスの流れ図を示す。工程１
で、保護はんだマスクを持つ２つのパターン決めした導
電層を有する可撓性介在回路６０３の第２の面を強化材
６０４またはパッケージの基部の一方の面と整合させ、
熱硬化性絶縁性接着剤６０５の薄膜によって接着する。
この接着剤を熱処理によって硬化させて、安定な１個の
部品を形成する。工程２で、予め形成されたはんだボー
ル６０６のアレイを、介在回路上にある周辺の接点パッ
ドと整合させる。介在回路に熱を加え、温度を十分高く
して、はんだボールのリフローを開始し、数秒間、約１
９０℃でしっかりと所定位置にはんだを保持する。熱
は、光学的な源または対流方法によって加えることがで
きる。工程３で、はんだボール接点を取付けた集積回路
６００を介在回路の中心部分にある接点パッドと整合さ
せるとともにそれと接触させる。光学装置または対流装
置の何れかにより、熱を加えて、チップ及び周辺のこぶ
の両方のはんだこぶのリフローを行わせる。工程４で、
フレーム６０２を強化材と垂直方向に整合した外縁を持
つように位置決めするとともに、はんだボールをフレー
ムにあるバイアと接触させるように微細に整合させる。
熱を加えて、はんだボールの２回目のリフローを行わ
せ、フレームを介在回路及び強化材の組合せに対して固
定する。５番目のプロセスの工程で、下埋め重合体コン
パウンド６０７をチップの周辺及びフレームの周辺に適
用する。コンパウンドを全てのこぶの間の空間に流れ込
ませ、フレームと強化材の間に封じを作る。約１２５℃
で５乃至１５分間、コンパウンドを硬化させて、機械的
及び化学的に安定にする。熱硬化性埋め込みコンパウン
ド６０８を適用してパッケージ・キャビティを埋め、下
埋めコンパウンドの最終的な硬化と同じ熱サイクルの
間、重合体を完全に硬化させる。１５０℃で３０分間、
対流硬化させることにより、硬化過程が完了する。外部
はんだこぶ６０９をフレーム上の露出接点と整合させ、
熱を加えて、こぶのリフローを行わせ、集積回路パッケ
ージの組立てを完了する。
【００１１】図７には、この発明の第２の実施例示され
ている。信号、電力及びアース接点に対する電気的な配
送及び幾つかの電力平面を持つ介在回路７０３上のフリ
ップ・チップ集積回路７０１が、特定の境界を用いた選
択的な平面及びバスを通じて、２つの導体層の上で達成
され、キャビティ・アップＢＧＡ ７００の形でパッケ
ージされる。図７で、第１の面７０３ａ上に幾つかの電
力平面を持つとともに第２の面７０３ｂ上にアース平面
を持つ、全体的に図４ｂ及び４ｃに示すような配送を持
つ介在回路７０３が、キャビティ・アップＢＧＡパッケ
ージ７００に挿入されることがわかる。ＢＧＡパッケー
ジ７００は硬化材または基部７０４を含み、これは外部
ＢＧＡはんだボール端子７０５と上向きの面７０４ａ上
の接点パッドの間に導電バイア７０４ｃを持っている。
基部バイア７０４ｃと介在回路のバイア７０３ｃの間の
接続が、介在回路７０３ｂの第２の面上にある複数個の
はんだボール７０８によって行われる。アース平面が介
在回路の第２の平面の中心部分を覆い、周辺の近くに
は、信号及び電力接点に対するバイアのための開口が設
けられる。パッケージに対するハウジングが、プラスチ
ックにカプセル封じするか、または基部に保護キャップ
７０９を取り付けることによって完成する。２つの導電
面しか持たない介在回路の上に複雑な回路を配送するこ
とにより、幾つかのパッケージの選択が選べる。コスト
の安い標準化したパッケージの基部及びキャップは介在
回路の上に注文で作られる特定の回路に適応することが
できる。これまで説明してきたことは、この発明の特定
の実施例を例示するものであって、この発明の範囲を制
限するつもりはない。この発明の範囲内で色々な変更が
可能である。この発明は特許請求の範囲の記載によって
定められる。
ている。信号、電力及びアース接点に対する電気的な配
送及び幾つかの電力平面を持つ介在回路７０３上のフリ
ップ・チップ集積回路７０１が、特定の境界を用いた選
択的な平面及びバスを通じて、２つの導体層の上で達成
され、キャビティ・アップＢＧＡ ７００の形でパッケ
ージされる。図７で、第１の面７０３ａ上に幾つかの電
力平面を持つとともに第２の面７０３ｂ上にアース平面
を持つ、全体的に図４ｂ及び４ｃに示すような配送を持
つ介在回路７０３が、キャビティ・アップＢＧＡパッケ
ージ７００に挿入されることがわかる。ＢＧＡパッケー
ジ７００は硬化材または基部７０４を含み、これは外部
ＢＧＡはんだボール端子７０５と上向きの面７０４ａ上
の接点パッドの間に導電バイア７０４ｃを持っている。
基部バイア７０４ｃと介在回路のバイア７０３ｃの間の
接続が、介在回路７０３ｂの第２の面上にある複数個の
はんだボール７０８によって行われる。アース平面が介
在回路の第２の平面の中心部分を覆い、周辺の近くに
は、信号及び電力接点に対するバイアのための開口が設
けられる。パッケージに対するハウジングが、プラスチ
ックにカプセル封じするか、または基部に保護キャップ
７０９を取り付けることによって完成する。２つの導電
面しか持たない介在回路の上に複雑な回路を配送するこ
とにより、幾つかのパッケージの選択が選べる。コスト
の安い標準化したパッケージの基部及びキャップは介在
回路の上に注文で作られる特定の回路に適応することが
できる。これまで説明してきたことは、この発明の特定
の実施例を例示するものであって、この発明の範囲を制
限するつもりはない。この発明の範囲内で色々な変更が
可能である。この発明は特許請求の範囲の記載によって
定められる。
【００１２】以上の説明に関し、更に以下の項目を開示
する。 （１） フリップ・チップ相互接続集積回路に対するキ
ャビティ・ダウン・ボール・グリッド・アレイ（ＢＧ
Ａ）パッケージにおいて、 ａ）平面状強化材またはパッケージ基部と、 ｂ）第１のパターンぎめ導電層を担持する第１の面を持
ち、前記第１のパターンぎめ導電層が誘電体層によって
第２のパターンぎめ導電層から隔てられ、第２の面が絶
縁性接着剤によって前記強化材に接着され、第１の導電
面がフリップ・チップ・コネクタと整合した複数個の接
点パッドを持ち、更に前記介在回路の周辺近くにある入
力／出力接点パッドのアレイに対する電気相互接続部を
持つ介在回路と、 ｃ）前記介在回路の周辺近くにある前記入力／出力接点
パッドのアレイの各接点上のはんだボールと、 ｄ）前記強化材の外縁と垂直方向に整合した外縁を持つ
ように配置されていて、その第１の面が前記介在回路の
周辺近くのはんだボールのアレイと整合して、それを前
記フレームの第２の面上の外部ＢＧＡはんだボール接点
にフレーム・コアを通り抜ける導電バイアを介して接続
しているフレームと、 ｅ）前記フリップ・チップのこぶ及びフレームはんだこ
ぶコネクタを取り囲む下埋め材料と、 ｆ）前記フレーム及び強化材によって形成されたキャビ
ティを埋めるカプセル封じコンパウンドとを含むキャビ
ティ・ダウン・ボール・グリッド・アレイ（ＢＧＡ）パ
ッケージ。
する。 （１） フリップ・チップ相互接続集積回路に対するキ
ャビティ・ダウン・ボール・グリッド・アレイ（ＢＧ
Ａ）パッケージにおいて、 ａ）平面状強化材またはパッケージ基部と、 ｂ）第１のパターンぎめ導電層を担持する第１の面を持
ち、前記第１のパターンぎめ導電層が誘電体層によって
第２のパターンぎめ導電層から隔てられ、第２の面が絶
縁性接着剤によって前記強化材に接着され、第１の導電
面がフリップ・チップ・コネクタと整合した複数個の接
点パッドを持ち、更に前記介在回路の周辺近くにある入
力／出力接点パッドのアレイに対する電気相互接続部を
持つ介在回路と、 ｃ）前記介在回路の周辺近くにある前記入力／出力接点
パッドのアレイの各接点上のはんだボールと、 ｄ）前記強化材の外縁と垂直方向に整合した外縁を持つ
ように配置されていて、その第１の面が前記介在回路の
周辺近くのはんだボールのアレイと整合して、それを前
記フレームの第２の面上の外部ＢＧＡはんだボール接点
にフレーム・コアを通り抜ける導電バイアを介して接続
しているフレームと、 ｅ）前記フリップ・チップのこぶ及びフレームはんだこ
ぶコネクタを取り囲む下埋め材料と、 ｆ）前記フレーム及び強化材によって形成されたキャビ
ティを埋めるカプセル封じコンパウンドとを含むキャビ
ティ・ダウン・ボール・グリッド・アレイ（ＢＧＡ）パ
ッケージ。
【００１３】（２） フリップ・チップ相互接続集積回
路チップに対するキャビティ・ダウン・ボール・グリッ
ド・アレイ（ＢＧＡ）パッケージにおいて、 ａ）平面状強化材またはパッケージ基部と、 ｂ）フリップ・チップ・コネクタと整合した複数個の接
点パッドを含む第１の面上の導電トレース、並びに前記
介在回路の周辺近くにある入力／出力パッドのアレイに
対する電気相互接続部を持ち、前記介在回路の第２の面
が絶縁性接着剤によって前記強化材に接着されている介
在回路と、 ｃ）前記介在回路の周辺近くにある入力／出力接点パッ
ドのアレイの各接点上のはんだボールと、 ｄ）前記強化材の外縁と垂直方向に整合した外縁を持つ
ように位置決めされていて、その第１の面が前記介在回
路の周辺近くのはんだボールのアレイに整合していて、
前記アレイをフレーム・コアを通る導電バイアを介し
て、前記フレームの第２の面上の外部ＢＧＡはんだボー
ル接点に接続しているフレームと、 ｅ）フリップ・チップのこぶ及びフレームはんだこぶコ
ネクタを取り囲む下埋め材料と、 ｆ）フレーム及び強化材によって形成されたキャビティ
を埋めるカプセル封じコンパウンドとを含むキャビティ
・ダウン・ボール・グリッド・アレイ（ＢＧＡ）パッケ
ージ。 （３） 誘電体層によって隔てられた２つの導電層を含
む介在回路を有し、信号、電力及びアース接点に対する
電気相互接続部が前記２つの導電層の上にパータン決め
されていて、選択的な平面及びバスを含み、特定の境界
が多重電力及びアース平面を作っている半導体パッケー
ジ。
路チップに対するキャビティ・ダウン・ボール・グリッ
ド・アレイ（ＢＧＡ）パッケージにおいて、 ａ）平面状強化材またはパッケージ基部と、 ｂ）フリップ・チップ・コネクタと整合した複数個の接
点パッドを含む第１の面上の導電トレース、並びに前記
介在回路の周辺近くにある入力／出力パッドのアレイに
対する電気相互接続部を持ち、前記介在回路の第２の面
が絶縁性接着剤によって前記強化材に接着されている介
在回路と、 ｃ）前記介在回路の周辺近くにある入力／出力接点パッ
ドのアレイの各接点上のはんだボールと、 ｄ）前記強化材の外縁と垂直方向に整合した外縁を持つ
ように位置決めされていて、その第１の面が前記介在回
路の周辺近くのはんだボールのアレイに整合していて、
前記アレイをフレーム・コアを通る導電バイアを介し
て、前記フレームの第２の面上の外部ＢＧＡはんだボー
ル接点に接続しているフレームと、 ｅ）フリップ・チップのこぶ及びフレームはんだこぶコ
ネクタを取り囲む下埋め材料と、 ｆ）フレーム及び強化材によって形成されたキャビティ
を埋めるカプセル封じコンパウンドとを含むキャビティ
・ダウン・ボール・グリッド・アレイ（ＢＧＡ）パッケ
ージ。 （３） 誘電体層によって隔てられた２つの導電層を含
む介在回路を有し、信号、電力及びアース接点に対する
電気相互接続部が前記２つの導電層の上にパータン決め
されていて、選択的な平面及びバスを含み、特定の境界
が多重電力及びアース平面を作っている半導体パッケー
ジ。
【００１４】（４） 第１項に記載のキャビティ・ダウ
ンＢＧＡパッケージにおいて、信号、電力及びアース接
点に対する電気相互接続部が選択的な平面及びバスを含
む２つの導電層の上にパターン決めされていて、特定の
境界が多重電力及びアース平面を定めているキャビティ
・ダウンＢＧＡパッケージ。 （５） 第１項に記載のキャビティ・ダウンＢＧＡパッ
ケージにおいて、前記介在回路の第１のパターン決め導
電層が１つまたは更に多くの電力平面及びバスを含むキ
ャビティ・ダウンＢＧＡパッケージ。 （６） 第１項に記載のキャビティ・ダウンＢＧＡパッ
ケージにおいて、前記介在回路の第２のパターン決め導
電層がアース平面を含むキャビティ・ダウンＢＧＡパッ
ケージ。 （７） 第５項に記載のキャビティ・ダウンＢＧＡパッ
ケージにおいて、電力平面が前記第１のパターン決め導
電層の中心に配置され、介在回路の各々の隅にバス接続
されているキャビティ・ダウンＢＧＡパッケージ。 （８） 第５項に記載のキャビティ・ダウンＢＧＡパッ
ケージにおいて、電力平面が、外部接点に対する配送相
互接続部の間で電気介在回路の第１のパターン決め層に
配置されているキャビティ・ダウンＢＧＡパッケージ。 （９） 第１項に記載のキャビティ・ダウンＢＧＡパッ
ケージにおいて、前記介在回路が、特定の接点を第１の
パターン決め導電層及び第２のパターン決め導電層の間
で接続する導電バイアを含むキャビティ・ダウンＢＧＡ
パッケージ。 （１０） 第１項に記載のキャビティ・ダウンＢＧＡパ
ッケージにおいて、前記強化材が回路からの熱を大気ま
たは２次熱拡散装置へ散逸するキャビティ・ダウンＢＧ
Ａパッケージ。 （１１） 第１項に記載のキャビティ・ダウンＢＧＡパ
ッケージにおいて、前記フレームが集積回路より厚手で
あるキャビティ・ダウンＢＧＡパッケージ。 （１２） 第１項に記載のキャビティ・ダウンＢＧＡパ
ッケージにおいて、前記介在回路及びフレームの間に、
フリップ・チップはんだボール・コネクタと同様な寸法
並びに同様な組成のはんだボール接続部を持っているキ
ャビティ・ダウンＢＧＡパッケージ。 （１３） 第１項に記載のキャビティ・ダウンＢＧＡパ
ッケージにおいて、前記介在回路が可撓性回路を含むキ
ャビティ・ダウンＢＧＡパッケージ。 （１４） 第１項に記載のキャビティ・ダウンＢＧＡパ
ッケージにおいて、前記介在回路がＢＴ樹脂コアを含む
キャビティ・ダウンＢＧＡパッケージ。 （１５） 第１項に記載のキャビティ・ダウンＢＧＡパ
ッケージにおいて、前記フレームがＦＲ−４樹脂を含む
キャビティ・ダウンＢＧＡパッケージ。 （１６） 第１４項に記載のキャビティ・ダウンＢＧＡ
パッケージにおいて、前記フレームがＢＴ樹脂コアを含
むキャビティ・ダウンＢＧＡパッケージ。
ンＢＧＡパッケージにおいて、信号、電力及びアース接
点に対する電気相互接続部が選択的な平面及びバスを含
む２つの導電層の上にパターン決めされていて、特定の
境界が多重電力及びアース平面を定めているキャビティ
・ダウンＢＧＡパッケージ。 （５） 第１項に記載のキャビティ・ダウンＢＧＡパッ
ケージにおいて、前記介在回路の第１のパターン決め導
電層が１つまたは更に多くの電力平面及びバスを含むキ
ャビティ・ダウンＢＧＡパッケージ。 （６） 第１項に記載のキャビティ・ダウンＢＧＡパッ
ケージにおいて、前記介在回路の第２のパターン決め導
電層がアース平面を含むキャビティ・ダウンＢＧＡパッ
ケージ。 （７） 第５項に記載のキャビティ・ダウンＢＧＡパッ
ケージにおいて、電力平面が前記第１のパターン決め導
電層の中心に配置され、介在回路の各々の隅にバス接続
されているキャビティ・ダウンＢＧＡパッケージ。 （８） 第５項に記載のキャビティ・ダウンＢＧＡパッ
ケージにおいて、電力平面が、外部接点に対する配送相
互接続部の間で電気介在回路の第１のパターン決め層に
配置されているキャビティ・ダウンＢＧＡパッケージ。 （９） 第１項に記載のキャビティ・ダウンＢＧＡパッ
ケージにおいて、前記介在回路が、特定の接点を第１の
パターン決め導電層及び第２のパターン決め導電層の間
で接続する導電バイアを含むキャビティ・ダウンＢＧＡ
パッケージ。 （１０） 第１項に記載のキャビティ・ダウンＢＧＡパ
ッケージにおいて、前記強化材が回路からの熱を大気ま
たは２次熱拡散装置へ散逸するキャビティ・ダウンＢＧ
Ａパッケージ。 （１１） 第１項に記載のキャビティ・ダウンＢＧＡパ
ッケージにおいて、前記フレームが集積回路より厚手で
あるキャビティ・ダウンＢＧＡパッケージ。 （１２） 第１項に記載のキャビティ・ダウンＢＧＡパ
ッケージにおいて、前記介在回路及びフレームの間に、
フリップ・チップはんだボール・コネクタと同様な寸法
並びに同様な組成のはんだボール接続部を持っているキ
ャビティ・ダウンＢＧＡパッケージ。 （１３） 第１項に記載のキャビティ・ダウンＢＧＡパ
ッケージにおいて、前記介在回路が可撓性回路を含むキ
ャビティ・ダウンＢＧＡパッケージ。 （１４） 第１項に記載のキャビティ・ダウンＢＧＡパ
ッケージにおいて、前記介在回路がＢＴ樹脂コアを含む
キャビティ・ダウンＢＧＡパッケージ。 （１５） 第１項に記載のキャビティ・ダウンＢＧＡパ
ッケージにおいて、前記フレームがＦＲ−４樹脂を含む
キャビティ・ダウンＢＧＡパッケージ。 （１６） 第１４項に記載のキャビティ・ダウンＢＧＡ
パッケージにおいて、前記フレームがＢＴ樹脂コアを含
むキャビティ・ダウンＢＧＡパッケージ。
【００１５】（１７） フリップ・チップ相互接続集積
回路に対するキャビティ・ダウン・ボール・グリッド・
アレイ（ＢＧＡ）パッケージにおいて、 ａ）回路からの熱を大気または２次熱拡散装置に散逸す
る平面状強化材またはパッケージ基部と、 ｂ）誘電体層によって隔てられた２つのパターン決め導
電層を含み、信号、電力及びアース接点に対する電気的
な配送が前記２つの導電層の上にパターン決めされてい
て、選択的な平面及びバスを含み、特定の境界によって
１つまたは更に多くの電力平面を形成し、第１の導電層
がフリップ・チップ・コネクタと整合した中心区域に、
前記介在回路の周辺近くの入力／出力接点パッドのアレ
イに電気的に相互接続される複数個の接点パッドを含
み、第２の導電層にアース平面が設けられ、導電バイア
が前記第１及び第２の導電層にある特定の接点の間を相
互接続し、前記第２の面が絶縁性接着剤によって前記強
化材に接着されている介在回路と、 ｃ）前記介在回路の周辺近くにある各々の入力／出力接
点パッドの上に配置されていて、前記フリップ・チップ
・コネクタと同様な寸法及び組成のはんだボールのアレ
イと、 ｄ）前記集積回路チップより厚さが厚く、前記強化材の
外縁と垂直方向に整合する外縁を持つように位置決めさ
れ、第１の面が前記介在回路の周辺上にあるはんだこぶ
と整合して、前記はんだこぶをフレーム・コアを通る導
電バイアを介して、前記フレームの第２の面上にある外
部ＢＧＡはんだボール接点に接続するフレームと、 ｅ）前記フリップ・チップこぶ及びフレームはんだこぶ
コネクタを取り囲む下埋め材料と、 ｆ）前記フレーム及び強化材によって形成されたキャビ
ティを埋めるカプセル封じコンパウンドとを含むキャビ
ティ・ダウン・ボール・グリッド・アレイ（ＢＧＡ）パ
ッケージ。 （１８） 第１項に記載のキャビティ・ダウンＢＧＡパ
ッケージにおいて、第１の電力平面が前記第１のパター
ン決め導電層の中心に配置されるとともに、前記介在回
路の各々の隅にバス接続され、第２の電力面も外部接点
に対する配送相互接続部の間で前期介在回路の第１のパ
ターン決め導電層内に配置されているキャビティ・ダウ
ンＢＧＡパッケージ。 （１９） 第３項に記載の半導体パッケージにおいて、
前記介在回路の第１のパターン決め導電層が１つまたは
更に多くの電力平面を含む半導体パッケージ。
回路に対するキャビティ・ダウン・ボール・グリッド・
アレイ（ＢＧＡ）パッケージにおいて、 ａ）回路からの熱を大気または２次熱拡散装置に散逸す
る平面状強化材またはパッケージ基部と、 ｂ）誘電体層によって隔てられた２つのパターン決め導
電層を含み、信号、電力及びアース接点に対する電気的
な配送が前記２つの導電層の上にパターン決めされてい
て、選択的な平面及びバスを含み、特定の境界によって
１つまたは更に多くの電力平面を形成し、第１の導電層
がフリップ・チップ・コネクタと整合した中心区域に、
前記介在回路の周辺近くの入力／出力接点パッドのアレ
イに電気的に相互接続される複数個の接点パッドを含
み、第２の導電層にアース平面が設けられ、導電バイア
が前記第１及び第２の導電層にある特定の接点の間を相
互接続し、前記第２の面が絶縁性接着剤によって前記強
化材に接着されている介在回路と、 ｃ）前記介在回路の周辺近くにある各々の入力／出力接
点パッドの上に配置されていて、前記フリップ・チップ
・コネクタと同様な寸法及び組成のはんだボールのアレ
イと、 ｄ）前記集積回路チップより厚さが厚く、前記強化材の
外縁と垂直方向に整合する外縁を持つように位置決めさ
れ、第１の面が前記介在回路の周辺上にあるはんだこぶ
と整合して、前記はんだこぶをフレーム・コアを通る導
電バイアを介して、前記フレームの第２の面上にある外
部ＢＧＡはんだボール接点に接続するフレームと、 ｅ）前記フリップ・チップこぶ及びフレームはんだこぶ
コネクタを取り囲む下埋め材料と、 ｆ）前記フレーム及び強化材によって形成されたキャビ
ティを埋めるカプセル封じコンパウンドとを含むキャビ
ティ・ダウン・ボール・グリッド・アレイ（ＢＧＡ）パ
ッケージ。 （１８） 第１項に記載のキャビティ・ダウンＢＧＡパ
ッケージにおいて、第１の電力平面が前記第１のパター
ン決め導電層の中心に配置されるとともに、前記介在回
路の各々の隅にバス接続され、第２の電力面も外部接点
に対する配送相互接続部の間で前期介在回路の第１のパ
ターン決め導電層内に配置されているキャビティ・ダウ
ンＢＧＡパッケージ。 （１９） 第３項に記載の半導体パッケージにおいて、
前記介在回路の第１のパターン決め導電層が１つまたは
更に多くの電力平面を含む半導体パッケージ。
【００１６】（２０） 信号、電力及びアース接点に対
する電気的な配送が、選択的な平面及びバスを含む２つ
の導電層の上で達成されていて、特定の境界によって多
重電力及びアース平面を設けている介在回路を持つキャ
ビティ・アップＢＧＡパッケージ。 （２１） フリップ・チップ相互接続集積回路と、強化
材またはパッケージ基部と、誘電体層によって隔てられ
た２つの導電金属層を持つ介在回路と、前記介在回路及
び外部はんだボール端子の間の電気的な相互接続をする
とともに、集積回路チップを収容するキャビティとして
の両方の目的に役立つフレームとを有するキャビティ・
ダウンＢＧＡパッケージ。 （２２） 信号、電力及びアース接点に対する電気的な
相互接続部を持つ介在回路を含むフリップ・チップ集積
回路に対するパッケージ。配送は、選択的な平面及びバ
スを使うことにより、２つの導体層の上だけで行われ
る。１つの導体レベルに幾つかの電力平面を設けて、異
なる動作電圧を持つ回路を支援する。介在回路を熱伝導
強化材または基部に接着し、はんだボールを使ってフレ
ームを基部及び介在回路にとりつけることにより、フリ
ップ・チップ相互接続集積回路に対する独特のキャビテ
ィ・ダウンＢＧＡパッケージが提供される。この集成体
は、周辺のフレームにある外部ＢＧＡはんだボール端子
に対する相互接続用バイアを持つチップ・キャビティを
形成する。
する電気的な配送が、選択的な平面及びバスを含む２つ
の導電層の上で達成されていて、特定の境界によって多
重電力及びアース平面を設けている介在回路を持つキャ
ビティ・アップＢＧＡパッケージ。 （２１） フリップ・チップ相互接続集積回路と、強化
材またはパッケージ基部と、誘電体層によって隔てられ
た２つの導電金属層を持つ介在回路と、前記介在回路及
び外部はんだボール端子の間の電気的な相互接続をする
とともに、集積回路チップを収容するキャビティとして
の両方の目的に役立つフレームとを有するキャビティ・
ダウンＢＧＡパッケージ。 （２２） 信号、電力及びアース接点に対する電気的な
相互接続部を持つ介在回路を含むフリップ・チップ集積
回路に対するパッケージ。配送は、選択的な平面及びバ
スを使うことにより、２つの導体層の上だけで行われ
る。１つの導体レベルに幾つかの電力平面を設けて、異
なる動作電圧を持つ回路を支援する。介在回路を熱伝導
強化材または基部に接着し、はんだボールを使ってフレ
ームを基部及び介在回路にとりつけることにより、フリ
ップ・チップ相互接続集積回路に対する独特のキャビテ
ィ・ダウンＢＧＡパッケージが提供される。この集成体
は、周辺のフレームにある外部ＢＧＡはんだボール端子
に対する相互接続用バイアを持つチップ・キャビティを
形成する。
【図１】従来技術のキャビティ・アップＢＧＡ（ボール
・グリッド・アレイ）パッケージの断面図。
・グリッド・アレイ）パッケージの断面図。
【図２】従来技術のＴＡＢグリッド・アレイ・パッケー
ジ（ＴＧＡ）の断面図。
ジ（ＴＧＡ）の断面図。
【図３】ａはこの発明のフリップ・チップ・キャビティ
・ダウンＢＧＡの断面図。ｂはこの発明のフリップ・チ
ップ・キャビティ・ダウンＢＧＡの切欠き底面図。
・ダウンＢＧＡの断面図。ｂはこの発明のフリップ・チ
ップ・キャビティ・ダウンＢＧＡの切欠き底面図。
【図４】ａは介在回路の詳しい断面図。ｂは介在回路の
一方の面上にある信号、電力及びアース接点と配送及び
１つの電力平面を示す図。ｃは介在回路の一方の面上に
ある信号、電力及びアース接点と、配送及び２番目の電
力平面を示す図。
一方の面上にある信号、電力及びアース接点と配送及び
１つの電力平面を示す図。ｃは介在回路の一方の面上に
ある信号、電力及びアース接点と、配送及び２番目の電
力平面を示す図。
【図５】従来技術の多層ＢＧＡパッケージの断面図。
【図６】キャビティ・ダウン・フリップ・チップＢＧＡ
パッケージの組立ての概略のプロセスの流れを示す図。
パッケージの組立ての概略のプロセスの流れを示す図。
【図７】二つの導体面を持つ介在回路を有するキャビテ
ィ・アップＢＧＡの断面図。
ィ・アップＢＧＡの断面図。
３００ キャビティ・ダウンＢＧＡパッケージ ３０１ 集積回路チップ ３０１ａ チップの能動面 ３０２ フリップ・チップ接点 ３０３ 介在回路 ３０４ 平面状強化材 ３０５ フレーム ３０６ 外部ＢＧＡはんだボール ３０７ 下埋め材料 ３０８ ボール接続部 ３０９ 重合体埋込みコンパウンド
フロントページの続き (72)発明者 マソード ムルツザ アメリカ合衆国 テキサス、シュガーラン ド、クラレンダ フォールズ ドライブ 664 (72)発明者 レイモンド ダブリュ、トンプソン アメリカ合衆国 テキサス、シュガーラン ド、バーンウッド ドライブ 1138
Claims (2)
- 【請求項１】 フリップ・チップ相互接続集積回路に対
するキャビティ・ダウン・ボール・グリッド・アレイ
（ＢＧＡ）パッケージにおいて、 ａ）平面状強化材またはパッケージ基部と、 ｂ）第１のパターンぎめ導電層を担持する第１の面を持
ち、前記第１のパターンぎめ導電層が誘電体層によって
第２のパターンぎめ導電層から隔てられ、第２の面が絶
縁性接着剤によって前記強化材に接着され、第１の導電
面がフリップ・チップ・コネクタと整合した複数個の接
点パッドを持ち、更に前記介在回路の周辺近くにある入
力／出力接点パッドのアレイに対する電気相互接続部を
持つ介在回路と、 ｃ）前記介在回路の周辺近くにある前記入力／出力接点
パッドのアレイの各接点上のはんだボールと、 ｄ）前記強化材の外縁と垂直方向に整合した外縁を持つ
ように配置されていて、その第１の面が前記介在回路の
周辺近くのはんだボールのアレイと整合して、それを前
記フレームの第２の面上の外部ＢＧＡはんだボール接点
にフレーム・コアを通り抜ける導電バイアを介して接続
しているフレームと、 ｅ）前記フリップ・チップのこぶ及びフレームはんだこ
ぶコネクタを取り囲む下埋め材料と、 ｆ）前記フレーム及び強化材によって形成されたキャビ
ティを埋めるカプセル封じコンパウンドとを含むキャビ
ティ・ダウン・ボール・グリッド・アレイ（ＢＧＡ）パ
ッケージ。 - 【請求項２】 誘電体層によって隔てられた２つの導電
層を含む介在回路を有し、信号、電力及びアース接点に
対する電気相互接続部が前記２つの導電層の上にパータ
ン決めされていて、選択的な平面及びバスを含み、特定
の境界が多重電力及びアース平面を作っている半導体パ
ッケージ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US114314 | 1987-10-29 | ||
| US11431498P | 1998-12-31 | 1998-12-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000200860A true JP2000200860A (ja) | 2000-07-18 |
Family
ID=22354490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11375442A Pending JP2000200860A (ja) | 1998-12-31 | 1999-12-28 | ボ―ル・グリッド・アレイ・パッケ―ジ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6396136B2 (ja) |
| JP (1) | JP2000200860A (ja) |
| KR (1) | KR100694739B1 (ja) |
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| WO2014020787A1 (ja) * | 2012-08-03 | 2014-02-06 | パナソニック株式会社 | 電子部品モジュールとその実装体 |
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