JP2000200910A

JP2000200910A - 薄膜トランジスタとその製造方法および液晶表示装置

Info

Publication number: JP2000200910A
Application number: JP70799A
Authority: JP
Inventors: Motonari Sai; 基成蔡
Original assignee: Frontec Inc
Current assignee: Frontec Inc
Priority date: 1999-01-05
Filing date: 1999-01-05
Publication date: 2000-07-18
Anticipated expiration: 2019-01-05
Also published as: JP4859266B2

Abstract

(57)【要約】【課題】従来に比べてオフ電流を低減でき、信頼性の
高い多結晶シリコンＴＦＴとその製造方法を提供する。【解決手段】基板２上に多結晶シリコンからなる半導
体層３が設けられ、ｎ^-半導体層からなるソース領域７
およびドレイン領域８が形成され、チャネル部９上にゲ
ート絶縁膜４、ゲート電極５が設けられている。ソース
領域７、ドレイン領域８上にシリサイド膜１０を介して
ソース電極１２、ドレイン電極１３が設けられ、陽極酸
化による絶縁膜６がゲート電極５を覆うように設けられ
ている。この絶縁膜６が、ソース領域７とゲート電極５
との間またはドレイン領域８とゲート電極５との間のリ
ーク電流経路を遮断する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、薄膜トランジスタ
とその製造方法、および本発明の薄膜トランジスタを備
えた液晶表示装置に関し、特にトップゲート型薄膜トラ
ンジスタの構造に関するものである。

【０００２】

【従来の技術】図４は、従来のトップゲート型薄膜トラ
ンジスタ（Thin Film Transistor, 以下、ＴＦＴと記す
こともある）の一構造例を示すものである。この図に示
す従来のＴＦＴは、例えばガラス等の基板４１上にアモ
ルファスシリコンからなる半導体層４２が形成され、そ
の中央部上にゲート絶縁膜４３が形成され、ゲート絶縁
膜４３上にゲート電極４４が形成されている。半導体層
４２に高濃度ｎ型不純物が導入されたｎ⁺半導体層から
なるソース領域４５およびドレイン領域４６が形成さ
れ、これらソース領域４５、ドレイン領域４６に挟まれ
た領域がチャネル部４７となっている。また、これらソ
ース領域４５、ドレイン領域４６をなすｎ⁺半導体層
は、ゲート絶縁膜４３端部の下方にまで侵入した形で形
成されている。

【０００３】また、ソース領域４５およびドレイン領域
４６上にはシリサイド膜４８が形成されている。そし
て、ゲート電極４４および半導体層４２を覆うように絶
縁膜４９が形成され、この絶縁膜４９を貫通してソース
領域４５上およびドレイン領域４６上のシリサイド膜４
８に達するコンタクトホール５０、５１がそれぞれ形成
され、各コンタクトホール５０、５１部分でソース領域
４５およびドレイン領域４６と電気的に接続されるソー
ス電極５２およびドレイン電極５３がそれぞれ形成され
ている。

【０００４】この構造例のＴＦＴにおいては、ソース電
極５２およびドレイン電極５３に接続されたシリサイド
膜４８中を電子が流れるが、シリサイド膜４８とチャネ
ル部４７との間にｎ⁺半導体層が存在するため、このｎ⁺
半導体層が正孔のブロッキング領域として有効に作用
し、電子と正孔が結合することなく電子の流れが円滑に
なる。その結果、ＴＦＴがオフ時のリーク電流（オフ電
流：Ｉoffともいう）を低減することができ、信頼性の
高いＴＦＴが得られる、という効果を得ることができ
る。

【０００５】

【発明が解決しようとする課題】ところで、近年、液晶
表示装置の基板等に用いられるＴＦＴにおいて、上記の
半導体層として多結晶シリコンが多用されるようになっ
てきた。多結晶シリコンはアモルファスシリコンに比べ
てキャリアの移動度が大きく、アモルファスシリコンの
移動度が０．３〜１cm²/V・sec 程度であるのに対して、
多結晶シリコンの移動度は１０〜１００cm²/V・sec 程度
である。したがって、いわゆる多結晶シリコンＴＦＴ
は、アモルファスシリコンＴＦＴに比べてキャリアの移
動度が大きいことから駆動能力が大きく、高速動作が可
能になるという利点を有している。

【０００６】しかしながら、多結晶シリコンＴＦＴは移
動度が大きい反面、オフ電流が大きくなるという欠点を
有しており、この多結晶シリコンＴＦＴを液晶表示装置
に用いた場合、オフ電流が大きいと画素に蓄積した信号
電荷が充分に保持できない、という問題が生じる。そこ
で、オフ電流を小さくするための種々の対策が講じられ
ており、その一つにＬＤＤ（Lightly Doped Drain）構
造の採用が挙げられる。ＬＤＤ構造とは、ソース領域、
ドレイン領域を低濃度の不純物半導体層で構成したもの
であり、チャネル部との間の濃度勾配を小さくすること
でこの領域の電界を緩和し、オフ電流を小さくするもの
である。

【０００７】上記構造例の従来のＴＦＴはＬＤＤ構造を
採用したものではないが、オフ電流の低減を目的とし
て、ｎ⁺半導体層をゲート絶縁膜端部の下方にまで侵入
する形に形成する構造としている。このようなｎ⁺半導
体層を形成するためには、図５に示すように、半導体層
４２上にゲート絶縁膜４３、ゲート電極４４を形成した
後、これらゲート電極４４およびゲート絶縁膜４３をマ
スクとしてＰ⁺、Ａｓ⁺等のｎ型不純物をイオン注入する
が、この際、イオンビームＩの角度θを基板表面の法線
に対して例えば１０ないし３０°程度に傾けた斜めイオ
ン注入を行う。これにより、イオンがゲート絶縁膜４３
の下方にまで侵入し、ゲート絶縁膜４３端部の下方に延
在するｎ⁺半導体層が形成される。

【０００８】ところが、イオン注入時にイオンが注入さ
れる層の表面で結晶欠陥等のダメージが生じることは、
イオン注入法を用いる限り避けられない問題である。上
記ＬＤＤを形成する場合、斜めイオン注入を行っている
ので、半導体層の上面、ゲート電極の上面等、基板表面
に平行な面のみならず、ゲート絶縁膜の側壁面にも結晶
欠陥等のダメージが生じ、結晶構造が乱れたダメージ層
５４（図５に示す）が形成される。すると、このダメー
ジ層がゲート−ソース間またはゲート−ドレイン間のリ
ーク電流のパスとなり、オフ電流の増大の原因となって
いた。

【０００９】本発明は、上記の課題を解決するためにな
されたものであって、駆動能力や動作速度に優れた多結
晶シリコンＴＦＴにおいて、従来に比べてオフ電流を低
減でき、信頼性の高い薄膜トランジスタおよびその製造
方法を提供し、さらにはこのような薄膜トランジスタを
備え、信頼性、応答速度に優れた液晶表示装置を提供す
ることを目的とする。

【００１０】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の薄膜トランジスタは、基板上に多結晶シ
リコンからなる半導体層が設けられ、該半導体層中に低
濃度の不純物を導入してなるソース領域およびドレイン
領域が該半導体層の両端部側に形成され、前記ソース領
域と前記ドレイン領域との間のチャネル部上であって前
記ソース領域と前記ドレイン領域とに跨ってゲート絶縁
膜が設けられ、該ゲート絶縁膜上にゲート電極が設けら
れ、前記ソース領域および前記ドレイン領域にそれぞれ
接続されたソース電極およびドレイン電極が設けられ、
前記ソース領域および前記ドレイン領域の外上面にそれ
ぞれシリサイド膜が設けられ、前記ソース領域と前記ゲ
ート電極との間または前記ドレイン領域と前記ゲート電
極との間のリーク電流経路を遮断する絶縁膜が前記ゲー
ト絶縁膜上であって前記ゲート電極の両端に設けられた
ことを特徴とするものである。

【００１１】本発明の薄膜トランジスタにおいては、半
導体層に形成されるソース領域、ドレイン領域に低濃度
の不純物を導入した半導体層、いわゆるＬＤＤ構造のソ
ース・ドレインを採用した。例えばＮチャネルトランジ
スタの場合、高濃度の不純物半導体層をｎ⁺半導体層と
表記するとすれば、低濃度の不純物半導体層はｎ^-半導
体層と表記することができる。なお、本発明では、ｎ⁺
半導体層の濃度は１０¹⁶atm/cm³を越える濃度、ｎ^-半導
体層の濃度は１０¹⁶atm/cm³以下の濃度と定義する。よ
って、ＬＤＤ構造の採用によりオフ電流を低減すること
ができる。

【００１２】ところが、ｎ^-半導体層がゲート絶縁膜端
部の下方にまで侵入するように形成するために斜めイオ
ン注入技術を用いると、上述したように、ゲート絶縁膜
の側壁にダメージ層が形成され、リーク電流経路が形成
されてしまう。そこで、本発明の薄膜トランジスタで
は、ゲート絶縁膜上のゲート電極の両端にリーク電流経
路を遮断する絶縁膜を設けた。すなわち、ゲート電極の
ソース領域側、ドレイン領域側の両端に絶縁膜を設け、
ゲート絶縁膜側壁に生じるダメージ層とゲート電極とが
直接繋がらないようにした。これにより、ゲート−ソー
ス間またはゲート−ドレイン間のリーク電流経路が絶縁
膜で遮断されるので、斜めイオン注入技術の使用により
ゲート絶縁膜側壁にダメージ層が形成されても、ＴＦＴ
のオフ電流の増大を防止することができる。

【００１３】また、オフ電流の低減を目的としてｎ^-半
導体層を用いると、不純物濃度の低下によりソース領域
およびドレイン領域の抵抗が大きくなるという不具合が
生じる。しかしながら、本発明の場合、ソース領域およ
びドレイン領域の上面にそれぞれ低抵抗のシリサイド膜
が設けられているため、抵抗の増大を防止することがで
き、ＴＦＴの高速動作が可能になる。

【００１４】上記のリーク電流遮断絶縁膜としては、ゲ
ート電極の周囲にゲート電極材料とは別に新たに形成し
た絶縁膜を用いてもよいが、ゲート電極材料を陽極酸化
してなる酸化膜を用いてもよい。特に後者の場合、ゲー
ト電極を陽極酸化可能な金属材料で形成しておけば、Ｃ
ＶＤ法等を用いることなく、陽極酸化法により絶縁膜を
容易に形成することができる。

【００１５】本発明の薄膜トランジスタの製造方法は、
基板上に多結晶シリコンからなる半導体層を形成し、該
半導体層上にゲート絶縁膜、ゲート電極用の陽極酸化可
能な金属膜を順次成膜してこれらをパターニングし、パ
ターニング後の前記ゲート絶縁膜と前記金属膜とからな
る積層体をマスクとして前記半導体層中に不純物を斜め
イオン注入することにより前記半導体層中に前記ゲート
絶縁膜の下方にまで侵入したソース領域およびドレイン
領域を形成し、前記金属膜を陽極酸化することにより該
金属膜表面に酸化膜を形成するとともに該酸化膜の内側
に残った金属膜部分をゲート電極とし、ついで、前記ソ
ース領域および前記ドレイン領域の表面にソース電極、
ドレイン電極およびシリサイド膜形成用の金属膜を形成
し、アニール後パターニングして前記ソース領域に接続
されたソース電極および前記ドレイン領域に接続された
ドレイン電極を形成するとともにソース領域およびドレ
イン領域上にシリサイド膜を形成することを特徴とする
ものである。

【００１６】本発明の薄膜トランジスタの製造方法を用
いることにより、上記特徴点を有する本発明の薄膜トラ
ンジスタを製造することができる。なお、この製造方法
は、陽極酸化法によりリーク電流遮断絶縁膜を形成する
方法であり、陽極酸化条件によってリーク電流遮断絶縁
膜の膜厚を制御することができる。通常のＴＦＴの製造
プロセスにおいて、リン（Ｐ⁺）、ヒ素（Ａｓ⁺）等のｎ
型不純物をイオン注入する際に生じるダメージ層の深さ
は０．５μｍ以内であるから、絶縁膜の膜厚を０．５μ
ｍかそれ以上とすれば、リーク電流を遮断する機能を果
たすことができる。

【００１７】なお、各膜の材料としては、半導体層に多
結晶シリコン、ゲート絶縁膜にシリコン窒化膜（ＳｉＮ
_x）等の絶縁膜、ゲート電極にアルミニウム（Ａｌ）、
タンタル（Ｔａ）等の陽極酸化可能な金属、シリサイド
膜形成用の金属膜にタングステン（Ｗ）、モリブデン
（Ｍｏ）、クロム（Ｃｒ）等を用いることができる。

【００１８】本発明の液晶表示装置は、対向配置した一
対の基板の間に液晶を挟持する液晶表示装置において、
基板対の一方の基板が上記本発明の薄膜トランジスタを
有することを特徴とするものである。本発明によれば、
オフ電流が小さく、駆動能力や動作速度に優れた多結晶
シリコンＴＦＴ基板の使用により、信頼性、応答速度に
優れた液晶表示装置を提供することができる。

【００１９】

【発明の実施の形態】以下、本発明の一実施の形態を図
１ないし図３を参照して説明する。図１および図２は、
本実施の形態のトップゲート型多結晶シリコンＴＦＴを
有するＴＦＴアレイ基板を製造する手順を示す工程断面
図である。図３は、本実施の形態のＴＦＴアレイ基板を
一方の基板とした液晶表示装置の構成を示す断面図であ
る。

【００２０】本実施の形態のＴＦＴアレイ基板１は、図
２（Ｃ）に示すように、例えばガラス等の透明基板２上
に多結晶シリコンからなる半導体層３が形成され、その
中央部上にＳｉＮ_x等からなるゲート絶縁膜４が形成さ
れ、ゲート絶縁膜４上にＡｌ、Ｔａ等の金属からなるゲ
ート電極５が形成されている。なお、ゲート電極５は図
示しないゲート配線と一体形成されている。ゲート電極
５の上面および側面は、ゲート電極材料の酸化物である
Ａｌ₂Ｏ₃、Ｔａ₂Ｏ₅等からなる膜厚０．５μｍ程度の絶
縁膜６（リーク電流遮断絶縁膜）で覆われている。半導
体層３には１０ ¹⁶atm/cm³以下の低濃度でＰ⁺、Ａｓ⁺等
のｎ型不純物が導入されたｎ^-半導体層からなるソース
領域７およびドレイン領域８が形成され、これらソース
領域７、ドレイン領域８に挟まれた領域がチャネル部９
となっている。また、これらソース領域７、ドレイン領
域８をなすｎ^-半導体層は、ゲート絶縁膜４端部の下方
にまで侵入する形で形成されている。

【００２１】また、ソース領域７およびドレイン領域８
表面にはタングステンシリサイド、モリブデンシリサイ
ド等のシリサイド膜１０がそれぞれ形成されており、こ
れらシリサイド膜１０上に直接接するように一体化され
たソース配線１１とソース電極１２、およびドレイン電
極１３がそれぞれ形成されている。これらソース配線１
１、ソース電極１２およびドレイン電極１３はシリサイ
ド形成金属であるタングステン、モリブデン等から形成
されている。そして、全面を覆うようにパッシベーショ
ン膜１４が形成され、このパッシベーション膜１４を貫
通してドレイン電極１３に達するコンタクトホール１５
が形成され、このコンタクトホール１５を通じてドレイ
ン電極１３と接続されたＩＴＯ（Indium Tin Oxide, イ
ンジウム錫酸化物）からなる画素電極１６が形成されて
いる。

【００２２】また、図示を省略するが、ゲート配線端部
のゲート端子部およびソース配線端部のソース端子部に
おいて、上記コンタクトホール１５と同様、ゲート配線
およびソース配線を覆うパッシベーション膜１４が開口
し、ＩＴＯからなるパッドがゲート配線およびソース配
線に接続してそれぞれ設けられている。

【００２３】以下、上記構成のＴＦＴアレイ基板１の製
造方法を図１および図２を用いて説明する。まず、図１
（Ａ）に示すように、ガラス等の透明基板２上にＣＶＤ
等を用いて多結晶シリコン膜を成膜し、この多結晶シリ
コン膜をフォトリソグラフィー、エッチングによりパタ
ーニングしてアイランド状の半導体層３を形成する。

【００２４】次に、図１（Ｂ）に示すように、ゲート絶
縁膜用のＳｉＮ_x膜１７、ゲート電極用の陽極酸化可能
な金属であるＡｌまたはＴａ膜１８を順次成膜する。

【００２５】次に、図１（Ｃ）に示すように、上記のＡ
ｌまたはＴａ膜１８およびＳｉＮ_x膜１７をフォトリソ
グラフィー、フォトレジスト１９をマスクとしたエッチ
ングにより一括してパターニングし、ＡｌまたはＴａ膜
１８からゲート電極５を形成し、ＳｉＮ_x膜１７からゲ
ート絶縁膜４を形成する。

【００２６】次に、図１（Ｄ）に示すように、フォトレ
ジスト１９を除去した後、ゲート電極５とゲート絶縁膜
４とをマスクとしてＰ⁺、Ａｓ⁺等のｎ型不純物をイオン
注入することにより、半導体層３の両端にソース領域７
およびドレイン領域８を形成する。この際、注入後のｎ
^-半導体層の不純物濃度が１０¹⁶atm/cm³以下となるよう
にドーズ量を設定し、イオンビームＩの入射角度θを基
板表面の法線に対してθ＝１０〜３０°程度傾けた斜め
イオン注入を行う。これにより、ゲート絶縁膜４端部下
方にまで侵入した低濃度のｎ^-半導体層を形成し、これ
をソース領域７およびドレイン領域８とする。

【００２７】次に、図２（Ａ）に示すように、ゲート電
極５の陽極酸化を行い、ゲート電極５の上面と側面にＡ
ｌまたはＴａの酸化膜からなる絶縁膜６を形成する。す
なわち、この絶縁膜６はゲート電極５の陽極酸化によっ
て形成するため、この工程前の時点でのゲート電極５表
面から内側に向かって酸化膜が成長し、絶縁膜６の側面
はゲート絶縁膜４の側面と面一状態となる。言い換える
と、絶縁膜６を形成することでゲート電極５本体（実際
にゲート電極５として残る部分）の寸法が小さくなる。
なお、ここでの陽極酸化条件は、１５℃の２％シュウ酸
溶液を用い、膜厚０．５μｍ程度の酸化膜を形成する。

【００２８】次に、スパッタ等により全面にタングステ
ン膜またはモリブデン膜を成膜した後、熱処理を行うこ
とにより、タングステンまたはモリブデンとソース領域
７およびドレイン領域８のシリコンとを相互拡散させ、
図２（Ｂ）に示すように、シリサイド膜１０を形成す
る。このシリサイド化反応により、ソース領域７および
ドレイン領域８表面上にシリサイド膜１０が形成され
る。次に、タングステン膜またはモリブデン膜をフォト
リソグラフィー、エッチングによりパターニングし、ソ
ース配線１１、ソース電極１２およびドレイン電極１３
を形成する。

【００２９】次に、図２（Ｃ）に示すように、全面にパ
ッシベーション膜１４を成膜した後、このパッシベーシ
ョン膜１４をフォトリソグラフィー、エッチングにより
パターニングし、パッシベーション膜１４を貫通してド
レイン電極１３に達するコンタクトホール１５を形成す
る。この際、図示しないゲート配線端部のゲート端子部
およびソース配線端部のソース端子部においてもパッシ
ベーション膜１４を開口する。

【００３０】次いで、全面にＩＴＯ膜を成膜した後、こ
のＩＴＯ膜をフォトリソグラフィー、エッチングにより
パターニングし、コンタクトホール１５の部分でドレイ
ン電極１３と接続される画素電極１６を形成する。この
際同時に、ゲート端子部およびソース端子部において、
パッドを形成する。以上の工程により、本実施の形態の
ＴＦＴアレイ基板が完成する。

【００３１】本実施の形態のＴＦＴアレイ基板１では、
ソース領域７、ドレイン領域８を低濃度のｎ^-半導体
層、いわゆるＬＤＤで形成したことによりオフ電流を低
減することができる。さらに、製造プロセス中の斜めイ
オン注入工程において、ゲート絶縁膜４の側壁に深さが
０．５μｍ以内のダメージ層が形成されても、ゲート電
極５の表面に膜厚０．５μｍの陽極酸化膜からなる絶縁
膜６を設けたため、ゲート絶縁膜４側壁のダメージ層と
ゲート電極５とが直接繋がることがなく、リーク電流の
経路が遮断される。この構造により、ゲート−ソース間
またはゲート−ドレイン間のリーク電流が従来に比べて
低減されるため、ＴＦＴのオフ電流の増大を防止するこ
とができ、信頼性の高いＴＦＴを得ることができる。

【００３２】また、ｎ^-半導体層を用いたことによりソ
ース領域７およびドレイン領域８の抵抗が増大するが、
ソース領域７およびドレイン領域８の上面にそれぞれ低
抵抗のシリサイド膜１０が設けられているために抵抗の
増大が防止され、高い駆動能力、高速動作という多結晶
シリコンＴＦＴの持つ利点を生かすことができる。

【００３３】さらに、本発明のＴＦＴにおいて、ゲート
電極５表面の絶縁膜６がリーク電流遮断の機能を果たす
ためには、絶縁膜６の厚さがダメージ層の深さ分を占め
る必要がある。すなわち、ゲート電極５とゲート絶縁膜
４を一括してパターニングする製造プロセスでは、元々
のゲート電極５の側壁とゲート絶縁膜４の側壁が面一状
態となるため、リーク電流遮断用の絶縁膜６はゲート電
極５の表面から内側に向けて成長させる必要がある。そ
の点、本実施の形態では、ゲート電極５表面の絶縁膜６
の形成に陽極酸化法を用いているので、膜厚さえ制御す
れば、リーク電流遮断用の絶縁膜を容易に形成すること
ができる。

【００３４】次に、上記実施の形態のＴＦＴアレイ基板
を用いたＴＦＴ型液晶表示装置の一例を説明する。本実
施の形態の液晶表示装置は、図３に示すように、一対の
基板１、２２が対向して配置され、これら透明基板のう
ち、一方の基板１が上記ＴＦＴアレイ基板、他方の基板
２２が対向基板となっている。ＴＦＴアレイ基板１の対
向面側に画素電極１６が設けられるとともに、対向基板
２２の対向面側に共通電極２３が設けられている。さら
に、これら画素電極１６、共通電極２３の各々の上に配
向膜２４、２５が設けられ、これら配向膜２４、２５間
に液晶層２６が配設された構成となっている。そして、
基板１、２２の外側にそれぞれ第１、第２の偏光板２
７、２８が設けられ、第１の偏光板２７の外側にはバッ
クライト２９が取り付けられている。

【００３５】本実施の形態のＴＦＴ型液晶表示装置によ
れば、ＴＦＴのオフ電流が小さく、駆動能力や動作速度
に優れた多結晶シリコンＴＦＴ基板の使用により、信頼
性、応答速度に優れた液晶表示装置を提供することがで
きる。

【００３６】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば上記実施の形態では、リーク電流遮断用絶縁膜の形
成に陽極酸化法を用いたことにより合理的な製造プロセ
スとなったが、絶縁膜の形成法はこれに限ることなく、
リーク電流を遮断する位置にさえ絶縁膜を形成できれば
通常のＣＶＤ法等を用いてもかまわない。その他、上記
実施の形態の各膜の材料、膜厚、処理条件等の具体的な
記載については、適宜変更が可能である。

【００３７】

【発明の効果】以上、詳細に説明したように、本発明に
よれば、ゲート−ソース間またはゲート−ドレイン間の
リーク電流が従来に比べて低減されるため、オフ電流が
小さく信頼性の高いＴＦＴを得ることができる。また、
ソース領域およびドレイン領域上のシリサイド膜により
抵抗の増大が防止され、高い駆動能力、高速動作という
多結晶シリコンＴＦＴの持つ利点を生かすことができ
る。そして、本発明のＴＦＴの使用により、信頼性、応
答速度に優れた液晶表示装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態であるＴＦＴアレイ基
板の製造方法を説明するための工程断面図である。

【図２】同、工程断面図の続きである。

【図３】上記ＴＦＴアレイ基板を用いた液晶表示装置
の構成を示す断面図である。

【図４】従来のトップゲート型ＴＦＴの一構造例を示
す断面図である。

【図５】従来の問題点を説明するための図である。

【符号の説明】

１ＴＦＴアレイ基板２透明基板３半導体層４ゲート絶縁膜５ゲート電極６絶縁膜（リーク電流遮断絶縁膜）７ソース領域８ドレイン領域９チャネル部１０シリサイド膜１１ソース配線１２ソース電極１３ドレイン電極

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/78 ６１７ＷＦターム(参考） 2H092 JA25 JA36 JB56 JB57 KA04 KA10 KA12 KA18 KA24 KB04 MA05 MA07 MA13 MA17 MA24 MA27 MA37 NA22 5F110 AA01 AA06 BB01 CC02 DD02 EE03 EE04 EE05 EE33 EE34 EE44 FF01 FF03 FF24 GG02 GG13 GG44 HJ01 HJ04 HJ13 HJ14 HK04 HK05 HK06 HK33 HK40 HK42 HL04 HL07 HM15 NN02 NN72 QQ04 QQ11 5G435 AA16 BB12 HH13 KK05

Claims

【特許請求の範囲】

【請求項１】基板上に多結晶シリコンからなる半導体
層が設けられ、該半導体層中に低濃度の不純物を導入し
てなるソース領域およびドレイン領域が該半導体層の両
端部側に形成され、前記ソース領域と前記ドレイン領域
との間のチャネル部上であって前記ソース領域と前記ド
レイン領域とに跨ってゲート絶縁膜が設けられ、該ゲー
ト絶縁膜上にゲート電極が設けられ、前記ソース領域お
よび前記ドレイン領域にそれぞれ接続されたソース電極
およびドレイン電極が設けられ、前記ソース領域および
前記ドレイン領域の外上面にそれぞれシリサイド膜が設
けられ、前記ソース領域と前記ゲート電極との間または
前記ドレイン領域と前記ゲート電極との間のリーク電流
経路を遮断する絶縁膜が前記ゲート絶縁膜上であって前
記ゲート電極の両端に設けられたことを特徴とする薄膜
トランジスタ。
【請求項２】前記リーク電流遮断絶縁膜が、前記ゲー
ト電極材料が陽極酸化されてなる酸化膜であることを特
徴とする請求項１記載の薄膜トランジスタ。
【請求項３】基板上に多結晶シリコンからなる半導体
層を形成し、該半導体層上にゲート絶縁膜、ゲート電極
用の陽極酸化可能な金属膜を順次成膜してこれらをパタ
ーニングし、パターニング後の前記ゲート絶縁膜と前記
金属膜とからなる積層体をマスクとして前記半導体層中
に不純物を斜めイオン注入することにより前記半導体層
中に前記ゲート絶縁膜の下方にまで侵入したソース領域
およびドレイン領域を形成し、前記金属膜を陽極酸化す
ることにより該金属膜表面に酸化膜を形成するとともに
該酸化膜の内側に残った金属膜部分をゲート電極とし、
ついで、前記ソース領域および前記ドレイン領域の表面
にソース電極、ドレイン電極およびシリサイド膜形成用
の金属膜を形成し、アニール後パターニングして前記ソ
ース領域に接続されたソース電極および前記ドレイン領
域に接続されたドレイン電極を形成するとともにソース
領域およびドレイン領域上にシリサイド膜を形成するこ
とを特徴とする薄膜トランジスタの製造方法。
【請求項４】対向配置した一対の基板の間に液晶を挟
持する液晶表示装置において、前記基板対の一方の基板
が請求項１記載の薄膜トランジスタを有することを特徴
とする液晶表示装置。