JP2000294787A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 十分に高いオン電流と、十分に低いオフ電流
を両立させ、かつ、ホットキャリア耐性に優れたＧＯＬ
Ｄ構造を有するＴＦＴを安定的に製造する方法を提供す
る。 【解決手段】 基板上に所定の形状を有する半導体層を
形成し、次いでゲート絶縁膜を形成する工程と、ゲート
絶縁膜上に形成された不純物阻止膜をマスクとして半導
体層に不純物をドーピングし、低濃度不純物領域を形成
する工程と、不純物阻止膜を除去し、低濃度不純物領域
に及ぶ長さのゲート電極を形成する工程と、ゲート電極
を陽極酸化し、側面に陽極酸化物層を形成する工程と、
これらをマスクとして半導体層に不純物をドーピング
し、高濃度不純物領域を形成する工程と、陽極酸化物層
を除去する工程とを有する。
を両立させ、かつ、ホットキャリア耐性に優れたＧＯＬ
Ｄ構造を有するＴＦＴを安定的に製造する方法を提供す
る。 【解決手段】 基板上に所定の形状を有する半導体層を
形成し、次いでゲート絶縁膜を形成する工程と、ゲート
絶縁膜上に形成された不純物阻止膜をマスクとして半導
体層に不純物をドーピングし、低濃度不純物領域を形成
する工程と、不純物阻止膜を除去し、低濃度不純物領域
に及ぶ長さのゲート電極を形成する工程と、ゲート電極
を陽極酸化し、側面に陽極酸化物層を形成する工程と、
これらをマスクとして半導体層に不純物をドーピング
し、高濃度不純物領域を形成する工程と、陽極酸化物層
を除去する工程とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁材料またはシ
リコンウェハ等の上に形成される絶縁ゲート型トランジ
スタ等のＭＯＳ型の半導体装置の製造方法に関し、とり
わけガラス転移点が７５０℃以下のガラス基板上に形成
される薄膜トランジスタに適用することができる半導体
装置の製造方法に関するものである。
リコンウェハ等の上に形成される絶縁ゲート型トランジ
スタ等のＭＯＳ型の半導体装置の製造方法に関し、とり
わけガラス転移点が７５０℃以下のガラス基板上に形成
される薄膜トランジスタに適用することができる半導体
装置の製造方法に関するものである。
【０００２】
【従来の技術】従来、各種の電子機器等にはＭＯＳ型の
半導体装置が用いられている。その代表的ものとして
は、ＭＯＳトランジスタ（ＭＯＳＦＥＴ、絶縁ゲート型
トランジスタ等とも呼ばれる）がある。また、電子機器
のうち、特にアクティブマトリクス型の液晶表示装置や
イメージセンサ等を駆動するための半導体素子として広
く用いられている薄膜トランジスタ（以下、ＴＦＴと呼
ぶ）も、ＭＯＳトランジスタと構造上類似する部分を有
するため、広義でのＭＯＳ型半導体装置に含めることが
可能である。
半導体装置が用いられている。その代表的ものとして
は、ＭＯＳトランジスタ（ＭＯＳＦＥＴ、絶縁ゲート型
トランジスタ等とも呼ばれる）がある。また、電子機器
のうち、特にアクティブマトリクス型の液晶表示装置や
イメージセンサ等を駆動するための半導体素子として広
く用いられている薄膜トランジスタ（以下、ＴＦＴと呼
ぶ）も、ＭＯＳトランジスタと構造上類似する部分を有
するため、広義でのＭＯＳ型半導体装置に含めることが
可能である。
【０００３】特に近年では、半導体素子の小型化、高速
化の要求が強まっており、ＴＦＴにおいては、非晶質シ
リコン薄膜を活性層に用いた非晶質シリコンＴＦＴに代
わって、より電界効果移動度の高い多結晶シリコン薄膜
を用いた多結晶シリコンＴＦＴが開発されている。
化の要求が強まっており、ＴＦＴにおいては、非晶質シ
リコン薄膜を活性層に用いた非晶質シリコンＴＦＴに代
わって、より電界効果移動度の高い多結晶シリコン薄膜
を用いた多結晶シリコンＴＦＴが開発されている。
【０００４】しかしながら、一般に多結晶シリコン薄膜
をＭＯＳトランジスタの活性層に用いると、ドレイン接
合の耐圧が低く、また、接合漏れ電流（以下、オフ電流
と呼ぶ）が大きくなるという欠点が指摘されている。そ
して、ＭＯＳトランジスタの耐圧向上、またオフ電流低
減のために、オフセットゲート構造またはＬＤＤ（Ｌｉ
ｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造を形成する
ことが有効であることが知られている。
をＭＯＳトランジスタの活性層に用いると、ドレイン接
合の耐圧が低く、また、接合漏れ電流（以下、オフ電流
と呼ぶ）が大きくなるという欠点が指摘されている。そ
して、ＭＯＳトランジスタの耐圧向上、またオフ電流低
減のために、オフセットゲート構造またはＬＤＤ（Ｌｉ
ｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造を形成する
ことが有効であることが知られている。
【０００５】オフセットゲート構造は、ゲート電極の端
部をチャネル領域と高濃度不純物領域であるソース領域
またはドレイン領域の境界部分よりもチャネル領域側へ
シフトさせ、ゲート電極の端部とソース領域またはドレ
イン領域の間に不純物が導入されていないノンドープ領
域を設けるものである。
部をチャネル領域と高濃度不純物領域であるソース領域
またはドレイン領域の境界部分よりもチャネル領域側へ
シフトさせ、ゲート電極の端部とソース領域またはドレ
イン領域の間に不純物が導入されていないノンドープ領
域を設けるものである。
【０００６】また、ＬＤＤ構造は、図７に示すように、
チャネル領域と高濃度不純物領域であるソース領域およ
びドレイン領域との間の一方または両方に、ソース領域
およびドレイン領域と同一導伝型の低濃度不純物領域を
形成するものである。この低濃度不純物領域はＬＤＤ領
域と呼ばれている。
チャネル領域と高濃度不純物領域であるソース領域およ
びドレイン領域との間の一方または両方に、ソース領域
およびドレイン領域と同一導伝型の低濃度不純物領域を
形成するものである。この低濃度不純物領域はＬＤＤ領
域と呼ばれている。
【０００７】これまでＭＯＳトランジスタを始めとする
多くのＭＯＳ型半導体装置には、上述したようなＬＤＤ
構造が広く用いられてきた。ＬＤＤ領域またはノンドー
プ領域を形成することにより、チャネル領域とソース領
域およびドレイン領域の間になだらかな不純物濃度分布
が形成されると共に、ゲート電極端とソース領域端およ
びドレイン領域端とが離れることにより、オフ電流が低
減され、かつ、ソース領域およびドレイン領域近傍での
電界が緩和される。
多くのＭＯＳ型半導体装置には、上述したようなＬＤＤ
構造が広く用いられてきた。ＬＤＤ領域またはノンドー
プ領域を形成することにより、チャネル領域とソース領
域およびドレイン領域の間になだらかな不純物濃度分布
が形成されると共に、ゲート電極端とソース領域端およ
びドレイン領域端とが離れることにより、オフ電流が低
減され、かつ、ソース領域およびドレイン領域近傍での
電界が緩和される。
【０００８】しかし、トランジスタの小型化が進展し、
それに伴いＬＤＤ領域が小さくなると電界の緩和効果が
減少する。それによりドレイン領域近傍で高電界が生
じ、発生したホットキャリアがＬＤＤ領域上のゲート絶
縁膜にトラップされ、しきい値電圧等の素子特性が大幅
に変動、低下する現象が問題として指摘されている。
それに伴いＬＤＤ領域が小さくなると電界の緩和効果が
減少する。それによりドレイン領域近傍で高電界が生
じ、発生したホットキャリアがＬＤＤ領域上のゲート絶
縁膜にトラップされ、しきい値電圧等の素子特性が大幅
に変動、低下する現象が問題として指摘されている。
【０００９】そこで近年、ホットキャリアに対する耐性
を改善するために、ＬＤＤ領域上にゲート絶縁膜を介し
てゲート電極を重ねるゲートオーバラップ構造（以下、
ＧＯＬＤ構造と呼ぶ）が注目されている。
を改善するために、ＬＤＤ領域上にゲート絶縁膜を介し
てゲート電極を重ねるゲートオーバラップ構造（以下、
ＧＯＬＤ構造と呼ぶ）が注目されている。
【００１０】従来のＧＯＬＤ構造としては、例えば特開
平６−１３４０７号公報、特開平６−２６０６４６号公
報、特開平８−１５３８７５号公報、特開平８−２２２
７３６号公報、特開平９−４５９３０号公報などに、各
種の製造方法が提案されている。
平６−１３４０７号公報、特開平６−２６０６４６号公
報、特開平８−１５３８７５号公報、特開平８−２２２
７３６号公報、特開平９−４５９３０号公報などに、各
種の製造方法が提案されている。
【００１１】まず、特開平９−４５９３０号公報にはフ
ォトレジストからなる不純物阻止膜を用いてＧＯＬＤ構
造を製造する方法が開示されており、また、特開平８−
１５３８７５号公報にはゲート電極の側面に形成したシ
リコンを主成分とする導電性被膜を用いてＧＯＬＤ構造
を製造する方法が開示されており、さらに、特開平６−
１３４０７号公報、特開平６−２６０６４６号公報、特
開平８−２２２７３６号公報にはゲート電極に接続また
はゲート電極の表面を被覆する導電膜による第２のゲー
ト電極を設けることによりＧＯＬＤ構造を製造する方法
が開示されている。
ォトレジストからなる不純物阻止膜を用いてＧＯＬＤ構
造を製造する方法が開示されており、また、特開平８−
１５３８７５号公報にはゲート電極の側面に形成したシ
リコンを主成分とする導電性被膜を用いてＧＯＬＤ構造
を製造する方法が開示されており、さらに、特開平６−
１３４０７号公報、特開平６−２６０６４６号公報、特
開平８−２２２７３６号公報にはゲート電極に接続また
はゲート電極の表面を被覆する導電膜による第２のゲー
ト電極を設けることによりＧＯＬＤ構造を製造する方法
が開示されている。
【００１２】
【発明が解決しようとする課題】上述のように、従来の
ＬＤＤ構造はＴＦＴの高耐圧化およびオフ電流低減に顕
著な効果がある反面、ＴＦＴの駆動電流（以下、オン電
流と呼ぶ）が低下してしまうという問題点を有してい
る。従来のＬＤＤ構造においては、ＬＤＤ領域はゲート
電極の外側に配置されている。そのためＬＤＤ領域はゲ
ート電位による変調を受けることがなく、その分オン電
流が低下してしまうのである。特に、ソース領域側にこ
のＬＤＤ領域を設けるとオン電流が大幅に低下する。
ＬＤＤ構造はＴＦＴの高耐圧化およびオフ電流低減に顕
著な効果がある反面、ＴＦＴの駆動電流（以下、オン電
流と呼ぶ）が低下してしまうという問題点を有してい
る。従来のＬＤＤ構造においては、ＬＤＤ領域はゲート
電極の外側に配置されている。そのためＬＤＤ領域はゲ
ート電位による変調を受けることがなく、その分オン電
流が低下してしまうのである。特に、ソース領域側にこ
のＬＤＤ領域を設けるとオン電流が大幅に低下する。
【００１３】一方、ＬＤＤ領域の一部分にゲート絶縁膜
を介してゲート電極を重ねるＧＯＬＤ構造によれば、Ｌ
ＤＤ領域もゲート電位によって変調されるため、オン電
流を低下させることなく、オフ電流を低減することがで
きる。また、同時に従来のＬＤＤ構造において問題視さ
れている、ゲート絶縁膜にホットキャリアがトラップさ
れることによる素子特性の劣化を防止することができ
る。
を介してゲート電極を重ねるＧＯＬＤ構造によれば、Ｌ
ＤＤ領域もゲート電位によって変調されるため、オン電
流を低下させることなく、オフ電流を低減することがで
きる。また、同時に従来のＬＤＤ構造において問題視さ
れている、ゲート絶縁膜にホットキャリアがトラップさ
れることによる素子特性の劣化を防止することができ
る。
【００１４】しかしながら、上述した従来のＧＯＬＤ構
造の製造方法のうち、特開平９−４５９３０号公報に示
された製造方法では、ＬＤＤ領域となる低濃度不純物領
域を形成する工程とソース領域およびドレイン領域とな
る高濃度不純物領域を形成する工程とを共にフォトレジ
スト等からなる不純物阻止膜を用いて形成している。そ
のため、低濃度不純物領域および高濃度不純物領域はゲ
ート電極に対して自己整合的（以下、セルフアラインと
呼ぶ）に形成されることがなく、これらの位置的な整合
が損なわれることがある。また、不純物阻止膜の露光、
現像等、低濃度不純物領域および高濃度不純物領域を形
成するためのフォトリソグラフ工程の回数が増加して製
造方法が複雑になり、そのことによるＴＦＴの良品率お
よび特性の均一性への影響が懸念される。
造の製造方法のうち、特開平９−４５９３０号公報に示
された製造方法では、ＬＤＤ領域となる低濃度不純物領
域を形成する工程とソース領域およびドレイン領域とな
る高濃度不純物領域を形成する工程とを共にフォトレジ
スト等からなる不純物阻止膜を用いて形成している。そ
のため、低濃度不純物領域および高濃度不純物領域はゲ
ート電極に対して自己整合的（以下、セルフアラインと
呼ぶ）に形成されることがなく、これらの位置的な整合
が損なわれることがある。また、不純物阻止膜の露光、
現像等、低濃度不純物領域および高濃度不純物領域を形
成するためのフォトリソグラフ工程の回数が増加して製
造方法が複雑になり、そのことによるＴＦＴの良品率お
よび特性の均一性への影響が懸念される。
【００１５】また、特開平８−１５３８７５号公報に示
された製造方法では、ゲート電極の側面にシリコンを主
成分とする導電性被膜によるサイドウォールを形成する
ようにしている。
された製造方法では、ゲート電極の側面にシリコンを主
成分とする導電性被膜によるサイドウォールを形成する
ようにしている。
【００１６】そして、低濃度不純物領域はゲート電極に
対してセルフアラインで形成されるが、高濃度不純物領
域はサイドウォールに対してセルフアラインで形成する
ため、低濃度不純物領域へのサイドウォールの重なり量
を任意に設定することができない。また、サイドウォー
ルを形成するための成膜工程およびエッチバック工程が
必要となる。エッチバック工程におけるエッチング条件
の設定および制御が容易でなく、従ってサイドウォール
の幅を任意に設定してＬＤＤ領域の幅を制御することが
困難となることが想像される。
対してセルフアラインで形成されるが、高濃度不純物領
域はサイドウォールに対してセルフアラインで形成する
ため、低濃度不純物領域へのサイドウォールの重なり量
を任意に設定することができない。また、サイドウォー
ルを形成するための成膜工程およびエッチバック工程が
必要となる。エッチバック工程におけるエッチング条件
の設定および制御が容易でなく、従ってサイドウォール
の幅を任意に設定してＬＤＤ領域の幅を制御することが
困難となることが想像される。
【００１７】また、特開平６−１３４０７号公報に示さ
れた製造方法では、第１のゲート電極に接続する第２の
ゲート電極をＬＤＤ領域にオーバーラップするようにし
ており、また、特開平６−２６０６４６号公報に示され
た製造方法では、第１のゲート電極を覆う第２のゲート
電極を形成するようにしており、また、特開平８−２２
２７３６号公報に示された製造方法では、第１のゲート
電極を覆う第２のゲート電極を選択ＣＶＤ法によって形
成するようにしている。これらの方法ではゲート電極の
構造が複雑となり、工程数が増加したり、第２のゲート
電極を形成するための成膜条件の設定および制御が容易
でない等の課題を有している。
れた製造方法では、第１のゲート電極に接続する第２の
ゲート電極をＬＤＤ領域にオーバーラップするようにし
ており、また、特開平６−２６０６４６号公報に示され
た製造方法では、第１のゲート電極を覆う第２のゲート
電極を形成するようにしており、また、特開平８−２２
２７３６号公報に示された製造方法では、第１のゲート
電極を覆う第２のゲート電極を選択ＣＶＤ法によって形
成するようにしている。これらの方法ではゲート電極の
構造が複雑となり、工程数が増加したり、第２のゲート
電極を形成するための成膜条件の設定および制御が容易
でない等の課題を有している。
【００１８】以上のように、従来のＧＯＬＤ構造の製造
方法によれば、何れの場合も工程数が増加したり、制御
が容易でないと思われる工程を有している等、実用上、
とりわけ量産する上で多くの課題を抱えてると言わざる
を得ない。
方法によれば、何れの場合も工程数が増加したり、制御
が容易でないと思われる工程を有している等、実用上、
とりわけ量産する上で多くの課題を抱えてると言わざる
を得ない。
【００１９】本発明は、上述したような問題点を解決す
るものであり、十分に高いオン電流と、十分に低いオフ
電流とを両立させ、かつ、ホットキャリア耐性に優れた
ＧＯＬＤ構造を有する半導体装置を安定的に製造する方
法を提供することを目的としたものである。
るものであり、十分に高いオン電流と、十分に低いオフ
電流とを両立させ、かつ、ホットキャリア耐性に優れた
ＧＯＬＤ構造を有する半導体装置を安定的に製造する方
法を提供することを目的としたものである。
【００２０】
【課題を解決するための手段】上述した課題を解決する
ために、本発明の請求項１に記載の半導体装置の製造方
法は、ソース領域、ドレイン領域、チャネル領域、ゲー
ト絶縁膜およびゲート電極を有する半導体装置の製造方
法において、半導体表面上にゲート絶縁膜を形成する工
程と、前記ゲート絶縁膜上に、所定形状の不純物阻止膜
を形成する工程と、前記不純物阻止膜をマスクとして前
記半導体に対して不純物を低濃度でドーピングし、低濃
度不純物領域を形成する工程と、前記不純物阻止膜を除
去し、前記ゲート絶縁膜上に導電性材料を成膜する工程
と、前記導電性材料を前記不純物阻止膜より長い形状に
加工してゲート電極を形成する工程と、前記ゲート電極
を酸化することによって、主として該ゲート電極の側面
に酸化物層を形成する工程と、前記ゲート電極および前
記酸化物層をマスクとして前記半導体に対して不純物を
高濃度でドーピングし、高濃度不純物領域を形成する工
程と、前記酸化物層を除去する工程と、を少なくとも備
えることを特徴としている。
ために、本発明の請求項１に記載の半導体装置の製造方
法は、ソース領域、ドレイン領域、チャネル領域、ゲー
ト絶縁膜およびゲート電極を有する半導体装置の製造方
法において、半導体表面上にゲート絶縁膜を形成する工
程と、前記ゲート絶縁膜上に、所定形状の不純物阻止膜
を形成する工程と、前記不純物阻止膜をマスクとして前
記半導体に対して不純物を低濃度でドーピングし、低濃
度不純物領域を形成する工程と、前記不純物阻止膜を除
去し、前記ゲート絶縁膜上に導電性材料を成膜する工程
と、前記導電性材料を前記不純物阻止膜より長い形状に
加工してゲート電極を形成する工程と、前記ゲート電極
を酸化することによって、主として該ゲート電極の側面
に酸化物層を形成する工程と、前記ゲート電極および前
記酸化物層をマスクとして前記半導体に対して不純物を
高濃度でドーピングし、高濃度不純物領域を形成する工
程と、前記酸化物層を除去する工程と、を少なくとも備
えることを特徴としている。
【００２１】また、このときの前記ゲート電極の側面に
酸化物層を形成する工程は、該ゲート電極に対して電解
溶液中で電流を印加することにより行われる陽極酸化工
程であり、該酸化物層は陽極酸化物層であることを特徴
とする。
酸化物層を形成する工程は、該ゲート電極に対して電解
溶液中で電流を印加することにより行われる陽極酸化工
程であり、該酸化物層は陽極酸化物層であることを特徴
とする。
【００２２】また、このときの前記ゲート電極と前記酸
化物層との境界位置は、前記低濃度不純物領域上の任意
の位置に設定されることを特徴とする。
化物層との境界位置は、前記低濃度不純物領域上の任意
の位置に設定されることを特徴とする。
【００２３】さらに、このときの前記ゲート電極の側面
に酸化物層を形成する工程後に、該ゲート電極を陽極酸
化することによって、該ゲート電極と酸化物層との間に
バリア型の陽極酸化物層を形成する工程を備えることを
特徴とする。
に酸化物層を形成する工程後に、該ゲート電極を陽極酸
化することによって、該ゲート電極と酸化物層との間に
バリア型の陽極酸化物層を形成する工程を備えることを
特徴とする。
【００２４】以下、本発明の作用について説明する。
【００２５】本発明の半導体装置の製造方法によれば、
ゲート絶縁膜上に不純物阻止膜を形成し、不純物を低濃
度でドーピングした後、不純物阻止膜を除去してゲート
電極となる導電性材料を堆積し、不純物阻止膜より長い
パターン、具体的には必要なチャネル領域の長さ、必要
な低濃度不純物領域の長さ、および位置合わせの時のず
れ量を足し合せた長さになるように形成した。このよう
に、フォトリソグラフ工程における位置ずれを考慮した
パターンを形成することで、フォトリソグラフ工程にお
いて、多少の位置ずれが生じても確実、かつ比較的容易
にゲート電極が低濃度不純物領域上に重なる構造を得る
ことができる。
ゲート絶縁膜上に不純物阻止膜を形成し、不純物を低濃
度でドーピングした後、不純物阻止膜を除去してゲート
電極となる導電性材料を堆積し、不純物阻止膜より長い
パターン、具体的には必要なチャネル領域の長さ、必要
な低濃度不純物領域の長さ、および位置合わせの時のず
れ量を足し合せた長さになるように形成した。このよう
に、フォトリソグラフ工程における位置ずれを考慮した
パターンを形成することで、フォトリソグラフ工程にお
いて、多少の位置ずれが生じても確実、かつ比較的容易
にゲート電極が低濃度不純物領域上に重なる構造を得る
ことができる。
【００２６】また、このようなゲート電極が低濃度不純
物領域上に重なる構造は、構造上、従来のＬＤＤ構造に
比べて、ＬＤＤ領域が存在することによるオン電流の低
下が少ないという利点を有している。そのため、多少低
濃度不純物領域が長くなっても特性に影響は与えない。
むしろ従来のＬＤＤ構造に比べて、低濃度不純物領域を
より長くすることが可能であり、よりオフ電流を抑制す
ることができるようになる。
物領域上に重なる構造は、構造上、従来のＬＤＤ構造に
比べて、ＬＤＤ領域が存在することによるオン電流の低
下が少ないという利点を有している。そのため、多少低
濃度不純物領域が長くなっても特性に影響は与えない。
むしろ従来のＬＤＤ構造に比べて、低濃度不純物領域を
より長くすることが可能であり、よりオフ電流を抑制す
ることができるようになる。
【００２７】また、本発明の半導体装置の製造方法によ
れば、導電性材料をパターニングしてゲート電極を形成
した後、主としてゲート電極の側面に酸化物層を形成
し、それらをマスクとして不純物を高濃度でドーピング
するようにした。そのため、低濃度不純物領域と高濃度
不純物領域との位置をセルフアラインによって決定する
ことができる。
れば、導電性材料をパターニングしてゲート電極を形成
した後、主としてゲート電極の側面に酸化物層を形成
し、それらをマスクとして不純物を高濃度でドーピング
するようにした。そのため、低濃度不純物領域と高濃度
不純物領域との位置をセルフアラインによって決定する
ことができる。
【００２８】また、本発明の半導体装置の製造方法によ
れば、主としてゲート電極の側面に形成される酸化物層
の厚さを制御することにより、低濃度不純物領域の長さ
を任意に設定することができる。そのため、オフ電流を
必要なだけ抑制することが可能である。
れば、主としてゲート電極の側面に形成される酸化物層
の厚さを制御することにより、低濃度不純物領域の長さ
を任意に設定することができる。そのため、オフ電流を
必要なだけ抑制することが可能である。
【００２９】また、本発明の半導体装置の製造方法によ
れば、主としてゲート電極の側面に形成される酸化物層
を、電解溶液中でゲート電極に電流を印加する陽極酸化
法によって形成することができる。そのため、酸化物層
の厚さを制御することが容易に行え、かつ簡便な装置で
酸化物層を形成することができる。
れば、主としてゲート電極の側面に形成される酸化物層
を、電解溶液中でゲート電極に電流を印加する陽極酸化
法によって形成することができる。そのため、酸化物層
の厚さを制御することが容易に行え、かつ簡便な装置で
酸化物層を形成することができる。
【００３０】このように、本発明の半導体装置の製造方
法によれば、従来のＧＯＬＤ構造を有する半導体装置の
製造方法に比べて、フォトリソグラフによる位置合わせ
の回数を少なくすることが可能となっている。そのた
め、得られる半導体装置の良品率および特性の均一性を
安定、かつ向上させることが可能となっている。
法によれば、従来のＧＯＬＤ構造を有する半導体装置の
製造方法に比べて、フォトリソグラフによる位置合わせ
の回数を少なくすることが可能となっている。そのた
め、得られる半導体装置の良品率および特性の均一性を
安定、かつ向上させることが可能となっている。
【００３１】また、本発明の半導体装置の製造方法によ
れば、得られる半導体装置がＧＯＬＤ構造を有している
ため、従来のＬＤＤ構造で見られたようなＬＤＤ領域上
のシリコン−酸化膜界面またはその近傍の酸化膜中に発
生した負電荷による素子劣化が、ゲート電圧によってＬ
ＤＤ領域表面に誘起された電子で遮蔽されるために現れ
にくくなり、ホットキャリアに対する耐性を著しく改善
することが可能となっている。
れば、得られる半導体装置がＧＯＬＤ構造を有している
ため、従来のＬＤＤ構造で見られたようなＬＤＤ領域上
のシリコン−酸化膜界面またはその近傍の酸化膜中に発
生した負電荷による素子劣化が、ゲート電圧によってＬ
ＤＤ領域表面に誘起された電子で遮蔽されるために現れ
にくくなり、ホットキャリアに対する耐性を著しく改善
することが可能となっている。
【００３２】
【発明の実施の形態】以下、本発明の半導体装置に係る
好適な実施形態について、図面を用いて詳細に説明す
る。なお、本実施形態では、半導体装置として、ガラス
基板等の上に製造される多結晶シリコンＴＦＴを例示し
て説明する。
好適な実施形態について、図面を用いて詳細に説明す
る。なお、本実施形態では、半導体装置として、ガラス
基板等の上に製造される多結晶シリコンＴＦＴを例示し
て説明する。
【００３３】（実施の形態１）図１乃至図４は、本実施
形態の半導体装置である多結晶シリコンＴＦＴの製造工
程を示す概略断面図であり、図５は、本実施形態の多結
晶シリコンＴＦＴの構成を示す概略断面図である。
形態の半導体装置である多結晶シリコンＴＦＴの製造工
程を示す概略断面図であり、図５は、本実施形態の多結
晶シリコンＴＦＴの構成を示す概略断面図である。
【００３４】まず、図５に示すように、本実施形態の多
結晶シリコンＴＦＴによれば、ゲート電極７が低濃度不
純物領域５の一部に重なるように構成されている。この
ことにより、高電界が発生することによって生じるホッ
トキャリアによる素子特性の劣化が抑制される。
結晶シリコンＴＦＴによれば、ゲート電極７が低濃度不
純物領域５の一部に重なるように構成されている。この
ことにより、高電界が発生することによって生じるホッ
トキャリアによる素子特性の劣化が抑制される。
【００３５】以下、本実施形態の多結晶シリコンＴＦＴ
の製造工程について図面を用いながら詳細に説明する。
の製造工程について図面を用いながら詳細に説明する。
【００３６】まず、図１（ａ）に示すように、ガラスま
たは石英等からなる基板１の上に、プラズマＣＶＤ法、
ＬＰＣＶＤ法またはスパッタリング法等によって非晶質
シリコン膜を１０ｎｍ〜５００ｎｍ、好ましくは２０ｎ
ｍ〜１００ｎｍ程度堆積し、これを５５０℃〜６００℃
の温度で２４時間熱処理を行って多結晶シリコン膜を形
成する。なお、非晶質シリコン薄膜を堆積する前に、酸
化シリコン膜等からなる下地膜を形成しておいてもよ
い。また、この多結晶シリコン膜の形成工程は、堆積し
た非晶質シリコン薄膜に対してエキシマレーザ等を照射
することによって行ってもよい。
たは石英等からなる基板１の上に、プラズマＣＶＤ法、
ＬＰＣＶＤ法またはスパッタリング法等によって非晶質
シリコン膜を１０ｎｍ〜５００ｎｍ、好ましくは２０ｎ
ｍ〜１００ｎｍ程度堆積し、これを５５０℃〜６００℃
の温度で２４時間熱処理を行って多結晶シリコン膜を形
成する。なお、非晶質シリコン薄膜を堆積する前に、酸
化シリコン膜等からなる下地膜を形成しておいてもよ
い。また、この多結晶シリコン膜の形成工程は、堆積し
た非晶質シリコン薄膜に対してエキシマレーザ等を照射
することによって行ってもよい。
【００３７】このようにして形成された多結晶シリコン
膜を所定の形状、例えば島状にパターニングしてＴＦＴ
の半導体層２を形成した。
膜を所定の形状、例えば島状にパターニングしてＴＦＴ
の半導体層２を形成した。
【００３８】続いて、この半導体層２を含む基板１上に
プラズマＣＶＤ法によって厚さ７０ｎｍ〜１５０ｎｍの
酸化シリコン膜を堆積し、ゲート絶縁膜３を形成した。
その後、必要とされるＴＦＴのチャネル領域を確保でき
るように所定の長さの不純物阻止膜４を形成する。具体
的には、フォトレジストを所定の長さにパターニングし
て形成した。
プラズマＣＶＤ法によって厚さ７０ｎｍ〜１５０ｎｍの
酸化シリコン膜を堆積し、ゲート絶縁膜３を形成した。
その後、必要とされるＴＦＴのチャネル領域を確保でき
るように所定の長さの不純物阻止膜４を形成する。具体
的には、フォトレジストを所定の長さにパターニングし
て形成した。
【００３９】続いて、この不純物阻止膜４をマスクにし
て、半導体層２に不純物を低濃度にドーピングした。具
体的には、ｎ型ＴＦＴであれば燐（Ｐ）、ｐ型ＴＦＴで
あればボロン（Ｂ）等の不純物イオンを電界加速して、
半導体層２中にドーピングした。
て、半導体層２に不純物を低濃度にドーピングした。具
体的には、ｎ型ＴＦＴであれば燐（Ｐ）、ｐ型ＴＦＴで
あればボロン（Ｂ）等の不純物イオンを電界加速して、
半導体層２中にドーピングした。
【００４０】次に、図１（ｂ）に示すように、使用済み
になった不純物阻止膜４を剥離する。その後、ドーピン
グした不純物を活性化するために、５５０℃〜６００℃
の温度で１２時間の熱処理を行った。これにより、低濃
度不純物領域５が形成され、不純物阻止膜４によってマ
スクされて不純物がドーピングされなかった領域がチャ
ネル領域６となる。なお、この活性化工程はレーザ照射
によって行っても良い。その場合には、チャネル領域６
もレーザ照射にさらされるため、レーザエネルギーは多
結晶シリコン膜が溶融しない程度のエネルギーが好まし
い。
になった不純物阻止膜４を剥離する。その後、ドーピン
グした不純物を活性化するために、５５０℃〜６００℃
の温度で１２時間の熱処理を行った。これにより、低濃
度不純物領域５が形成され、不純物阻止膜４によってマ
スクされて不純物がドーピングされなかった領域がチャ
ネル領域６となる。なお、この活性化工程はレーザ照射
によって行っても良い。その場合には、チャネル領域６
もレーザ照射にさらされるため、レーザエネルギーは多
結晶シリコン膜が溶融しない程度のエネルギーが好まし
い。
【００４１】次に、図２（ａ）に示すように、ゲート絶
縁膜３上に陽極酸化が可能な材料からなる被膜を堆積
し、所定の形状にパターニングしてゲート電極７を形成
する。この被膜の材料としては、陽極酸化が可能なアル
ミニウム、タンタル、チタン、シリコン等、またはこれ
らの合金が好ましい。本実施形態では、アルミニウムを
主成分とするアルミニウム合金からなる金属膜をスパッ
タ法で成膜した。そして、フォトリソグラフおよびエッ
チングにより、金属膜を図１（ａ）で用いた不純物阻止
膜４よりも長くなるようにパターニングしてゲート電極
７を形成した。
縁膜３上に陽極酸化が可能な材料からなる被膜を堆積
し、所定の形状にパターニングしてゲート電極７を形成
する。この被膜の材料としては、陽極酸化が可能なアル
ミニウム、タンタル、チタン、シリコン等、またはこれ
らの合金が好ましい。本実施形態では、アルミニウムを
主成分とするアルミニウム合金からなる金属膜をスパッ
タ法で成膜した。そして、フォトリソグラフおよびエッ
チングにより、金属膜を図１（ａ）で用いた不純物阻止
膜４よりも長くなるようにパターニングしてゲート電極
７を形成した。
【００４２】具体的には、ゲート電極７の長さを必要な
チャネル領域６の長さ、必要な低濃度不純物領域５の長
さおよび位置合わせの時のずれ量を足し合せた長さに設
計しておく。このように設計しておけば、図１（ａ）で
形成した低濃度不純物領域５に対して、最終的に得られ
るゲート電極７が少なくとも重なり合うようにすること
ができる。
チャネル領域６の長さ、必要な低濃度不純物領域５の長
さおよび位置合わせの時のずれ量を足し合せた長さに設
計しておく。このように設計しておけば、図１（ａ）で
形成した低濃度不純物領域５に対して、最終的に得られ
るゲート電極７が少なくとも重なり合うようにすること
ができる。
【００４３】このようなＧＯＬＤ構造は、構造上オン電
流の低下が抑えられるため、低濃度不純物領域５の長さ
をより長く設定することが可能である。従って、チャネ
ル領域６および低濃度不純物領域５に対してゲート電極
７の位置合わせを行う際には、予め多少の位置ずれを考
慮した長さのパターンを用いることができる。そのた
め、本発明の製造方法によれば、最終的に得られるゲー
ト電極７がチャネル領域６および低濃度不純物領域５か
ら逸脱することはない。
流の低下が抑えられるため、低濃度不純物領域５の長さ
をより長く設定することが可能である。従って、チャネ
ル領域６および低濃度不純物領域５に対してゲート電極
７の位置合わせを行う際には、予め多少の位置ずれを考
慮した長さのパターンを用いることができる。そのた
め、本発明の製造方法によれば、最終的に得られるゲー
ト電極７がチャネル領域６および低濃度不純物領域５か
ら逸脱することはない。
【００４４】次に、図２（ｂ）に示すように、ゲート電
極７上にマスク膜８を設けた状態で、ゲート電極７に電
解溶液中で電流を印加することによって、ゲート電極７
の側面に多孔質陽極酸化物層９を形成した。この陽極酸
化工程は、１％〜２０％のクエン酸またはシュウ酸、燐
酸、クロム酸、硫酸等の酸性水溶液を用いて行い、１Ｖ
〜３０Ｖ程度の低電圧で０．１μｍ〜５μｍの厚い陽極
酸化物層９を形成することができる。なお、この陽極酸
化物層９の厚さは、陽極酸化時間で制御することができ
る。
極７上にマスク膜８を設けた状態で、ゲート電極７に電
解溶液中で電流を印加することによって、ゲート電極７
の側面に多孔質陽極酸化物層９を形成した。この陽極酸
化工程は、１％〜２０％のクエン酸またはシュウ酸、燐
酸、クロム酸、硫酸等の酸性水溶液を用いて行い、１Ｖ
〜３０Ｖ程度の低電圧で０．１μｍ〜５μｍの厚い陽極
酸化物層９を形成することができる。なお、この陽極酸
化物層９の厚さは、陽極酸化時間で制御することができ
る。
【００４５】本実施形態では、シュウ酸溶液中で電圧を
４Ｖとし、２０分〜８０分間陽極酸化することで、０．
３μｍ〜１μｍの厚さの多孔質陽極酸化物層９を形成し
た。また、マスク膜８としてはゲート電極７をパターニ
ングした際のフォトレジストをそのまま用いることがで
きる。
４Ｖとし、２０分〜８０分間陽極酸化することで、０．
３μｍ〜１μｍの厚さの多孔質陽極酸化物層９を形成し
た。また、マスク膜８としてはゲート電極７をパターニ
ングした際のフォトレジストをそのまま用いることがで
きる。
【００４６】なお、マスク膜８の形成前に、陽極酸化法
によって印加電圧５Ｖ〜４０Ｖの低電圧で厚さ５ｎｍ〜
５０ｎｍの酸化アルミニウムを表面に形成しておくと、
マスク膜８との密着性が向上し、後の陽極酸化工程にお
いても、多孔質陽極酸化物層９を側面のみに形成するう
えで有効であった。
によって印加電圧５Ｖ〜４０Ｖの低電圧で厚さ５ｎｍ〜
５０ｎｍの酸化アルミニウムを表面に形成しておくと、
マスク膜８との密着性が向上し、後の陽極酸化工程にお
いても、多孔質陽極酸化物層９を側面のみに形成するう
えで有効であった。
【００４７】次に、図３（ａ）に示すように、マスク膜
８を除去して、再び電解溶液中において、ゲート電極７
に電流を印加した。本実施形態では、１％〜１０％の酒
石酸、硼酸、硝酸が含まれたエチレングリコール溶液中
でゲート電極７に５０Ｖ〜２００Ｖの電圧を印加した。
この工程によってゲート電極７の側面および上面にバリ
ア型陽極酸化物層１０を形成することができた。
８を除去して、再び電解溶液中において、ゲート電極７
に電流を印加した。本実施形態では、１％〜１０％の酒
石酸、硼酸、硝酸が含まれたエチレングリコール溶液中
でゲート電極７に５０Ｖ〜２００Ｖの電圧を印加した。
この工程によってゲート電極７の側面および上面にバリ
ア型陽極酸化物層１０を形成することができた。
【００４８】この工程は多孔質陽極酸化の後の工程であ
るにもかかわらず、多孔質陽極酸化物層９の外側ではな
く、ゲート電極７と多孔質陽極酸化物層９の間にバリア
型陽極酸化物層１０が形成された。形成されたバリア型
陽極酸化物層１０の厚さは印加電圧に比例する。本実施
形態では、８０Ｖの印加電圧によって１００ｎｍ程度の
バリア型陽極酸化物層１０を形成した。
るにもかかわらず、多孔質陽極酸化物層９の外側ではな
く、ゲート電極７と多孔質陽極酸化物層９の間にバリア
型陽極酸化物層１０が形成された。形成されたバリア型
陽極酸化物層１０の厚さは印加電圧に比例する。本実施
形態では、８０Ｖの印加電圧によって１００ｎｍ程度の
バリア型陽極酸化物層１０を形成した。
【００４９】次に、図３（ｂ）に示すように、ゲート電
極７、多孔質陽極酸化物層９、バリア型陽極酸化物層１
０をマスクにして、不純物を半導体層２に高濃度にドー
ピングした。具体的には、ｎ型ＴＦＴであれば燐
（Ｐ）、ｐ型ＴＦＴであればボロン（Ｂ）等の不純物イ
オンを電界加速して半導体層２中にドーピングする。
極７、多孔質陽極酸化物層９、バリア型陽極酸化物層１
０をマスクにして、不純物を半導体層２に高濃度にドー
ピングした。具体的には、ｎ型ＴＦＴであれば燐
（Ｐ）、ｐ型ＴＦＴであればボロン（Ｂ）等の不純物イ
オンを電界加速して半導体層２中にドーピングする。
【００５０】本発明の製造方法によれば、ゲート電極７
を形成後、電解溶液中でゲート電極７に電流を印加する
ことによって、主としてゲート電極７の側面に第１の陽
極酸化物層９を形成し、それらをマスクにして高濃度不
純物領域１１を形成する。従って、低濃度不純物領域５
と高濃度不純物領域１１との境界位置をセルフアライン
で決定することができる。
を形成後、電解溶液中でゲート電極７に電流を印加する
ことによって、主としてゲート電極７の側面に第１の陽
極酸化物層９を形成し、それらをマスクにして高濃度不
純物領域１１を形成する。従って、低濃度不純物領域５
と高濃度不純物領域１１との境界位置をセルフアライン
で決定することができる。
【００５１】また、ゲート電極７の側面に形成される第
１の陽極酸化物層９の厚みを制御することにより、低濃
度不純物領域５の長さを任意に設定することができる。
従って、オフ電流を抑制したい場合には、第１の陽極酸
化物層９を厚く形成すればよく、特性の最適化を容易に
行える好適な製造方法であるといえる。
１の陽極酸化物層９の厚みを制御することにより、低濃
度不純物領域５の長さを任意に設定することができる。
従って、オフ電流を抑制したい場合には、第１の陽極酸
化物層９を厚く形成すればよく、特性の最適化を容易に
行える好適な製造方法であるといえる。
【００５２】次に、図４（ａ）に示すように、多孔質陽
極酸化物層９を除去した。エッチャントとしては、燐酸
系の溶液、例えば、燐酸、酢酸、硝酸の混酸等が好まし
い。この多孔質陽極酸化物層９は、燐酸系のエッチャン
トによって選択的にエッチングされる。上述した燐酸系
のエッチャントにおける多孔質陽極酸化物層９のエッチ
ングレートは、バリア型陽極酸化物層１０のエッチング
レートの１０倍以上であるため、バリア型陽極酸化物層
１０は、燐酸系のエッチャントでは実質的にエッチング
されない。この結果、多孔質陽極酸化物層９のエッチン
グを行っても、内側のゲート電極７を保護することが可
能となっている。
極酸化物層９を除去した。エッチャントとしては、燐酸
系の溶液、例えば、燐酸、酢酸、硝酸の混酸等が好まし
い。この多孔質陽極酸化物層９は、燐酸系のエッチャン
トによって選択的にエッチングされる。上述した燐酸系
のエッチャントにおける多孔質陽極酸化物層９のエッチ
ングレートは、バリア型陽極酸化物層１０のエッチング
レートの１０倍以上であるため、バリア型陽極酸化物層
１０は、燐酸系のエッチャントでは実質的にエッチング
されない。この結果、多孔質陽極酸化物層９のエッチン
グを行っても、内側のゲート電極７を保護することが可
能となっている。
【００５３】その後、不純物を活性化するために、レー
ザ照射を行った。これにより高濃度不純物領域１１が形
成された。この高濃度不純物領域１１はソース領域およ
びドレイン領域となり、図２（ｂ）で形成した多孔質陽
極酸化膜９によってマスクされた部分は、低濃度不純物
領域５として残存してＬＤＤ領域となる。
ザ照射を行った。これにより高濃度不純物領域１１が形
成された。この高濃度不純物領域１１はソース領域およ
びドレイン領域となり、図２（ｂ）で形成した多孔質陽
極酸化膜９によってマスクされた部分は、低濃度不純物
領域５として残存してＬＤＤ領域となる。
【００５４】最後に、図４（ｂ）に示すように、ＣＶＤ
法により例えば６００ｎｍの膜厚で酸化シリコン膜を堆
積して層間絶縁膜１２を形成した。更に、ソース領域お
よびドレイン領域１１上のゲート絶縁膜３および層間絶
縁膜１２にコンタクトホールを形成し、続いてスパッタ
リング法により、例えば６００ｎｍの膜厚でアルミニウ
ムを堆積した後、所定の形状にパターニングしてソース
電極１３およびドレイン電極１４を形成した。そして、
２００℃〜５００℃でシンタリングを行った。この様に
してＧＯＬＤ構造を有する多結晶シリコンＴＦＴを製造
した。
法により例えば６００ｎｍの膜厚で酸化シリコン膜を堆
積して層間絶縁膜１２を形成した。更に、ソース領域お
よびドレイン領域１１上のゲート絶縁膜３および層間絶
縁膜１２にコンタクトホールを形成し、続いてスパッタ
リング法により、例えば６００ｎｍの膜厚でアルミニウ
ムを堆積した後、所定の形状にパターニングしてソース
電極１３およびドレイン電極１４を形成した。そして、
２００℃〜５００℃でシンタリングを行った。この様に
してＧＯＬＤ構造を有する多結晶シリコンＴＦＴを製造
した。
【００５５】図示していないが、この様にして製造した
ＴＦＴを液晶表示装置等の画像表示装置に用いる場合
は、この後、ドレイン電極１４に所定の形状を有するＩ
ＴＯ等からなる透明導電膜または金属膜を接続して画素
電極を形成する。
ＴＦＴを液晶表示装置等の画像表示装置に用いる場合
は、この後、ドレイン電極１４に所定の形状を有するＩ
ＴＯ等からなる透明導電膜または金属膜を接続して画素
電極を形成する。
【００５６】以上のように、本発明の製造方法による
と、ＧＯＬＤ構造を有するＴＦＴを簡便な工程で、安定
して製造することができる。また、本発明の製造方法に
よるＧＯＬＤ構造ＴＦＴは、ＬＤＤ領域５上にゲート電
極７が存在するので、従来のＬＤＤ構造ＴＦＴで見られ
たような、ＬＤＤ領域上のシリコン−酸化膜界面、また
はその近傍の酸化膜中に発生した負電荷による素子劣化
が、ゲート電圧によってＬＤＤ領域表面に誘起された電
子で遮蔽され現れにくくなる。
と、ＧＯＬＤ構造を有するＴＦＴを簡便な工程で、安定
して製造することができる。また、本発明の製造方法に
よるＧＯＬＤ構造ＴＦＴは、ＬＤＤ領域５上にゲート電
極７が存在するので、従来のＬＤＤ構造ＴＦＴで見られ
たような、ＬＤＤ領域上のシリコン−酸化膜界面、また
はその近傍の酸化膜中に発生した負電荷による素子劣化
が、ゲート電圧によってＬＤＤ領域表面に誘起された電
子で遮蔽され現れにくくなる。
【００５７】図６は、本実施形態のＧＯＬＤ構造ＴＦＴ
と従来のＬＤＤ構造ＴＦＴによるストレス試験実施後の
特性を比較した図面である。この図６によると、従来の
ＬＤＤ構造ＴＦＴでは、特性の劣化によってオン電流が
低下していることが分かる。このように本実施形態にお
ける半導体装置の製造方法によるＧＯＬＤ構造ＴＦＴの
特性は、オン電流が十分に得られ、オフ電流が十分に少
なく、かつ、ホットキャリア耐性に優れたものであっ
た。
と従来のＬＤＤ構造ＴＦＴによるストレス試験実施後の
特性を比較した図面である。この図６によると、従来の
ＬＤＤ構造ＴＦＴでは、特性の劣化によってオン電流が
低下していることが分かる。このように本実施形態にお
ける半導体装置の製造方法によるＧＯＬＤ構造ＴＦＴの
特性は、オン電流が十分に得られ、オフ電流が十分に少
なく、かつ、ホットキャリア耐性に優れたものであっ
た。
【００５８】なお、本実施形態は、半導体装置の一例と
してガラス基板等の絶縁基板上に形成されるＴＦＴを例
示して説明したものであるが、本発明はこれに限定され
るものではない。従って、本実施形態で示された導電性
材料、絶縁膜等の材質、膜厚または成膜方法は、製造し
ようとする半導体装置の仕様によって適宜決定すればよ
い。
してガラス基板等の絶縁基板上に形成されるＴＦＴを例
示して説明したものであるが、本発明はこれに限定され
るものではない。従って、本実施形態で示された導電性
材料、絶縁膜等の材質、膜厚または成膜方法は、製造し
ようとする半導体装置の仕様によって適宜決定すればよ
い。
【００５９】また、本実施形態で示したゲート電極の側
面に酸化物層を形成する工程は、陽極酸化工程に限定さ
れるものではない。例えば、酸化雰囲気中で熱処理する
ことによって、ゲート電極の側面に酸化物層を形成する
ようにしても差し支えない。但し、その場合にはゲート
電極は勿論のこと、基板を含むゲート電極以外の部位
が、熱処理に耐えうるような材質である等、十分な配慮
がなされている必要があることは言うまでもない。
面に酸化物層を形成する工程は、陽極酸化工程に限定さ
れるものではない。例えば、酸化雰囲気中で熱処理する
ことによって、ゲート電極の側面に酸化物層を形成する
ようにしても差し支えない。但し、その場合にはゲート
電極は勿論のこと、基板を含むゲート電極以外の部位
が、熱処理に耐えうるような材質である等、十分な配慮
がなされている必要があることは言うまでもない。
【００６０】また、本発明は、本実施形態で示したＴＦ
Ｔ以外、例えば半導体基板に形成されるＭＯＳトランジ
スタに適用することができ、ＴＦＴの場合と同様の作
用、効果を奏するものである。
Ｔ以外、例えば半導体基板に形成されるＭＯＳトランジ
スタに適用することができ、ＴＦＴの場合と同様の作
用、効果を奏するものである。
【００６１】
【発明の効果】上述したように、本発明の半導体装置の
製造方法によれば、ＧＯＬＤ構造を有する半導体装置を
製造する際、低濃度不純物領域を形成した半導体層上
に、その長さが低濃度不純物領域にまで及ぶゲート電極
をゲート絶縁膜を介して形成した後、主にその側面に陽
極酸化物層を形成し、それらをマスクとして高濃度不純
物領域を形成するようにしていることによって、低濃度
不純物領域と高濃度不純物領域とがセルフアラインで形
成することが可能になり、かつ陽極酸化物層の厚みによ
ってゲート電極と低濃度不純物領域との重なり量を制御
することが可能になる。よって、ＧＯＬＤ構造を有する
半導体装置の特性の最適化を容易に行うことが可能とな
っている。
製造方法によれば、ＧＯＬＤ構造を有する半導体装置を
製造する際、低濃度不純物領域を形成した半導体層上
に、その長さが低濃度不純物領域にまで及ぶゲート電極
をゲート絶縁膜を介して形成した後、主にその側面に陽
極酸化物層を形成し、それらをマスクとして高濃度不純
物領域を形成するようにしていることによって、低濃度
不純物領域と高濃度不純物領域とがセルフアラインで形
成することが可能になり、かつ陽極酸化物層の厚みによ
ってゲート電極と低濃度不純物領域との重なり量を制御
することが可能になる。よって、ＧＯＬＤ構造を有する
半導体装置の特性の最適化を容易に行うことが可能とな
っている。
【００６２】また、本発明の半導体装置の製造方法は、
フォトリソグラフ工程の回数が少ないため、各工程にお
ける位置合わせによって生じる位置ずれ量を最小限に止
めることができ、得られる半導体装置の良品率および特
性の均一性を安定、かつ向上させることが可能となって
いる。
フォトリソグラフ工程の回数が少ないため、各工程にお
ける位置合わせによって生じる位置ずれ量を最小限に止
めることができ、得られる半導体装置の良品率および特
性の均一性を安定、かつ向上させることが可能となって
いる。
【００６３】このように、本発明の半導体装置の製造方
法は、ＧＯＬＤ構造を有する半導体装置を製造する際の
課題であった工程の簡略化および素子の仕上がり精度の
両立を実現したものであり、今後の情報化社会に欠かす
ことのできない電子機器、とりわけ液晶表示装置あるい
はそれを搭載した携帯機器などの性能や付加価値の向上
に大きな効果を奏するものである。
法は、ＧＯＬＤ構造を有する半導体装置を製造する際の
課題であった工程の簡略化および素子の仕上がり精度の
両立を実現したものであり、今後の情報化社会に欠かす
ことのできない電子機器、とりわけ液晶表示装置あるい
はそれを搭載した携帯機器などの性能や付加価値の向上
に大きな効果を奏するものである。
【図１】本発明に係る半導体装置の製造方法を示す工程
図である。
図である。
【図２】本発明に係る半導体装置の製造方法を示す工程
図である。
図である。
【図３】本発明に係る半導体装置の製造方法を示す工程
図である。
図である。
【図４】本発明に係る半導体装置の製造方法を示す工程
図である。
図である。
【図５】本発明に係る半導体装置を示す断面図である。
【図６】本発明に係る半導体装置および従来の半導体装
置の特性を示す比較図である。
置の特性を示す比較図である。
【図７】従来の半導体装置を示す断面図である。
【符号の説明】 １ 基板 ２ 半導体層 ３ ゲート絶縁膜 ４ 不純物阻止膜 ５ 低濃度不純物領域 ６ チャネル領域 ７ ゲート電極 ８ マスク膜 ９ 多孔質陽極酸化物層 １０ バリア型陽極酸化物層 １１ 高濃度不純物領域 １２ 層間絶縁膜 １３ ソース電極 １４ ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小川 裕之 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 5F110 AA06 AA13 AA14 AA16 BB01 BB10 CC02 DD02 DD03 EE03 EE04 EE05 EE06 EE09 EE34 EE44 FF02 FF30 GG02 GG13 GG25 GG43 GG45 GG47 HJ01 HJ13 HJ23 HL03 HL23 HL27 HM14 HM15 NN02 NN03 NN04 NN23 NN35 PP03 QQ11
Claims (4)
- 【請求項１】 ソース領域、ドレイン領域、チャネル領
域、ゲート絶縁膜およびゲート電極を有する半導体装置
の製造方法において、 半導体表面上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上に、所定形状の不純物阻止膜を形成
する工程と、 前記不純物阻止膜をマスクとして前記半導体に対して不
純物を低濃度でドーピングし、低濃度不純物領域を形成
する工程と、 前記不純物阻止膜を除去し、前記ゲート絶縁膜上に導電
性材料を成膜する工程と、 前記導電性材料を前記不純物阻止膜より長い形状に加工
してゲート電極を形成する工程と、 前記ゲート電極を酸化することによって、主として該ゲ
ート電極の側面に酸化物層を形成する工程と、 前記ゲート電極および前記酸化物層をマスクとして前記
半導体に対して不純物を高濃度でドーピングし、高濃度
不純物領域を形成する工程と、 前記酸化物層を除去する工程と、を少なくとも備えるこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 前記ゲート電極の側面に酸化物層を形成
する工程は、該ゲート電極に対して電解溶液中で電流を
印加することにより行われる陽極酸化工程であり、該酸
化物層は陽極酸化物層であることを特徴とする請求項１
に記載の半導体装置の製造方法。 - 【請求項３】 前記ゲート電極と前記酸化物層との境界
位置は、前記低濃度不純物領域上の任意の位置に設定さ
れることを特徴とする請求項１または２に記載の半導体
装置の製造方法。 - 【請求項４】 前記ゲート電極の側面に酸化物層を形成
する工程後に、該ゲート電極を陽極酸化することによっ
て、該ゲート電極と酸化物層との間にバリア型の陽極酸
化物層を形成する工程を備えることを特徴とする請求項
１または２に記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09561399A JP3403115B2 (ja) | 1999-04-02 | 1999-04-02 | 半導体装置の製造方法 |
| US09/540,218 US6235558B1 (en) | 1999-04-02 | 2000-03-31 | Method for fabricating semiconductor device |
| KR1020000016878A KR100350112B1 (ko) | 1999-04-02 | 2000-03-31 | 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09561399A JP3403115B2 (ja) | 1999-04-02 | 1999-04-02 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000294787A true JP2000294787A (ja) | 2000-10-20 |
| JP3403115B2 JP3403115B2 (ja) | 2003-05-06 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09561399A Expired - Fee Related JP3403115B2 (ja) | 1999-04-02 | 1999-04-02 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6235558B1 (ja) |
| JP (1) | JP3403115B2 (ja) |
| KR (1) | KR100350112B1 (ja) |
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| US7115447B2 (en) | 2002-07-01 | 2006-10-03 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing semiconductor device including forming LDD region using conductive layer as mask |
| US7163852B2 (en) | 2002-12-18 | 2007-01-16 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method for semiconductor device |
| US7172931B2 (en) | 2003-02-17 | 2007-02-06 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method for semiconductor device |
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| US20160276493A1 (en) * | 2015-03-18 | 2016-09-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor Device and Manufacturing Method Thereof |
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| KR100600869B1 (ko) * | 2004-01-20 | 2006-07-14 | 삼성에스디아이 주식회사 | Ｌｄｄ 영역 및 ｇｏｌｄｄ 영역을 구비하는박막트랜지스터 |
| JP2006269808A (ja) | 2005-03-24 | 2006-10-05 | Mitsubishi Electric Corp | 半導体装置および画像表示装置 |
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| FR3099638A1 (fr) * | 2019-07-31 | 2021-02-05 | Stmicroelectronics (Rousset) Sas | Procédé de fabrication comprenant une définition d’une longueur effective de canal de transistors MOSFET |
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| JP2510820B2 (ja) | 1993-03-04 | 1996-06-26 | 株式会社高度映像技術研究所 | 薄膜半導体装置およびその製造方法 |
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-
1999
- 1999-04-02 JP JP09561399A patent/JP3403115B2/ja not_active Expired - Fee Related
-
2000
- 2000-03-31 KR KR1020000016878A patent/KR100350112B1/ko not_active Expired - Fee Related
- 2000-03-31 US US09/540,218 patent/US6235558B1/en not_active Expired - Lifetime
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Also Published As
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|---|---|
| JP3403115B2 (ja) | 2003-05-06 |
| US6235558B1 (en) | 2001-05-22 |
| KR100350112B1 (ko) | 2002-08-24 |
| KR20010006941A (ko) | 2001-01-26 |
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