JP2000200973A - 低温焼成セラミック回路基板 - Google Patents
低温焼成セラミック回路基板Info
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- JP2000200973A JP2000200973A JP11001370A JP137099A JP2000200973A JP 2000200973 A JP2000200973 A JP 2000200973A JP 11001370 A JP11001370 A JP 11001370A JP 137099 A JP137099 A JP 137099A JP 2000200973 A JP2000200973 A JP 2000200973A
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Abstract
(57)【要約】
【課題】 低温焼成セラミック回路基板の表層のビア導
体からの水分や湿気の浸入によるショート等の電気的不
具合を防止する。 【解決手段】 各低温焼成セラミック層１１に形成した
ビアホール１２にＡｇ系のビア導体１３，１４を充填す
る。基板表層に位置するビア導体１３の表面部は、他の
部分よりも緻密度が高い緻密層１５となっている。緻密
層１５は、これを形成するＡｇ系導体ペーストに含まれ
る導体粒子の平均粒径を１μｍ以下、好ましくは０．５
μｍ以下とすることで、緻密度が高められている。緻密
層１５以外のビア導体１３，１４は、低温焼成セラミッ
ク層１１との熱膨張率の差により低温焼成セラミック層
１１にクラックが生じることを防止するため、導体粒子
の平均粒径を数μｍ以上とすることで、比較的粗い緻密
度にしている。基板焼成後に、基板表面に表層導体パタ
ーン２３をフォトリソグラフィ法で形成する。
体からの水分や湿気の浸入によるショート等の電気的不
具合を防止する。 【解決手段】 各低温焼成セラミック層１１に形成した
ビアホール１２にＡｇ系のビア導体１３，１４を充填す
る。基板表層に位置するビア導体１３の表面部は、他の
部分よりも緻密度が高い緻密層１５となっている。緻密
層１５は、これを形成するＡｇ系導体ペーストに含まれ
る導体粒子の平均粒径を１μｍ以下、好ましくは０．５
μｍ以下とすることで、緻密度が高められている。緻密
層１５以外のビア導体１３，１４は、低温焼成セラミッ
ク層１１との熱膨張率の差により低温焼成セラミック層
１１にクラックが生じることを防止するため、導体粒子
の平均粒径を数μｍ以上とすることで、比較的粗い緻密
度にしている。基板焼成後に、基板表面に表層導体パタ
ーン２３をフォトリソグラフィ法で形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、基板表面に表層導
体パターンをフォトリソグラフィ法等の湿式パターニン
グ法で形成した低温焼成セラミック回路基板に関するも
のである。
体パターンをフォトリソグラフィ法等の湿式パターニン
グ法で形成した低温焼成セラミック回路基板に関するも
のである。
【０００２】
【従来の技術】８００〜１０００℃で焼成する低温焼成
セラミック回路基板は、セラミックと同時焼成する内層
導体やビア導体として、低抵抗、低融点の金属（Ａｇ
系、Ａｕ系、Ｃｕ系等）を使用でき、また、セラミック
の誘電率が低いという利点があり、近年の信号処理の高
速化に対応できるセラミック回路基板として知られてい
る。この低温焼成セラミック回路基板においても、近年
の高密度実装・小型化の要求を満たすために、基板内層
にコンデンサや抵抗体を内蔵させたり、基板表面の表層
導体パターンをフォトリソグラフィ法で形成してファイ
ンパターン化したものがある。
セラミック回路基板は、セラミックと同時焼成する内層
導体やビア導体として、低抵抗、低融点の金属（Ａｇ
系、Ａｕ系、Ｃｕ系等）を使用でき、また、セラミック
の誘電率が低いという利点があり、近年の信号処理の高
速化に対応できるセラミック回路基板として知られてい
る。この低温焼成セラミック回路基板においても、近年
の高密度実装・小型化の要求を満たすために、基板内層
にコンデンサや抵抗体を内蔵させたり、基板表面の表層
導体パターンをフォトリソグラフィ法で形成してファイ
ンパターン化したものがある。
【０００３】
【発明が解決しようとする課題】ところで、ビア導体と
セラミック層との熱膨張率の差によりセラミック層にク
ラックが生じることを防止するため、ビア導体は、導体
粒子間の空隙をある程度大きく（緻密度を粗く）するこ
とで、セラミック層との熱膨張率の差を吸収するように
している。
セラミック層との熱膨張率の差によりセラミック層にク
ラックが生じることを防止するため、ビア導体は、導体
粒子間の空隙をある程度大きく（緻密度を粗く）するこ
とで、セラミック層との熱膨張率の差を吸収するように
している。
【０００４】しかし、表層導体パターンをフォトリソグ
ラフィ法で形成する際に、露光後の現像工程で、基板表
面が現像液にさらされるため、基板表面に露出するビア
導体の導体粒子間の微細空隙から水分が浸入して、その
水分が内蔵コンデンサや内蔵抵抗体に浸入し、その水分
中のイオン（Ｎａ+ 、Ｋ+ 等）が内蔵コンデンサや内蔵
抵抗体に含まれた状態となる。この状態で、後焼成する
と、ショート等の電気的不具合が発生することがあり、
これが歩留り低下、信頼性低下を招く一因となってい
た。
ラフィ法で形成する際に、露光後の現像工程で、基板表
面が現像液にさらされるため、基板表面に露出するビア
導体の導体粒子間の微細空隙から水分が浸入して、その
水分が内蔵コンデンサや内蔵抵抗体に浸入し、その水分
中のイオン（Ｎａ+ 、Ｋ+ 等）が内蔵コンデンサや内蔵
抵抗体に含まれた状態となる。この状態で、後焼成する
と、ショート等の電気的不具合が発生することがあり、
これが歩留り低下、信頼性低下を招く一因となってい
た。
【０００５】本発明はこのような事情を考慮してなされ
たものであり、従ってその目的は、基板表層のビア導体
からの水分や湿気の浸入によるショート等の電気的不具
合を防止でき、歩留り向上、信頼性向上を実現できる低
温焼成セラミック回路基板を提供することにある。
たものであり、従ってその目的は、基板表層のビア導体
からの水分や湿気の浸入によるショート等の電気的不具
合を防止でき、歩留り向上、信頼性向上を実現できる低
温焼成セラミック回路基板を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明の低温焼成セラミック回路基板は、基板表層
に位置するＡｇ系のビア導体の少なくとも表面部を他の
部分よりも緻密に形成したものである（請求項１）。こ
のように、基板表層のビア導体の少なくとも表面部の緻
密度を高めると、その部分の導体粒子間の空隙が小さく
なり、表層導体パターンをフォトリソグラフィ法等の湿
式パターニング法で形成しても、水分が基板表層のビア
導体に浸入しにくくなり、基板内層への水分の浸入が防
止される。この場合、基板全体のビア導体を緻密化する
のではなく、水分の浸入防止に必要最小限の基板表層の
ビア導体又はその表面部のみを緻密化するだけであるか
ら、他の層のビア導体は従来同様の比較的粗い緻密度に
して、導体粒子間の空隙をある程度大きくすることがで
きる。これにより、ビア導体とセラミック層との熱膨張
率の差を吸収することができ、低温焼成セラミック層の
ビア導体周辺にクラックが生じることを防止できる。
に、本発明の低温焼成セラミック回路基板は、基板表層
に位置するＡｇ系のビア導体の少なくとも表面部を他の
部分よりも緻密に形成したものである（請求項１）。こ
のように、基板表層のビア導体の少なくとも表面部の緻
密度を高めると、その部分の導体粒子間の空隙が小さく
なり、表層導体パターンをフォトリソグラフィ法等の湿
式パターニング法で形成しても、水分が基板表層のビア
導体に浸入しにくくなり、基板内層への水分の浸入が防
止される。この場合、基板全体のビア導体を緻密化する
のではなく、水分の浸入防止に必要最小限の基板表層の
ビア導体又はその表面部のみを緻密化するだけであるか
ら、他の層のビア導体は従来同様の比較的粗い緻密度に
して、導体粒子間の空隙をある程度大きくすることがで
きる。これにより、ビア導体とセラミック層との熱膨張
率の差を吸収することができ、低温焼成セラミック層の
ビア導体周辺にクラックが生じることを防止できる。
【０００７】上述したように、本発明の低温焼成セラミ
ック回路基板は、基板表層のビア導体に水分が浸入しに
くいため、請求項２のように、基板内層に内蔵コンデン
サと内蔵抵抗体の少なくとも一方を形成しても、内蔵コ
ンデンサや内蔵抵抗体への水分の浸入が防止され、ショ
ート等の電気的不具合が防止される。
ック回路基板は、基板表層のビア導体に水分が浸入しに
くいため、請求項２のように、基板内層に内蔵コンデン
サと内蔵抵抗体の少なくとも一方を形成しても、内蔵コ
ンデンサや内蔵抵抗体への水分の浸入が防止され、ショ
ート等の電気的不具合が防止される。
【０００８】ここで、ビア導体を緻密化する方法として
は、例えばＡｇ系導体ペーストに添加物を混合して緻密
化しても良いが、請求項３のように、Ａｇ系導体ペース
トに含まれる導体粒子の粒径を小さくすることで、ビア
導体を緻密化するようにしても良い。このようにすれ
ば、導体粒子の粒径を調整することで、ビア導体の緻密
度を容易に調整することができる。
は、例えばＡｇ系導体ペーストに添加物を混合して緻密
化しても良いが、請求項３のように、Ａｇ系導体ペース
トに含まれる導体粒子の粒径を小さくすることで、ビア
導体を緻密化するようにしても良い。このようにすれ
ば、導体粒子の粒径を調整することで、ビア導体の緻密
度を容易に調整することができる。
【０００９】また、請求項４のように、ビア導体の緻密
な部分を、他の部分のビア導体と共に低温焼成セラミッ
ク層と同時焼成するようにしても良い。このようにすれ
ば、焼成工程が増加せず、生産性を低下させずに済む。
な部分を、他の部分のビア導体と共に低温焼成セラミッ
ク層と同時焼成するようにしても良い。このようにすれ
ば、焼成工程が増加せず、生産性を低下させずに済む。
【００１０】或は、請求項５のように、ビア導体の緻密
な部分を、先に焼成されたビア導体上にＡｇ系導体ペー
ストを印刷して後焼成するようにしても良い。例えば、
焼成後の基板表面に表層導体や表層抵抗体等を印刷して
後焼成する場合には、表層導体等を後焼成する工程で、
同時に、ビア導体の緻密な部分も後焼成することがで
き、焼成工程が増加せず、生産性を低下させずに済む。
な部分を、先に焼成されたビア導体上にＡｇ系導体ペー
ストを印刷して後焼成するようにしても良い。例えば、
焼成後の基板表面に表層導体や表層抵抗体等を印刷して
後焼成する場合には、表層導体等を後焼成する工程で、
同時に、ビア導体の緻密な部分も後焼成することがで
き、焼成工程が増加せず、生産性を低下させずに済む。
【００１１】
【発明の実施の形態】［実施形態（１）］以下、本発明
の実施形態（１）を図１に基づいて説明する。低温焼成
セラミック層１１は、ＣａＯ−Ａｌ2 Ｏ3 −ＳｉＯ2 −
Ｂ2 Ｏ3 系ガラス粉末：５０〜６５重量％（好ましくは
６０重量％）とＡｌ2 Ｏ3 粉末：５０〜３５重量％（好
ましくは４０重量％）との混合物からなるグリーンシー
トにより形成されている。低温焼成セラミックは、上記
の系の他に、ＭｇＯ−Ａｌ2 Ｏ3 −ＳｉＯ2 −Ｂ2Ｏ3
系のガラス粉末とＡｌ2 Ｏ3 粉末との混合物、又は、Ｓ
ｉＯ2 −Ｂ2 Ｏ3 系のガラス粉末とＡｌ2 Ｏ3 粉末との
混合物等、８００〜１０００℃で焼成できるセラミック
を用いれば良い。
の実施形態（１）を図１に基づいて説明する。低温焼成
セラミック層１１は、ＣａＯ−Ａｌ2 Ｏ3 −ＳｉＯ2 −
Ｂ2 Ｏ3 系ガラス粉末：５０〜６５重量％（好ましくは
６０重量％）とＡｌ2 Ｏ3 粉末：５０〜３５重量％（好
ましくは４０重量％）との混合物からなるグリーンシー
トにより形成されている。低温焼成セラミックは、上記
の系の他に、ＭｇＯ−Ａｌ2 Ｏ3 −ＳｉＯ2 −Ｂ2Ｏ3
系のガラス粉末とＡｌ2 Ｏ3 粉末との混合物、又は、Ｓ
ｉＯ2 −Ｂ2 Ｏ3 系のガラス粉末とＡｌ2 Ｏ3 粉末との
混合物等、８００〜１０００℃で焼成できるセラミック
を用いれば良い。
【００１２】各低温焼成セラミック層１１の所定位置に
は、ビアホール１２が形成され、各層のビアホール１２
にＡｇ系のビア導体１３，１４が充填されている。各層
のビア導体１３，１４は、Ａｇ、Ａｇ／Ｐｄ、Ａｇ／Ｐ
ｔ、Ａｇ／Ａｕ等を主に含むＡｇ系導体ペーストにより
形成されている。
は、ビアホール１２が形成され、各層のビアホール１２
にＡｇ系のビア導体１３，１４が充填されている。各層
のビア導体１３，１４は、Ａｇ、Ａｇ／Ｐｄ、Ａｇ／Ｐ
ｔ、Ａｇ／Ａｕ等を主に含むＡｇ系導体ペーストにより
形成されている。
【００１３】基板表層に位置するビア導体１３の表面部
は、他の部分よりも緻密度が高い緻密層１５となり、Ａ
ｇ、Ａｇ／Ｐｄ、Ａｇ／Ｐｔ、Ａｇ／Ａｕ等を主に含む
Ａｇ系導体ペーストにより形成されている。緻密層１５
は、これを形成するＡｇ系導体ペーストに含まれる導体
粒子の平均粒径を１μｍ以下、好ましくは０．５μｍ以
下とすることで、緻密度が高められている。この際、導
体粒子の形状を球状にすれば、フレーク状等の不定形の
導体粒子よりも導体粒子間の隙間が少なくなり、緻密度
を更に高めることができる。
は、他の部分よりも緻密度が高い緻密層１５となり、Ａ
ｇ、Ａｇ／Ｐｄ、Ａｇ／Ｐｔ、Ａｇ／Ａｕ等を主に含む
Ａｇ系導体ペーストにより形成されている。緻密層１５
は、これを形成するＡｇ系導体ペーストに含まれる導体
粒子の平均粒径を１μｍ以下、好ましくは０．５μｍ以
下とすることで、緻密度が高められている。この際、導
体粒子の形状を球状にすれば、フレーク状等の不定形の
導体粒子よりも導体粒子間の隙間が少なくなり、緻密度
を更に高めることができる。
【００１４】緻密層１５以外のビア導体１３，１４は、
低温焼成セラミック層１１との熱膨張率の差により低温
焼成セラミック層１１にクラックが生じることを防止す
るため、使用するＡｇ系導体ペーストの導体粒子の平均
粒径を数μｍ以上とすることで、比較的粗い緻密度にし
て、導体粒子間の空隙がある程度大きくなるようにして
いる。この場合、導体粒子の形状をフレーク状等の不定
形にすれば、球状の導体粒子よりも導体粒子間の隙間が
大きくなり、緻密度が粗くなる。
低温焼成セラミック層１１との熱膨張率の差により低温
焼成セラミック層１１にクラックが生じることを防止す
るため、使用するＡｇ系導体ペーストの導体粒子の平均
粒径を数μｍ以上とすることで、比較的粗い緻密度にし
て、導体粒子間の空隙がある程度大きくなるようにして
いる。この場合、導体粒子の形状をフレーク状等の不定
形にすれば、球状の導体粒子よりも導体粒子間の隙間が
大きくなり、緻密度が粗くなる。
【００１５】各層の低温焼成セラミック層１１を積層す
る前に、最上層の低温焼成セラミック層１１を除く、各
層の低温焼成セラミック層１１の上面には、Ａｇ系導体
ペーストで内層配線パターン１６をスクリーン印刷す
る。また、内蔵コンデンサ１７を形成する内層の低温焼
成セラミック層１１には、Ａｇ系導体ペーストでコンデ
ンサ１７の下面電極１８をスクリーン印刷し、その上面
にＰｂペロブスカイト系、ＢａＴｉＯ3 系等の誘電体ペ
ーストで誘電体層１９をスクリーン印刷し、更に、その
上面にＡｇ系導体ペーストでコンデンサ１７の上面電極
２０をスクリーン印刷する。また、他の内層の低温焼成
セラミック層１１には、ＲｕＯ2 系の抵抗体ペーストで
内蔵抵抗体２１をスクリーン印刷する。
る前に、最上層の低温焼成セラミック層１１を除く、各
層の低温焼成セラミック層１１の上面には、Ａｇ系導体
ペーストで内層配線パターン１６をスクリーン印刷す
る。また、内蔵コンデンサ１７を形成する内層の低温焼
成セラミック層１１には、Ａｇ系導体ペーストでコンデ
ンサ１７の下面電極１８をスクリーン印刷し、その上面
にＰｂペロブスカイト系、ＢａＴｉＯ3 系等の誘電体ペ
ーストで誘電体層１９をスクリーン印刷し、更に、その
上面にＡｇ系導体ペーストでコンデンサ１７の上面電極
２０をスクリーン印刷する。また、他の内層の低温焼成
セラミック層１１には、ＲｕＯ2 系の抵抗体ペーストで
内蔵抵抗体２１をスクリーン印刷する。
【００１６】印刷工程終了後、各層の低温焼成セラミッ
ク層１１を積層して生基板を作り、これを例えば８０〜
１５０℃、５０〜２５０ｋｇｆ／ｃｍ2 の条件で加熱圧
着して一体化する。更に、この生基板の両面に、加圧焼
成のためのアルミナグリーンシート２２（ダミーグリー
ンシート）を積層し、上述と同様の方法で加熱圧着す
る。
ク層１１を積層して生基板を作り、これを例えば８０〜
１５０℃、５０〜２５０ｋｇｆ／ｃｍ2 の条件で加熱圧
着して一体化する。更に、この生基板の両面に、加圧焼
成のためのアルミナグリーンシート２２（ダミーグリー
ンシート）を積層し、上述と同様の方法で加熱圧着す
る。
【００１７】この後、２枚のアルミナグリーンシート２
２間に挟まれた生基板を、２〜２０ｋｇｆ／ｃｍ2 の範
囲内の圧力で加圧しながら８００〜１０００℃（好まし
くは９００℃）で焼成し、内蔵コンデンサ１７と内蔵抵
抗体２１を有する低温焼成セラミック回路基板を同時焼
成する。この場合、基板両面に積層されたアルミナグリ
ーンシート２２は１５５０〜１６００℃まで加熱しない
と焼結しないので、８００〜１０００℃で焼成すれば、
アルミナグリーンシート２２は未焼結のまま残される。
但し、焼成の過程で、アルミナグリーンシート２２中の
バインダーが飛散してアルミナ粉体として残る。
２間に挟まれた生基板を、２〜２０ｋｇｆ／ｃｍ2 の範
囲内の圧力で加圧しながら８００〜１０００℃（好まし
くは９００℃）で焼成し、内蔵コンデンサ１７と内蔵抵
抗体２１を有する低温焼成セラミック回路基板を同時焼
成する。この場合、基板両面に積層されたアルミナグリ
ーンシート２２は１５５０〜１６００℃まで加熱しない
と焼結しないので、８００〜１０００℃で焼成すれば、
アルミナグリーンシート２２は未焼結のまま残される。
但し、焼成の過程で、アルミナグリーンシート２２中の
バインダーが飛散してアルミナ粉体として残る。
【００１８】焼成後、基板両面に残ったアルミナ粉体
（アルミナグリーンシート２２）を研磨等により除去し
た後、基板表面に表層導体パターン２３をフォトリソグ
ラフィ法で次のようにして形成する。まず、基板表面に
感光性導体ペーストを塗布し、これを乾燥させる。この
後、感光性導体ペースト膜に露光装置で露光し、これを
ＮａＣＯ3 （１％）の水溶液で現像処理して、感光性導
体ペースト膜のうちの不要部分を除去して、表層導体パ
ターン２３を形成する。この後、表層導体パターン２３
を８５０℃で１０分、焼成する。
（アルミナグリーンシート２２）を研磨等により除去し
た後、基板表面に表層導体パターン２３をフォトリソグ
ラフィ法で次のようにして形成する。まず、基板表面に
感光性導体ペーストを塗布し、これを乾燥させる。この
後、感光性導体ペースト膜に露光装置で露光し、これを
ＮａＣＯ3 （１％）の水溶液で現像処理して、感光性導
体ペースト膜のうちの不要部分を除去して、表層導体パ
ターン２３を形成する。この後、表層導体パターン２３
を８５０℃で１０分、焼成する。
【００１９】以上説明した製造方法では、基板表層に位
置するビア導体１３とその表面部の緻密層１５とを低温
焼成セラミック層１１と同時焼成するようにしたが、緻
密層１５を除くビア導体１３を低温焼成セラミック層１
１と同時焼成した後、このビア導体１３上にＡｇ系導体
ペーストを印刷して緻密層１５を後焼成するようにして
も良い。
置するビア導体１３とその表面部の緻密層１５とを低温
焼成セラミック層１１と同時焼成するようにしたが、緻
密層１５を除くビア導体１３を低温焼成セラミック層１
１と同時焼成した後、このビア導体１３上にＡｇ系導体
ペーストを印刷して緻密層１５を後焼成するようにして
も良い。
【００２０】［実施形態（２）］上記実施形態（１）で
は、基板表層に位置するビア導体１３の表面部のみを緻
密層１５としたが、図２に示す本発明の実施形態（２）
では、基板表層に位置するビア導体２５全体を緻密層と
している。この場合は、基板表層に位置するビア導体２
５（緻密層）を他の層のビア導体１４と共に低温焼成セ
ラミック層１１と同時焼成すれば良い。
は、基板表層に位置するビア導体１３の表面部のみを緻
密層１５としたが、図２に示す本発明の実施形態（２）
では、基板表層に位置するビア導体２５全体を緻密層と
している。この場合は、基板表層に位置するビア導体２
５（緻密層）を他の層のビア導体１４と共に低温焼成セ
ラミック層１１と同時焼成すれば良い。
【００２１】
【実施例】本発明者は、基板表層に位置するビア導体全
体又はその表面部を緻密層とした場合の信頼性を評価す
る試験を行ったので、その試験結果を次の表１に示す。
体又はその表面部を緻密層とした場合の信頼性を評価す
る試験を行ったので、その試験結果を次の表１に示す。
【００２２】
【表１】
【００２３】実施例，と比較例，は、いずれ
も、ＣａＯ−Ａｌ2 Ｏ3 −ＳｉＯ2 −Ｂ2 Ｏ3 系の低温
焼成セラミックを用い、ビア導体をＡｇペーストで形成
し、内蔵コンデンサの誘電体層をＰｂペロブスカイト系
又はＢａＴｉＯ3 系のペーストで形成し、内蔵抵抗体を
ＲｕＯ2 系の抵抗体ペーストで形成したものである。
も、ＣａＯ−Ａｌ2 Ｏ3 −ＳｉＯ2 −Ｂ2 Ｏ3 系の低温
焼成セラミックを用い、ビア導体をＡｇペーストで形成
し、内蔵コンデンサの誘電体層をＰｂペロブスカイト系
又はＢａＴｉＯ3 系のペーストで形成し、内蔵抵抗体を
ＲｕＯ2 系の抵抗体ペーストで形成したものである。
【００２４】実施例は、図１のビア導体構造を採用
し、基板表層のビア導体の表面部のみを緻密層としてい
る。緻密層は、Ａｇ粒子の平均粒径が０．２μｍで、粒
子形状が球状のものを使用した。緻密層以外の部分は、
Ａｇ粒子の平均粒径が５μｍで、粒子形状がフレーク状
のものを使用した。
し、基板表層のビア導体の表面部のみを緻密層としてい
る。緻密層は、Ａｇ粒子の平均粒径が０．２μｍで、粒
子形状が球状のものを使用した。緻密層以外の部分は、
Ａｇ粒子の平均粒径が５μｍで、粒子形状がフレーク状
のものを使用した。
【００２５】実施例は、図２のビア導体構造を採用
し、基板表層のビア導体全体を緻密層としている。緻密
層は、Ａｇ粒子の平均粒径が０．２μｍで、粒子形状が
球状のものを使用した。緻密層以外の部分は、Ａｇ粒子
の平均粒径が５μｍで、粒子形状がフレーク状のものを
使用した。
し、基板表層のビア導体全体を緻密層としている。緻密
層は、Ａｇ粒子の平均粒径が０．２μｍで、粒子形状が
球状のものを使用した。緻密層以外の部分は、Ａｇ粒子
の平均粒径が５μｍで、粒子形状がフレーク状のものを
使用した。
【００２６】比較例は、従来例に相当し、全てのビア
導体を、Ａｇ粒子の平均粒径が５μｍで、粒子形状がフ
レーク状のＡｇペーストで多孔質状に形成した。比較例
は、全てのビア導体を、Ａｇ粒子の平均粒径が０．２
μｍで、粒子形状が球状のＡｇペーストで緻密に形成し
た。
導体を、Ａｇ粒子の平均粒径が５μｍで、粒子形状がフ
レーク状のＡｇペーストで多孔質状に形成した。比較例
は、全てのビア導体を、Ａｇ粒子の平均粒径が０．２
μｍで、粒子形状が球状のＡｇペーストで緻密に形成し
た。
【００２７】信頼性評価試験では、８５℃、８５％ＲＨ
の湿度環境下で、印加電圧５０Ｖ（ＤＣ）、１０００時
間の条件で、実施例，と比較例，について、サ
ンプル１０個当たりの１０5 Ω以下のショートの発生数
を測定すると共に、ビア導体周辺のクラックの有無を観
察した。
の湿度環境下で、印加電圧５０Ｖ（ＤＣ）、１０００時
間の条件で、実施例，と比較例，について、サ
ンプル１０個当たりの１０5 Ω以下のショートの発生数
を測定すると共に、ビア導体周辺のクラックの有無を観
察した。
【００２８】従来例に相当する比較例は、全てのビア
導体の緻密度が粗く、多孔質状になっているため、基板
表面に露出するビア導体の導体粒子間の微細空隙から吸
湿して、全てのサンプルで１０5 Ω以下のショートが発
生し、ショート発生率が１００％になった。
導体の緻密度が粗く、多孔質状になっているため、基板
表面に露出するビア導体の導体粒子間の微細空隙から吸
湿して、全てのサンプルで１０5 Ω以下のショートが発
生し、ショート発生率が１００％になった。
【００２９】また、比較例は、全てのビア導体を緻密
に形成し、導体粒子間の空隙が小さくなっているので、
基板表層のビア導体からの吸湿が抑えられ、全てのサン
プルでショートは発生しなかったが、全てのビア導体を
緻密に形成すると、セラミック層との熱膨張率の差をビ
ア導体で吸収できなくなるため、セラミック層のビア導
体周辺にクラックが発生した。
に形成し、導体粒子間の空隙が小さくなっているので、
基板表層のビア導体からの吸湿が抑えられ、全てのサン
プルでショートは発生しなかったが、全てのビア導体を
緻密に形成すると、セラミック層との熱膨張率の差をビ
ア導体で吸収できなくなるため、セラミック層のビア導
体周辺にクラックが発生した。
【００３０】これに対し、実施例，は、基板表層の
ビア導体の表面部のみ、又は基板表層のビア導体全体を
緻密に形成して、導体粒子間の空隙が小さくなっている
ので、基板表層のビア導体からの吸湿が抑えられ、全て
のサンプルでショートは発生しなかった。しかも、実施
例，は、比較例とは異なり、基板全体のビア導体
を緻密化するのではなく、吸湿防止に必要最小限の基板
表層のビア導体又はその表面部のみを緻密化するだけで
あるから、他の層のビア導体は比較的粗い緻密度とな
り、セラミック層との熱膨張率の差をビア導体で吸収で
きる。このため、実施例，は、セラミック層のビア
導体周辺にクラックが発生しなかった。
ビア導体の表面部のみ、又は基板表層のビア導体全体を
緻密に形成して、導体粒子間の空隙が小さくなっている
ので、基板表層のビア導体からの吸湿が抑えられ、全て
のサンプルでショートは発生しなかった。しかも、実施
例，は、比較例とは異なり、基板全体のビア導体
を緻密化するのではなく、吸湿防止に必要最小限の基板
表層のビア導体又はその表面部のみを緻密化するだけで
あるから、他の層のビア導体は比較的粗い緻密度とな
り、セラミック層との熱膨張率の差をビア導体で吸収で
きる。このため、実施例，は、セラミック層のビア
導体周辺にクラックが発生しなかった。
【００３１】尚、本発明の低温焼成セラミック回路基板
は、表層導体パターン２３をメッキ法等、フォトリソグ
ラフィ法以外の湿式パターニング法で形成しても良い。
また、図１及び図２の構成例では、基板下面にも表層導
体パターン２３を形成したが、基板下面には表層導体パ
ターンを形成しない構成としても良い。
は、表層導体パターン２３をメッキ法等、フォトリソグ
ラフィ法以外の湿式パターニング法で形成しても良い。
また、図１及び図２の構成例では、基板下面にも表層導
体パターン２３を形成したが、基板下面には表層導体パ
ターンを形成しない構成としても良い。
【００３２】また、前記実施形態では、焼成工程で生基
板を加圧しながら焼成する加圧焼成法を採用したが、加
圧せずに焼成しても良い。また、前記実施形態では、内
蔵コンデンサの誘電体層を誘電体ペーストを印刷して形
成したが、誘電体グリーンシートを基板内層に積層する
ようにしても良い。
板を加圧しながら焼成する加圧焼成法を採用したが、加
圧せずに焼成しても良い。また、前記実施形態では、内
蔵コンデンサの誘電体層を誘電体ペーストを印刷して形
成したが、誘電体グリーンシートを基板内層に積層する
ようにしても良い。
【００３３】また、基板表層のビア導体に対する緻密層
の割合は、例えば、１／２、１／３、２／３、１／４、
３／４…にしても良く、要は、基板表層のビア導体の少
なくとも表面部を緻密層とすれば良い。また、内蔵コン
デンサと内蔵抵抗体の少なくとも一方を形成しない構成
としても良い。
の割合は、例えば、１／２、１／３、２／３、１／４、
３／４…にしても良く、要は、基板表層のビア導体の少
なくとも表面部を緻密層とすれば良い。また、内蔵コン
デンサと内蔵抵抗体の少なくとも一方を形成しない構成
としても良い。
【００３４】
【発明の効果】以上の説明から明らかなように、本発明
の請求項１では、基板表層に位置するＡｇ系のビア導体
の少なくとも表面部を他の部分よりも緻密に形成したの
で、基板表層のビア導体からの水分や湿気の浸入を防止
できて、ショート等の電気的不具合を防止できる。しか
も、緻密層以外の部分のビア導体は、緻密度を粗くでき
るため、セラミック層との熱膨張率の差を吸収すること
ができ、低温焼成セラミック層のビア導体周辺にクラッ
クが生じることを防止でき、上述した防水・防湿効果と
相俟って、歩留り向上、信頼性向上を実現できる。
の請求項１では、基板表層に位置するＡｇ系のビア導体
の少なくとも表面部を他の部分よりも緻密に形成したの
で、基板表層のビア導体からの水分や湿気の浸入を防止
できて、ショート等の電気的不具合を防止できる。しか
も、緻密層以外の部分のビア導体は、緻密度を粗くでき
るため、セラミック層との熱膨張率の差を吸収すること
ができ、低温焼成セラミック層のビア導体周辺にクラッ
クが生じることを防止でき、上述した防水・防湿効果と
相俟って、歩留り向上、信頼性向上を実現できる。
【００３５】また、請求項２では、基板内層に内蔵コン
デンサと内蔵抵抗体の少なくとも一方を形成したので、
低温焼成セラミック回路基板の高密度実装・小型化に貢
献することができる。
デンサと内蔵抵抗体の少なくとも一方を形成したので、
低温焼成セラミック回路基板の高密度実装・小型化に貢
献することができる。
【００３６】また、請求項３では、Ａｇ系導体ペースト
に含まれる導体粒子の粒径を小さくすることで、ビア導
体を緻密化するようにしたので、導体粒子の粒径によっ
てビア導体の緻密度を容易に調整することができる。
に含まれる導体粒子の粒径を小さくすることで、ビア導
体を緻密化するようにしたので、導体粒子の粒径によっ
てビア導体の緻密度を容易に調整することができる。
【００３７】また、請求項４では、ビア導体の緻密な部
分を、他の部分のビア導体と共に低温焼成セラミック層
と同時焼成するようにしたので、焼成工程が増加せず、
生産性を低下させずに済む。
分を、他の部分のビア導体と共に低温焼成セラミック層
と同時焼成するようにしたので、焼成工程が増加せず、
生産性を低下させずに済む。
【００３８】また、請求項５では、ビア導体の緻密な部
分を、先に焼成されたビア導体上にＡｇ系導体ペースト
を印刷して後焼成するようにしたので、後焼成するビア
導体の緻密な部分の焼成条件を独自に設定でき、導体ペ
ーストの選択の幅を広げることができる。
分を、先に焼成されたビア導体上にＡｇ系導体ペースト
を印刷して後焼成するようにしたので、後焼成するビア
導体の緻密な部分の焼成条件を独自に設定でき、導体ペ
ーストの選択の幅を広げることができる。
【図１】本発明の実施形態（１）を示すもので、（ａ）
は加圧焼成工程を説明する縦断面図、（ｂ）は表層導体
パターンを形成した低温焼成セラミック回路基板の縦断
面図
は加圧焼成工程を説明する縦断面図、（ｂ）は表層導体
パターンを形成した低温焼成セラミック回路基板の縦断
面図
【図２】本発明の実施形態（２）を示す低温焼成セラミ
ック回路基板の縦断面図
ック回路基板の縦断面図
１１…低温焼成セラミック層、１２…ビアホール、１
３，１４…ビア導体、１５…緻密層、１６…内層配線パ
ターン、１７…内蔵コンデンサ、１８…下面電極、１９
…誘電体層、２０…上面電極、２１…内蔵抵抗体、２２
…アルミナグリーンシート、２３…表層導体パターン、
２５…ビア導体（緻密層）。
３，１４…ビア導体、１５…緻密層、１６…内層配線パ
ターン、１７…内蔵コンデンサ、１８…下面電極、１９
…誘電体層、２０…上面電極、２１…内蔵抵抗体、２２
…アルミナグリーンシート、２３…表層導体パターン、
２５…ビア導体（緻密層）。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5E317 AA24 BB04 BB14 CC17 CC22 CD01 CD21 GG05 GG11 GG17 5E346 AA12 AA14 AA15 AA43 BB20 CC18 CC39 DD34 EE24 EE27 FF18 FF45 GG02 GG06 GG09 HH08 HH21 HH33
Claims (5)
- 【請求項１】 低温焼成セラミック層を複数層積層し、
各層間をＡｇ系のビア導体で電気的に接続し、基板表面
に表層導体パターンをフォトリソグラフィ法等の湿式パ
ターニング法で形成した低温焼成セラミック回路基板に
おいて、 基板表層に位置するＡｇ系のビア導体の少なくとも表面
部を他の部分よりも緻密に形成したことを特徴とする低
温焼成セラミック回路基板。 - 【請求項２】 基板内層に内蔵コンデンサと内蔵抵抗体
の少なくとも一方を形成したことを特徴とする請求項１
に記載の低温焼成セラミック回路基板。 - 【請求項３】 前記ビア導体の緻密な部分は、これを形
成するＡｇ系導体ペーストに含まれる導体粒子の粒径を
小さくすることで、緻密化することを特徴とする請求項
１又は２に記載の低温焼成セラミック回路基板。 - 【請求項４】 前記ビア導体の緻密な部分は、他の部分
のビア導体と共に前記低温焼成セラミック層と同時焼成
されていることを特徴とする請求項１乃至３のいずれか
に記載の低温焼成セラミック回路基板。 - 【請求項５】 前記ビア導体の緻密な部分は、先に焼成
されたビア導体上にＡｇ系導体ペーストを印刷して後焼
成されていることを特徴とする請求項１乃至３のいずれ
かに記載の低温焼成セラミック回路基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00137099A JP4122612B2 (ja) | 1999-01-06 | 1999-01-06 | 低温焼成セラミック回路基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00137099A JP4122612B2 (ja) | 1999-01-06 | 1999-01-06 | 低温焼成セラミック回路基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000200973A true JP2000200973A (ja) | 2000-07-18 |
| JP4122612B2 JP4122612B2 (ja) | 2008-07-23 |
Family
ID=11499624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00137099A Expired - Lifetime JP4122612B2 (ja) | 1999-01-06 | 1999-01-06 | 低温焼成セラミック回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4122612B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006156934A (ja) * | 2004-12-01 | 2006-06-15 | Samsung Electro Mech Co Ltd | キャパシタ内蔵型プリント基板及びその製造方法 |
| JP2007096232A (ja) * | 2005-09-30 | 2007-04-12 | Fujitsu Ltd | インターポーザ及び電子装置の製造方法 |
| JP2008159940A (ja) * | 2006-12-25 | 2008-07-10 | Kyocera Corp | 多層配線基板およびその製造方法 |
| JP2008235641A (ja) * | 2007-03-22 | 2008-10-02 | Matsushita Electric Ind Co Ltd | セラミック多層基板の製造方法 |
| JP2012069911A (ja) * | 2010-08-26 | 2012-04-05 | Kyocera Corp | 配線基板 |
| WO2016068248A1 (ja) * | 2014-10-29 | 2016-05-06 | 京セラ株式会社 | 回路基板およびこれを備える電子装置 |
| WO2025117214A1 (en) * | 2023-11-29 | 2025-06-05 | KYOCERA AVX Components Corporation | Multilayer electronic component including at least one via connected to a capacitor outside its capacitive area |
-
1999
- 1999-01-06 JP JP00137099A patent/JP4122612B2/ja not_active Expired - Lifetime
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006156934A (ja) * | 2004-12-01 | 2006-06-15 | Samsung Electro Mech Co Ltd | キャパシタ内蔵型プリント基板及びその製造方法 |
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| US7937830B2 (en) | 2005-09-30 | 2011-05-10 | Fujitsu Limited | Interposer and electronic device fabrication method |
| JP2008159940A (ja) * | 2006-12-25 | 2008-07-10 | Kyocera Corp | 多層配線基板およびその製造方法 |
| JP2008235641A (ja) * | 2007-03-22 | 2008-10-02 | Matsushita Electric Ind Co Ltd | セラミック多層基板の製造方法 |
| JP2012069911A (ja) * | 2010-08-26 | 2012-04-05 | Kyocera Corp | 配線基板 |
| WO2016068248A1 (ja) * | 2014-10-29 | 2016-05-06 | 京セラ株式会社 | 回路基板およびこれを備える電子装置 |
| JPWO2016068248A1 (ja) * | 2014-10-29 | 2017-08-03 | 京セラ株式会社 | 回路基板およびこれを備える電子装置 |
| WO2025117214A1 (en) * | 2023-11-29 | 2025-06-05 | KYOCERA AVX Components Corporation | Multilayer electronic component including at least one via connected to a capacitor outside its capacitive area |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4122612B2 (ja) | 2008-07-23 |
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