JP2000201038A - Gain variable arithmetic amplifier - Google Patents
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- 101100479019 Encephalitozoon intestinalis SWP2 gene Proteins 0.000 abstract description 7
- 101100519877 Schizosaccharomyces pombe (strain 972 / ATCC 24843) phf2 gene Proteins 0.000 abstract description 7
- 102100039216 Dolichyl-diphosphooligosaccharide-protein glycosyltransferase subunit 2 Human genes 0.000 abstract description 6
- 101000670093 Homo sapiens Dolichyl-diphosphooligosaccharide-protein glycosyltransferase subunit 2 Proteins 0.000 abstract description 6
- 101150005884 ctp1 gene Proteins 0.000 abstract description 2
- 230000010355 oscillation Effects 0.000 abstract description 2
- 239000003990 capacitor Substances 0.000 abstract 2
- 230000003247 decreasing effect Effects 0.000 abstract 2
- 101100479022 Encephalitozoon cuniculi (strain GB-M1) SWP3 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 102100028892 Cardiotrophin-1 Human genes 0.000 description 1
- 101000916283 Homo sapiens Cardiotrophin-1 Proteins 0.000 description 1
- 101150097169 RBBP8 gene Proteins 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、ゲイン可変演算増幅器
に係り、特に入力キャパシタンスと帰還キャパシタンス
の容量比の調節によりゲインを変化させるゲイン可変演
算増幅器に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a variable gain operational amplifier, and more particularly to a variable gain operational amplifier which changes a gain by adjusting a capacitance ratio between an input capacitance and a feedback capacitance.
【0002】[0002]
【従来の技術】図5に示すように、従来のゲイン可変演
算増幅は入力電圧Vinに入力スイッチを介して入力キ
ャパシタンスCIを接続し、この入力キャパシタンスC
Iに演算増幅器AMPを接続するとともに、演算増幅器
AMPの入出力を複数の帰還キャパシタンスCF1〜C
Fqによって接続してなる。これら帰還キャパシタンス
CF1〜CFqの入力側にはゲイン調整スイッチ」SW
21〜SW2qが接続され、これらゲイン調整スイッチ
によって、帰還キャパシタンスは演算増幅器入力または
基準電圧に接続される。ここに式(1)に示すように、
ゲイン可変演算増幅器のゲインは、入力キャパシタンス
と、帰還キャパシタンス合成容量の比で与えられ、基準
電圧に接続される帰還容量を増加させるほどゲインは増
大する。2. Description of the Related Art As shown in FIG. 5, in a conventional variable gain operational amplifier, an input capacitance CI is connected to an input voltage Vin via an input switch.
I, an operational amplifier AMP is connected to the input and output terminals of the operational amplifier AMP.
It is connected by Fq. A gain adjustment switch "SW" is provided on the input side of these feedback capacitances CF1 to CFq.
21 to SW2q are connected, and the feedback capacitance is connected to the operational amplifier input or the reference voltage by these gain adjustment switches. Here, as shown in equation (1),
The gain of the variable gain operational amplifier is given by the ratio between the input capacitance and the feedback capacitance combined capacitance, and the gain increases as the feedback capacitance connected to the reference voltage increases.
【数1】 (Equation 1)
【0003】しかし、従来のゲイン可変演算増は、ゲイ
ンの増加にともなってセトリングタイムが増加するとい
う問題があった。However, the conventional variable gain calculation has a problem that the settling time increases with an increase in gain.
【0004】[0004]
【発明が解決しようとする課題】本発明は、高ゲイン時
において応答性が良好なゲイン可変演算増幅器を提供す
ることを目的とする。SUMMARY OF THE INVENTION An object of the present invention is to provide a variable gain operational amplifier having a good response at a high gain.
【0005】[0005]
【課題を解決するための手段】本発明に係るゲイン可変
演算増幅器は、位相補償キャパシタンスを容量可変と
し、ゲインの増加にともなってその容量を減少させるも
のである。SUMMARY OF THE INVENTION A variable gain operational amplifier according to the present invention has a variable capacitance for a phase compensation capacitance and decreases the capacitance as the gain increases.
【0006】[0006]
【実施例】図1は本発明に係るゲイン可変演算増幅器を
示す回路図であり、演算増幅器AMPの非反転入力に入
力キャパシタンスCI1〜CIpが並列接続され、また
演算増幅器の入出力間に複数の帰還キャパシタンスCF
1〜CFqが並列接続されている。入力キャパシタンス
CI1〜CIpの入力側には2入力1出力の入力スイッ
チSW11〜SW1pが接続され、各入力スイッチの両
端子には入力電圧Vinおよび基準電圧Vrefが接続
されている。これら入力スイッチSW11〜SW1pは
コントロール信号CTI1〜CTIpによってそれぞれ
開閉制御される。FIG. 1 is a circuit diagram showing a variable gain operational amplifier according to the present invention, in which input capacitances CI1 to CIp are connected in parallel to a non-inverting input of an operational amplifier AMP, and a plurality of operational amplifiers are connected between input and output. Feedback capacitance CF
1 to CFq are connected in parallel. The input side of the input capacitances CI1 to CIp is connected to input switches SW11 to SW1p of two inputs and one output, and both terminals of each input switch are connected to the input voltage Vin and the reference voltage Vref. The input switches SW11 to SW1p are controlled to open and close by control signals CTI1 to CTIp, respectively.
【0007】帰還キャパシタンスCF1〜CFqの入力
側と演算増幅器AMP非反転入力との間には2入力1出
力のゲイン調整スイッチSW21〜SW2qが接続さ
れ、各スイッチの両端子には演算増幅器AMP反転入力
および基準電圧が接続されている。これらゲイン調整ス
イッチSW21〜SW2qはコントロール信号CTF1
〜CTFqによってそれぞれ開閉制御される。[0007] Two-input, one-output gain adjustment switches SW21 to SW2q are connected between the input sides of the feedback capacitances CF1 to CFq and the non-inverting input of the operational amplifier AMP. And the reference voltage is connected. These gain adjustment switches SW21 to SW2q are connected to a control signal CTF1.
To CTFq to control opening and closing, respectively.
【0008】演算増幅器AMPには位相補償キャパシタ
ンスCPVが接続され、この位相補償キャパシタンスC
PVは複数の位相補償キャパシタンスCP1〜CP3を
並列してなる。位相補償キャパシタンスCP2、CP3
の入力側には位相補償スイッチSWP1、SWP2が接
続され、これら位相補償スイッチSWP1、SWP2に
よって位相補償キャパシタンスは短絡される。位相補償
スイッチSWP1、SWP2はコントロール信号CTP
1、CTP2によってそれぞれ開閉制御される。[0008] A phase compensation capacitance CPV is connected to the operational amplifier AMP.
The PV includes a plurality of phase compensation capacitances CP1 to CP3 in parallel. Phase compensation capacitance CP2, CP3
Are connected to the input side of the phase compensation switch SWP1 and SWP2, and the phase compensation capacitance is short-circuited by the phase compensation switches SWP1 and SWP2. The phase compensation switches SWP1 and SWP2 are controlled by a control signal CTP.
1, the opening and closing are controlled by CTP2.
【0009】図2は演算増幅器AMPの詳細を示し、差
動増幅器A21の反転入力、非反転入力に入力電圧Vi
の非反転および反転が接続され、差動増幅器A21の出
力には、第2段の増幅器A22が接続されている。増幅
器A22はその入力に差動増幅器A21出力が接続され
ている。これら差動増幅器A21、A22の後段には、
pMOSトランジスタTr21およびnMOSトランジ
スタTr22よりなるCMOSインバータが設けられ、
A21、A22の出力がTr21、Tr22のゲートに
それぞれ入力されている。差動増幅器A21は完全差動
型の構成とされて、AMPの耐ノイズ性を高め、さら
に、CMOSインバータはA21、A22出力に対する
増幅を行う。FIG. 2 shows details of the operational amplifier AMP. The input voltage Vi is applied to the inverting input and the non-inverting input of the differential amplifier A21.
And the output of the differential amplifier A21 is connected to the second-stage amplifier A22. The input of the amplifier A22 is connected to the output of the differential amplifier A21. After these differential amplifiers A21 and A22,
a CMOS inverter including a pMOS transistor Tr21 and an nMOS transistor Tr22 is provided;
The outputs of A21 and A22 are input to the gates of Tr21 and Tr22, respectively. The differential amplifier A21 has a fully differential configuration to improve the noise resistance of the AMP, and the CMOS inverter amplifies the outputs of A21 and A22.
【0010】位相補償キャパシタンスCPVには位相補
償レジスタンスRPが直列に接続され、この直列回路は
差動増幅器A21の出力とCMOSインバータ出力との
間に接続されている。これよって演算増幅器AMPの位
相補償が行われ、演算増幅器AMPの発振が防止されて
いる。A phase compensation resistance RP is connected in series with the phase compensation capacitance CPV. This series circuit is connected between the output of the differential amplifier A21 and the output of the CMOS inverter. Thus, the phase compensation of the operational amplifier AMP is performed, and the oscillation of the operational amplifier AMP is prevented.
【0011】以上のゲイン可変演算増幅器において、入
力キャパシタンスCI1〜CIpの合成容量と、帰還キ
ャパシタンスCF1〜CFqの合成容量とによってゲイ
ンが設定され、式(1)と等価な以下の式(2)が与え
られる。In the variable gain operational amplifier described above, the gain is set by the combined capacitance of the input capacitances CI1 to CIp and the combined capacitance of the feedback capacitances CF1 to CFq, and the following equation (2) equivalent to the equation (1) is obtained. Given.
【数2】 (Equation 2)
【0012】前記位相補償スイッチSWP1、SWP2
は前記ゲインの増加にともなって順次開放され、位相補
償キャパシタンスCPVの合成容量はゲインに反比例す
るように設定される。この位相補償キャパシタンスの減
少によって、高ゲイン時においても、セトリングタイム
は増加しない。この原因は種々考えられるが、基準電圧
に接続された帰還キャパシタンスが演算増幅器AMPの
出力負荷となり、位相補償キャパシタンスの容量を補う
ためと考えられる。なお、位相補償キャパシタンスCP
1には位相補償スイッチを接続せず、常に演算増幅器A
MPに接続しているので、コントロール信号へのノイズ
の混入等の不測の事態に対しても回路の安定性を保証し
得る。The phase compensation switches SWP1, SWP2
Are sequentially released as the gain increases, and the combined capacitance of the phase compensation capacitance CPV is set to be inversely proportional to the gain. Due to the decrease in the phase compensation capacitance, the settling time does not increase even at a high gain. Although various causes can be considered, it is considered that the feedback capacitance connected to the reference voltage becomes an output load of the operational amplifier AMP and compensates for the capacity of the phase compensation capacitance. Note that the phase compensation capacitance CP
No phase compensation switch is connected to 1 and the operational amplifier A
Since it is connected to the MP, the stability of the circuit can be assured even in the event of an unexpected situation such as the incorporation of noise into the control signal.
【0013】前記入力キャパシタンスおよび帰還キャパ
シタンスは電荷残留あるいは電荷リークが生じる可能性
があり、前記出力電圧Voutの精度確保のために、こ
れらキャパシタタンスをリフレッシュする必要がある。
このリフレッシュに際しては、全てに入力スイッチSW
11〜SW1pおよびゲイン調整スイッチSW21〜S
W2qを基準電圧に接続する。The input capacitance and the feedback capacitance may cause residual charges or leakage of charges, and it is necessary to refresh these capacitances in order to ensure the accuracy of the output voltage Vout.
During this refresh, all input switches SW
11 to SW1p and gain adjustment switches SW21 to S
W2q is connected to a reference voltage.
【0014】図3は本発明の第2実施例を示す。本実施
例は、演算増幅器AMPとしてCMOSインバータを採
用した点および入力スイッチのコントロールにおいての
み第1実施例と異なる。FIG. 3 shows a second embodiment of the present invention. This embodiment differs from the first embodiment only in that a CMOS inverter is used as the operational amplifier AMP and only in control of the input switch.
【0015】図3において、入力スイッチSW11〜S
W1pは共通のリフレッシュ信号により制御されてお
り、リフレッシュ以外のときは常に入力電圧Vin側に
接続されている。このように複数のキャパシタンスの合
成容量として入力キャパシタンスを定義することにより
各キャパシタンスの容量のばらつきを吸収できる。この
場合にはゲイン調整スイッチの調整のみによってゲイン
が設定されることになる。なお回路ライブラリはより汎
用性の高いものが求められ、その点においても本実施例
の入力キャパシタンスの構成は有利である。In FIG. 3, input switches SW11-S
W1p is controlled by a common refresh signal, and is always connected to the input voltage Vin side except for refresh. By thus defining the input capacitance as a combined capacitance of a plurality of capacitances, it is possible to absorb variations in capacitance of each capacitance. In this case, the gain is set only by adjusting the gain adjustment switch. The circuit library is required to have higher versatility, and in this respect, the configuration of the input capacitance of this embodiment is advantageous.
【0016】図4に示すように、図3の演算増幅器AM
Pは奇数段のCMOSインバータI11、I12、I1
3を直列接続してなり、位相補償キャパシタンスCPV
および位相補償レジスタンスRPは第2段のCMOSイ
ンバータI12の入出力間に接続されている。このよう
な構成によっても第1実施例と同様の効果が得られる。As shown in FIG. 4, the operational amplifier AM shown in FIG.
P is an odd-numbered stage CMOS inverter I11, I12, I1
3 connected in series, and the phase compensation capacitance CPV
The phase compensation resistance RP is connected between the input and output of the second-stage CMOS inverter I12. With such a configuration, the same effect as in the first embodiment can be obtained.
【発明の効果】前述のとおり、本発明に係るゲイン可変
演算増幅器は、位相補償キャパシタンスを容量可変と
し、ゲインの増加にともなってその容量を減少させるの
で、高ゲイン時において応答性が良好であるという優れ
た効果を有する。As described above, in the variable gain operational amplifier according to the present invention, the phase compensation capacitance is made variable in capacitance, and the capacitance is reduced as the gain is increased. It has an excellent effect.
【図1】本発明に係るゲイン可変演算増幅器の第1実施
例を示す回路図である。FIG. 1 is a circuit diagram showing a first embodiment of a variable gain operational amplifier according to the present invention.
【図2】第1実施例に使用された演算増幅器を示す回路
図である。FIG. 2 is a circuit diagram showing an operational amplifier used in the first embodiment.
【図3】本発明に係るゲイン可変演算増幅器の第2実施
例を示す回路図である。FIG. 3 is a circuit diagram showing a second embodiment of the variable gain operational amplifier according to the present invention.
【図4】第2実施例に使用された演算増幅器を示す回路
図である。FIG. 4 is a circuit diagram showing an operational amplifier used in a second embodiment.
【図5】従来のゲイン可変演算増幅器を示す回路図であ
る。FIG. 5 is a circuit diagram showing a conventional variable gain operational amplifier.
CI1〜CIp 入力キャパシタンス CF1〜CFq 帰還キャパシタンス CPV、CP1〜CP3 位相補償キャパシタンス AMP 演算増幅器 SW11〜SW1p 入力スイッチ SW21〜SW2q ゲイン調整スイッチ SWP1、SWP2 位相補償スイッチ CTI1〜CTIp、CTF1〜CTFq、CTP1、
CTP2 コントロール信号 Vin 入力電圧 Vout 出力電圧 Vref、Vr 基準電圧CI1-CIp Input capacitance CF1-CFq Feedback capacitance CPV, CP1-CP3 Phase compensation capacitance AMP Operational amplifier SW11-SW1p Input switch SW21-SW2q Gain adjustment switch SWP1, SWP2 Phase compensation switch CTI1-CTIp, CTF1-CTFq, CTP1,
CTP2 Control signal Vin Input voltage Vout Output voltage Vref, Vr Reference voltage
Claims (11)
シタンスと;この入力キャパシタンスの出力に接続され
た演算増幅器と;この演算増幅器の出力をその入力に接
続する複数の帰還キャパシタンスと;これら帰還キャパ
シタンスに対応して設けられた複数のゲイン調整スイッ
チであって、各ゲイン調整スイッチはいずれか1個の帰
還キャパシタンスに接続され、適宜帰還キャパシタンス
と演算増幅器との接続を断つようになっているゲイン調
整スイッチと;前記演算増幅器を位相補償するための位
相補償キャパシタンスと;を備えたゲイン可変演算増幅
器において、 前記位相補償キャパシタンスは容量が可変であり、前記
ゲインの増加にともなって位相補償キャパシタンスの容
量が減少するようになっていることを特徴とするゲイン
可変演算増幅器。1. an input capacitance having an input connected to an input voltage; an operational amplifier connected to an output of the input capacitance; a plurality of feedback capacitances connecting an output of the operational amplifier to its input; A plurality of gain adjustment switches provided corresponding to each of the gain adjustment switches, wherein each gain adjustment switch is connected to any one feedback capacitance, and disconnects the feedback capacitance from the operational amplifier as appropriate. A variable gain operational amplifier comprising: a switch; and a phase compensation capacitance for phase-compensating the operational amplifier, wherein the capacitance of the phase compensation capacitance is variable, and the capacitance of the phase compensation capacitance increases as the gain increases. Variable gain characterized by a reduction Calculation amplifier.
列な位相補償キャパシタンスよりなり;これら位相補償
キャパシタンスのうちの1個または複数に対応して設け
られ、各対応する1個の位相補償キャパシタンスに接続
された位相補償スイッチが設けられ;これら位相補償ス
イッチによって各位相補償キャパシタンスと演算増幅器
との接続を断ち、前記ゲインの増加にともなって位相補
償キャパシタンスの合成容量を減少させるようになって
いる;ことを特徴とする請求項1記載のゲイン可変演算
増幅器。2. The phase compensating capacitance comprises a plurality of parallel phase compensating capacitances; and is provided corresponding to one or more of the phase compensating capacitances, and is connected to each corresponding one of the phase compensating capacitances. Phase compensating switches are provided; the phase compensating switches cut off the connection between each phase compensating capacitance and the operational amplifier, and reduce the combined capacitance of the phase compensating capacitances as the gain increases. The variable gain operational amplifier according to claim 1, wherein:
例する容量に調整されることを特徴とする請求項1記載
のゲイン可変演算増幅器。3. The variable gain operational amplifier according to claim 1, wherein the phase compensation capacitance is adjusted to a capacity inversely proportional to the gain.
徴とする請求項1記載のゲイン可変演算増幅器。4. The variable gain operational amplifier according to claim 1, wherein the operational amplifier is a differential amplifier.
れら増幅器の出力がそれぞれのゲートに入力されたCM
OSトランジスタとを備え、このCMOSトランジスタ
のドレイン接続点が出力端子とされたことを特徴とする
ゲイン可変演算増幅器。5. An operational amplifier comprising a plurality of stages of amplifiers in series and a CM having outputs of these amplifiers input to respective gates.
A variable gain operational amplifier comprising an OS transistor and a drain connection point of the CMOS transistor serving as an output terminal.
バータよりなることを特徴とする請求項1記載のゲイン
可変演算増幅器。6. The variable gain operational amplifier according to claim 1, wherein the operational amplifier comprises an odd-numbered series CMOS inverter.
ジスタンスが直列に接続されていることを特徴とする請
求項1記載のゲイン可変演算増幅器。7. The variable gain operational amplifier according to claim 1, wherein a phase compensation resistance is connected in series to the phase compensation capacitance.
幅器の出力に接続され、その入力がゲイン調整スイッチ
に接続され、ゲイン調整スイッチは帰還キャパシタンス
の入力を、演算増幅器の入力または基準電圧に接続する
ようになっていることを特徴とする請求項1記載のゲイ
ン可変演算増幅器。8. A feedback capacitance having an output connected to the output of the operational amplifier and an input connected to a gain adjustment switch, the gain adjustment switch connecting the input of the feedback capacitance to an input of the operational amplifier or a reference voltage. 2. The variable gain operational amplifier according to claim 1, wherein:
タンスを短絡するようになっていることを特徴とする請
求項1記載のゲイン可変演算増幅器。9. The variable gain operational amplifier according to claim 1, wherein the phase compensation switch short-circuits the phase compensation capacitance.
個のCMOSインバータの入出力間に接続されているこ
とを特徴とする請求項4記載のゲイン可変演算増幅器。10. The phase compensation capacitance may be any one of
5. The variable gain operational amplifier according to claim 4, wherein the variable gain operational amplifier is connected between inputs and outputs of the CMOS inverters.
な入力キャパシタンスよりなり;これら入力キャパシタ
ンスに対応して設けられ、各々1個の入力キャパシタン
スに接続された入力スイッチが設けられ;これら入力ス
イッチによって各入力キャパシタンスと入力電圧との接
続を断つようになっている;ゲイン可変演算増幅器。11. The input capacitance comprises a plurality of parallel input capacitances; input switches provided corresponding to the input capacitances, each being connected to one input capacitance; The connection between the capacitance and the input voltage is broken; variable gain operational amplifier.
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|---|---|---|---|
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11002569A JP2000201038A (en) | 1999-01-08 | 1999-01-08 | Gain variable arithmetic amplifier |
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001306017A (en) * | 2000-04-26 | 2001-11-02 | Nec Kansai Ltd | Drive device for capacitive load |
| JP2003017959A (en) * | 2001-07-05 | 2003-01-17 | Nec Corp | Voltage amplifier circuit |
| EP1168600A3 (en) * | 2000-06-27 | 2005-09-07 | Infineon Technologies AG | Circuit and method for attenuating and reducing of undesired properties of an operational amplifier |
| JP2009177911A (en) * | 2008-01-23 | 2009-08-06 | Fuji Electric Device Technology Co Ltd | Variable capacitance circuit, error amplification circuit, and switching power supply |
| JP2009290704A (en) * | 2008-05-30 | 2009-12-10 | Fujitsu Ltd | Differential amplifier circuit |
| JP2017515359A (en) * | 2014-04-01 | 2017-06-08 | クゥアルコム・インコーポレイテッドQualcomm Incorporated | Capacitive programmable gain amplifier |
| JP2019161382A (en) * | 2018-03-12 | 2019-09-19 | ローム株式会社 | Amplifier circuit, and semiconductor device and driver device related to amplifier circuit |
-
1999
- 1999-01-08 JP JP11002569A patent/JP2000201038A/en active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001306017A (en) * | 2000-04-26 | 2001-11-02 | Nec Kansai Ltd | Drive device for capacitive load |
| EP1168600A3 (en) * | 2000-06-27 | 2005-09-07 | Infineon Technologies AG | Circuit and method for attenuating and reducing of undesired properties of an operational amplifier |
| JP2003017959A (en) * | 2001-07-05 | 2003-01-17 | Nec Corp | Voltage amplifier circuit |
| JP2009177911A (en) * | 2008-01-23 | 2009-08-06 | Fuji Electric Device Technology Co Ltd | Variable capacitance circuit, error amplification circuit, and switching power supply |
| JP2009290704A (en) * | 2008-05-30 | 2009-12-10 | Fujitsu Ltd | Differential amplifier circuit |
| JP2017515359A (en) * | 2014-04-01 | 2017-06-08 | クゥアルコム・インコーポレイテッドQualcomm Incorporated | Capacitive programmable gain amplifier |
| JP2019161382A (en) * | 2018-03-12 | 2019-09-19 | ローム株式会社 | Amplifier circuit, and semiconductor device and driver device related to amplifier circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040406 |