JP2000201038A - ゲイン可変演算増幅器 - Google Patents
ゲイン可変演算増幅器Info
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- 101100479019 Encephalitozoon intestinalis SWP2 gene Proteins 0.000 abstract description 7
- 101100519877 Schizosaccharomyces pombe (strain 972 / ATCC 24843) phf2 gene Proteins 0.000 abstract description 7
- 102100039216 Dolichyl-diphosphooligosaccharide-protein glycosyltransferase subunit 2 Human genes 0.000 abstract description 6
- 101000670093 Homo sapiens Dolichyl-diphosphooligosaccharide-protein glycosyltransferase subunit 2 Proteins 0.000 abstract description 6
- 101150005884 ctp1 gene Proteins 0.000 abstract description 2
- 230000010355 oscillation Effects 0.000 abstract description 2
- 239000003990 capacitor Substances 0.000 abstract 2
- 230000003247 decreasing effect Effects 0.000 abstract 2
- 101100479022 Encephalitozoon cuniculi (strain GB-M1) SWP3 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 102100028892 Cardiotrophin-1 Human genes 0.000 description 1
- 101000916283 Homo sapiens Cardiotrophin-1 Proteins 0.000 description 1
- 101150097169 RBBP8 gene Proteins 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
Landscapes
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】 （修正有）
【課題】高ゲイン時において応答性が良好なゲイン可変
演算増幅器を提供する。 【解決手段】入力に入力電圧が接続された入力キャパシ
タンスと；この入力キャパシタンスの出力に接続された
演算増幅器と；この演算増幅器の出力をその入力に接続
する複数の帰還キャパシタンスと；これら帰還キャパシ
タンスに対応して設けられた複数のゲイン調整スイッチ
であって、各ゲイン調整スイッチはいずれか１個の帰還
キャパシタンスに接続され、適宜帰還キャパシタンスと
演算増幅器との接続を断つようになっているゲイン調整
スイッチと；前記演算増幅器を位相補償するための位相
補償キャパシタンスと；を備えたゲイン可変演算増幅器
において、前記位相補償キャパシタンスは容量が可変で
あり、前記ゲインの増加にともなって位相補償キャパシ
タンスの容量が減少するようになっている。
演算増幅器を提供する。 【解決手段】入力に入力電圧が接続された入力キャパシ
タンスと；この入力キャパシタンスの出力に接続された
演算増幅器と；この演算増幅器の出力をその入力に接続
する複数の帰還キャパシタンスと；これら帰還キャパシ
タンスに対応して設けられた複数のゲイン調整スイッチ
であって、各ゲイン調整スイッチはいずれか１個の帰還
キャパシタンスに接続され、適宜帰還キャパシタンスと
演算増幅器との接続を断つようになっているゲイン調整
スイッチと；前記演算増幅器を位相補償するための位相
補償キャパシタンスと；を備えたゲイン可変演算増幅器
において、前記位相補償キャパシタンスは容量が可変で
あり、前記ゲインの増加にともなって位相補償キャパシ
タンスの容量が減少するようになっている。
Description
【０００１】
【産業上の利用分野】本発明は、ゲイン可変演算増幅器
に係り、特に入力キャパシタンスと帰還キャパシタンス
の容量比の調節によりゲインを変化させるゲイン可変演
算増幅器に関する。
に係り、特に入力キャパシタンスと帰還キャパシタンス
の容量比の調節によりゲインを変化させるゲイン可変演
算増幅器に関する。
【０００２】
【従来の技術】図５に示すように、従来のゲイン可変演
算増幅は入力電圧Ｖｉｎに入力スイッチを介して入力キ
ャパシタンスＣＩを接続し、この入力キャパシタンスＣ
Ｉに演算増幅器ＡＭＰを接続するとともに、演算増幅器
ＡＭＰの入出力を複数の帰還キャパシタンスＣＦ１〜Ｃ
Ｆｑによって接続してなる。これら帰還キャパシタンス
ＣＦ１〜ＣＦｑの入力側にはゲイン調整スイッチ」ＳＷ
２１〜ＳＷ２ｑが接続され、これらゲイン調整スイッチ
によって、帰還キャパシタンスは演算増幅器入力または
基準電圧に接続される。ここに式（１）に示すように、
ゲイン可変演算増幅器のゲインは、入力キャパシタンス
と、帰還キャパシタンス合成容量の比で与えられ、基準
電圧に接続される帰還容量を増加させるほどゲインは増
大する。
算増幅は入力電圧Ｖｉｎに入力スイッチを介して入力キ
ャパシタンスＣＩを接続し、この入力キャパシタンスＣ
Ｉに演算増幅器ＡＭＰを接続するとともに、演算増幅器
ＡＭＰの入出力を複数の帰還キャパシタンスＣＦ１〜Ｃ
Ｆｑによって接続してなる。これら帰還キャパシタンス
ＣＦ１〜ＣＦｑの入力側にはゲイン調整スイッチ」ＳＷ
２１〜ＳＷ２ｑが接続され、これらゲイン調整スイッチ
によって、帰還キャパシタンスは演算増幅器入力または
基準電圧に接続される。ここに式（１）に示すように、
ゲイン可変演算増幅器のゲインは、入力キャパシタンス
と、帰還キャパシタンス合成容量の比で与えられ、基準
電圧に接続される帰還容量を増加させるほどゲインは増
大する。
【数１】
【０００３】しかし、従来のゲイン可変演算増は、ゲイ
ンの増加にともなってセトリングタイムが増加するとい
う問題があった。
ンの増加にともなってセトリングタイムが増加するとい
う問題があった。
【０００４】
【発明が解決しようとする課題】本発明は、高ゲイン時
において応答性が良好なゲイン可変演算増幅器を提供す
ることを目的とする。
において応答性が良好なゲイン可変演算増幅器を提供す
ることを目的とする。
【０００５】
【課題を解決するための手段】本発明に係るゲイン可変
演算増幅器は、位相補償キャパシタンスを容量可変と
し、ゲインの増加にともなってその容量を減少させるも
のである。
演算増幅器は、位相補償キャパシタンスを容量可変と
し、ゲインの増加にともなってその容量を減少させるも
のである。
【０００６】
【実施例】図１は本発明に係るゲイン可変演算増幅器を
示す回路図であり、演算増幅器ＡＭＰの非反転入力に入
力キャパシタンスＣＩ１〜ＣＩｐが並列接続され、また
演算増幅器の入出力間に複数の帰還キャパシタンスＣＦ
１〜ＣＦｑが並列接続されている。入力キャパシタンス
ＣＩ１〜ＣＩｐの入力側には２入力１出力の入力スイッ
チＳＷ１１〜ＳＷ１ｐが接続され、各入力スイッチの両
端子には入力電圧Ｖｉｎおよび基準電圧Ｖｒｅｆが接続
されている。これら入力スイッチＳＷ１１〜ＳＷ１ｐは
コントロール信号ＣＴＩ１〜ＣＴＩｐによってそれぞれ
開閉制御される。
示す回路図であり、演算増幅器ＡＭＰの非反転入力に入
力キャパシタンスＣＩ１〜ＣＩｐが並列接続され、また
演算増幅器の入出力間に複数の帰還キャパシタンスＣＦ
１〜ＣＦｑが並列接続されている。入力キャパシタンス
ＣＩ１〜ＣＩｐの入力側には２入力１出力の入力スイッ
チＳＷ１１〜ＳＷ１ｐが接続され、各入力スイッチの両
端子には入力電圧Ｖｉｎおよび基準電圧Ｖｒｅｆが接続
されている。これら入力スイッチＳＷ１１〜ＳＷ１ｐは
コントロール信号ＣＴＩ１〜ＣＴＩｐによってそれぞれ
開閉制御される。
【０００７】帰還キャパシタンスＣＦ１〜ＣＦｑの入力
側と演算増幅器ＡＭＰ非反転入力との間には２入力１出
力のゲイン調整スイッチＳＷ２１〜ＳＷ２ｑが接続さ
れ、各スイッチの両端子には演算増幅器ＡＭＰ反転入力
および基準電圧が接続されている。これらゲイン調整ス
イッチＳＷ２１〜ＳＷ２ｑはコントロール信号ＣＴＦ１
〜ＣＴＦｑによってそれぞれ開閉制御される。
側と演算増幅器ＡＭＰ非反転入力との間には２入力１出
力のゲイン調整スイッチＳＷ２１〜ＳＷ２ｑが接続さ
れ、各スイッチの両端子には演算増幅器ＡＭＰ反転入力
および基準電圧が接続されている。これらゲイン調整ス
イッチＳＷ２１〜ＳＷ２ｑはコントロール信号ＣＴＦ１
〜ＣＴＦｑによってそれぞれ開閉制御される。
【０００８】演算増幅器ＡＭＰには位相補償キャパシタ
ンスＣＰＶが接続され、この位相補償キャパシタンスＣ
ＰＶは複数の位相補償キャパシタンスＣＰ１〜ＣＰ３を
並列してなる。位相補償キャパシタンスＣＰ２、ＣＰ３
の入力側には位相補償スイッチＳＷＰ１、ＳＷＰ２が接
続され、これら位相補償スイッチＳＷＰ１、ＳＷＰ２に
よって位相補償キャパシタンスは短絡される。位相補償
スイッチＳＷＰ１、ＳＷＰ２はコントロール信号ＣＴＰ
１、ＣＴＰ２によってそれぞれ開閉制御される。
ンスＣＰＶが接続され、この位相補償キャパシタンスＣ
ＰＶは複数の位相補償キャパシタンスＣＰ１〜ＣＰ３を
並列してなる。位相補償キャパシタンスＣＰ２、ＣＰ３
の入力側には位相補償スイッチＳＷＰ１、ＳＷＰ２が接
続され、これら位相補償スイッチＳＷＰ１、ＳＷＰ２に
よって位相補償キャパシタンスは短絡される。位相補償
スイッチＳＷＰ１、ＳＷＰ２はコントロール信号ＣＴＰ
１、ＣＴＰ２によってそれぞれ開閉制御される。
【０００９】図２は演算増幅器ＡＭＰの詳細を示し、差
動増幅器Ａ２１の反転入力、非反転入力に入力電圧Ｖｉ
の非反転および反転が接続され、差動増幅器Ａ２１の出
力には、第２段の増幅器Ａ２２が接続されている。増幅
器Ａ２２はその入力に差動増幅器Ａ２１出力が接続され
ている。これら差動増幅器Ａ２１、Ａ２２の後段には、
ｐＭＯＳトランジスタＴｒ２１およびｎＭＯＳトランジ
スタＴｒ２２よりなるＣＭＯＳインバータが設けられ、
Ａ２１、Ａ２２の出力がＴｒ２１、Ｔｒ２２のゲートに
それぞれ入力されている。差動増幅器Ａ２１は完全差動
型の構成とされて、ＡＭＰの耐ノイズ性を高め、さら
に、ＣＭＯＳインバータはＡ２１、Ａ２２出力に対する
増幅を行う。
動増幅器Ａ２１の反転入力、非反転入力に入力電圧Ｖｉ
の非反転および反転が接続され、差動増幅器Ａ２１の出
力には、第２段の増幅器Ａ２２が接続されている。増幅
器Ａ２２はその入力に差動増幅器Ａ２１出力が接続され
ている。これら差動増幅器Ａ２１、Ａ２２の後段には、
ｐＭＯＳトランジスタＴｒ２１およびｎＭＯＳトランジ
スタＴｒ２２よりなるＣＭＯＳインバータが設けられ、
Ａ２１、Ａ２２の出力がＴｒ２１、Ｔｒ２２のゲートに
それぞれ入力されている。差動増幅器Ａ２１は完全差動
型の構成とされて、ＡＭＰの耐ノイズ性を高め、さら
に、ＣＭＯＳインバータはＡ２１、Ａ２２出力に対する
増幅を行う。
【００１０】位相補償キャパシタンスＣＰＶには位相補
償レジスタンスＲＰが直列に接続され、この直列回路は
差動増幅器Ａ２１の出力とＣＭＯＳインバータ出力との
間に接続されている。これよって演算増幅器ＡＭＰの位
相補償が行われ、演算増幅器ＡＭＰの発振が防止されて
いる。
償レジスタンスＲＰが直列に接続され、この直列回路は
差動増幅器Ａ２１の出力とＣＭＯＳインバータ出力との
間に接続されている。これよって演算増幅器ＡＭＰの位
相補償が行われ、演算増幅器ＡＭＰの発振が防止されて
いる。
【００１１】以上のゲイン可変演算増幅器において、入
力キャパシタンスＣＩ１〜ＣＩｐの合成容量と、帰還キ
ャパシタンスＣＦ１〜ＣＦｑの合成容量とによってゲイ
ンが設定され、式（１）と等価な以下の式（２）が与え
られる。
力キャパシタンスＣＩ１〜ＣＩｐの合成容量と、帰還キ
ャパシタンスＣＦ１〜ＣＦｑの合成容量とによってゲイ
ンが設定され、式（１）と等価な以下の式（２）が与え
られる。
【数２】
【００１２】前記位相補償スイッチＳＷＰ１、ＳＷＰ２
は前記ゲインの増加にともなって順次開放され、位相補
償キャパシタンスＣＰＶの合成容量はゲインに反比例す
るように設定される。この位相補償キャパシタンスの減
少によって、高ゲイン時においても、セトリングタイム
は増加しない。この原因は種々考えられるが、基準電圧
に接続された帰還キャパシタンスが演算増幅器ＡＭＰの
出力負荷となり、位相補償キャパシタンスの容量を補う
ためと考えられる。なお、位相補償キャパシタンスＣＰ
１には位相補償スイッチを接続せず、常に演算増幅器Ａ
ＭＰに接続しているので、コントロール信号へのノイズ
の混入等の不測の事態に対しても回路の安定性を保証し
得る。
は前記ゲインの増加にともなって順次開放され、位相補
償キャパシタンスＣＰＶの合成容量はゲインに反比例す
るように設定される。この位相補償キャパシタンスの減
少によって、高ゲイン時においても、セトリングタイム
は増加しない。この原因は種々考えられるが、基準電圧
に接続された帰還キャパシタンスが演算増幅器ＡＭＰの
出力負荷となり、位相補償キャパシタンスの容量を補う
ためと考えられる。なお、位相補償キャパシタンスＣＰ
１には位相補償スイッチを接続せず、常に演算増幅器Ａ
ＭＰに接続しているので、コントロール信号へのノイズ
の混入等の不測の事態に対しても回路の安定性を保証し
得る。
【００１３】前記入力キャパシタンスおよび帰還キャパ
シタンスは電荷残留あるいは電荷リークが生じる可能性
があり、前記出力電圧Ｖｏｕｔの精度確保のために、こ
れらキャパシタタンスをリフレッシュする必要がある。
このリフレッシュに際しては、全てに入力スイッチＳＷ
１１〜ＳＷ１ｐおよびゲイン調整スイッチＳＷ２１〜Ｓ
Ｗ２ｑを基準電圧に接続する。
シタンスは電荷残留あるいは電荷リークが生じる可能性
があり、前記出力電圧Ｖｏｕｔの精度確保のために、こ
れらキャパシタタンスをリフレッシュする必要がある。
このリフレッシュに際しては、全てに入力スイッチＳＷ
１１〜ＳＷ１ｐおよびゲイン調整スイッチＳＷ２１〜Ｓ
Ｗ２ｑを基準電圧に接続する。
【００１４】図３は本発明の第２実施例を示す。本実施
例は、演算増幅器ＡＭＰとしてＣＭＯＳインバータを採
用した点および入力スイッチのコントロールにおいての
み第１実施例と異なる。
例は、演算増幅器ＡＭＰとしてＣＭＯＳインバータを採
用した点および入力スイッチのコントロールにおいての
み第１実施例と異なる。
【００１５】図３において、入力スイッチＳＷ１１〜Ｓ
Ｗ１ｐは共通のリフレッシュ信号により制御されてお
り、リフレッシュ以外のときは常に入力電圧Ｖｉｎ側に
接続されている。このように複数のキャパシタンスの合
成容量として入力キャパシタンスを定義することにより
各キャパシタンスの容量のばらつきを吸収できる。この
場合にはゲイン調整スイッチの調整のみによってゲイン
が設定されることになる。なお回路ライブラリはより汎
用性の高いものが求められ、その点においても本実施例
の入力キャパシタンスの構成は有利である。
Ｗ１ｐは共通のリフレッシュ信号により制御されてお
り、リフレッシュ以外のときは常に入力電圧Ｖｉｎ側に
接続されている。このように複数のキャパシタンスの合
成容量として入力キャパシタンスを定義することにより
各キャパシタンスの容量のばらつきを吸収できる。この
場合にはゲイン調整スイッチの調整のみによってゲイン
が設定されることになる。なお回路ライブラリはより汎
用性の高いものが求められ、その点においても本実施例
の入力キャパシタンスの構成は有利である。
【００１６】図４に示すように、図３の演算増幅器ＡＭ
Ｐは奇数段のＣＭＯＳインバータＩ１１、Ｉ１２、Ｉ１
３を直列接続してなり、位相補償キャパシタンスＣＰＶ
および位相補償レジスタンスＲＰは第２段のＣＭＯＳイ
ンバータＩ１２の入出力間に接続されている。このよう
な構成によっても第１実施例と同様の効果が得られる。
Ｐは奇数段のＣＭＯＳインバータＩ１１、Ｉ１２、Ｉ１
３を直列接続してなり、位相補償キャパシタンスＣＰＶ
および位相補償レジスタンスＲＰは第２段のＣＭＯＳイ
ンバータＩ１２の入出力間に接続されている。このよう
な構成によっても第１実施例と同様の効果が得られる。
【発明の効果】前述のとおり、本発明に係るゲイン可変
演算増幅器は、位相補償キャパシタンスを容量可変と
し、ゲインの増加にともなってその容量を減少させるの
で、高ゲイン時において応答性が良好であるという優れ
た効果を有する。
演算増幅器は、位相補償キャパシタンスを容量可変と
し、ゲインの増加にともなってその容量を減少させるの
で、高ゲイン時において応答性が良好であるという優れ
た効果を有する。
【図１】本発明に係るゲイン可変演算増幅器の第１実施
例を示す回路図である。
例を示す回路図である。
【図２】第１実施例に使用された演算増幅器を示す回路
図である。
図である。
【図３】本発明に係るゲイン可変演算増幅器の第２実施
例を示す回路図である。
例を示す回路図である。
【図４】第２実施例に使用された演算増幅器を示す回路
図である。
図である。
【図５】従来のゲイン可変演算増幅器を示す回路図であ
る。
る。
ＣＩ１〜ＣＩｐ 入力キャパシタンス ＣＦ１〜ＣＦｑ 帰還キャパシタンス ＣＰＶ、ＣＰ１〜ＣＰ３ 位相補償キャパシタンス ＡＭＰ 演算増幅器 ＳＷ１１〜ＳＷ１ｐ 入力スイッチ ＳＷ２１〜ＳＷ２ｑ ゲイン調整スイッチ ＳＷＰ１、ＳＷＰ２ 位相補償スイッチ ＣＴＩ１〜ＣＴＩｐ、ＣＴＦ１〜ＣＴＦｑ、ＣＴＰ１、
ＣＴＰ２ コントロール信号 Ｖｉｎ 入力電圧 Ｖｏｕｔ 出力電圧 Ｖｒｅｆ、Ｖｒ 基準電圧
ＣＴＰ２ コントロール信号 Ｖｉｎ 入力電圧 Ｖｏｕｔ 出力電圧 Ｖｒｅｆ、Ｖｒ 基準電圧
Claims (11)
- 【請求項１】 入力に入力電圧が接続された入力キャパ
シタンスと；この入力キャパシタンスの出力に接続され
た演算増幅器と；この演算増幅器の出力をその入力に接
続する複数の帰還キャパシタンスと；これら帰還キャパ
シタンスに対応して設けられた複数のゲイン調整スイッ
チであって、各ゲイン調整スイッチはいずれか１個の帰
還キャパシタンスに接続され、適宜帰還キャパシタンス
と演算増幅器との接続を断つようになっているゲイン調
整スイッチと；前記演算増幅器を位相補償するための位
相補償キャパシタンスと；を備えたゲイン可変演算増幅
器において、 前記位相補償キャパシタンスは容量が可変であり、前記
ゲインの増加にともなって位相補償キャパシタンスの容
量が減少するようになっていることを特徴とするゲイン
可変演算増幅器。 - 【請求項２】 前記位相補償キャパシタンスは複数の並
列な位相補償キャパシタンスよりなり；これら位相補償
キャパシタンスのうちの１個または複数に対応して設け
られ、各対応する１個の位相補償キャパシタンスに接続
された位相補償スイッチが設けられ；これら位相補償ス
イッチによって各位相補償キャパシタンスと演算増幅器
との接続を断ち、前記ゲインの増加にともなって位相補
償キャパシタンスの合成容量を減少させるようになって
いる；ことを特徴とする請求項１記載のゲイン可変演算
増幅器。 - 【請求項３】 位相補償キャパシタンスはゲインに反比
例する容量に調整されることを特徴とする請求項１記載
のゲイン可変演算増幅器。 - 【請求項４】 演算増幅器は差動増幅器であることを特
徴とする請求項１記載のゲイン可変演算増幅器。 - 【請求項５】 演算増幅器は複数段直列の増幅器と、こ
れら増幅器の出力がそれぞれのゲートに入力されたＣＭ
ＯＳトランジスタとを備え、このＣＭＯＳトランジスタ
のドレイン接続点が出力端子とされたことを特徴とする
ゲイン可変演算増幅器。 - 【請求項６】 演算増幅器は奇数段直列のＣＭＯＳイン
バータよりなることを特徴とする請求項１記載のゲイン
可変演算増幅器。 - 【請求項７】 位相補償キャパシタンスには位相補償レ
ジスタンスが直列に接続されていることを特徴とする請
求項１記載のゲイン可変演算増幅器。 - 【請求項８】 帰還キャパシタンスはその出力が演算増
幅器の出力に接続され、その入力がゲイン調整スイッチ
に接続され、ゲイン調整スイッチは帰還キャパシタンス
の入力を、演算増幅器の入力または基準電圧に接続する
ようになっていることを特徴とする請求項１記載のゲイ
ン可変演算増幅器。 - 【請求項９】 位相補償スイッチは、位相補償キャパシ
タンスを短絡するようになっていることを特徴とする請
求項１記載のゲイン可変演算増幅器。 - 【請求項１０】 位相補償キャパシタンスはいずれか１
個のＣＭＯＳインバータの入出力間に接続されているこ
とを特徴とする請求項４記載のゲイン可変演算増幅器。 - 【請求項１１】 前記入力キャパシタンスは複数の並列
な入力キャパシタンスよりなり；これら入力キャパシタ
ンスに対応して設けられ、各々１個の入力キャパシタン
スに接続された入力スイッチが設けられ；これら入力ス
イッチによって各入力キャパシタンスと入力電圧との接
続を断つようになっている；ゲイン可変演算増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11002569A JP2000201038A (ja) | 1999-01-08 | 1999-01-08 | ゲイン可変演算増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11002569A JP2000201038A (ja) | 1999-01-08 | 1999-01-08 | ゲイン可変演算増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000201038A true JP2000201038A (ja) | 2000-07-18 |
Family
ID=11533013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11002569A Pending JP2000201038A (ja) | 1999-01-08 | 1999-01-08 | ゲイン可変演算増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000201038A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001306017A (ja) * | 2000-04-26 | 2001-11-02 | Nec Kansai Ltd | 容量性負荷の駆動装置 |
| JP2003017959A (ja) * | 2001-07-05 | 2003-01-17 | Nec Corp | 電圧増幅回路 |
| EP1168600A3 (de) * | 2000-06-27 | 2005-09-07 | Infineon Technologies AG | Schaltung und Verfahren zur Abschwächung oder Beseitigung unerwünschter Eigenschaften eines Operationsverstärkers |
| JP2009177911A (ja) * | 2008-01-23 | 2009-08-06 | Fuji Electric Device Technology Co Ltd | 可変容量回路、誤差増幅回路、およびスイッチング電源 |
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| JP2017515359A (ja) * | 2014-04-01 | 2017-06-08 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 容量性プログラマブル利得増幅器 |
| JP2019161382A (ja) * | 2018-03-12 | 2019-09-19 | ローム株式会社 | 増幅回路並びに増幅回路に関わる半導体装置及びドライバ装置 |
-
1999
- 1999-01-08 JP JP11002569A patent/JP2000201038A/ja active Pending
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