JP2000201054A - 基準電圧の負荷を軽減したスイッチドキャパシタ―回路 - Google Patents

基準電圧の負荷を軽減したスイッチドキャパシタ―回路

Info

Publication number
JP2000201054A
JP2000201054A JP11241733A JP24173399A JP2000201054A JP 2000201054 A JP2000201054 A JP 2000201054A JP 11241733 A JP11241733 A JP 11241733A JP 24173399 A JP24173399 A JP 24173399A JP 2000201054 A JP2000201054 A JP 2000201054A
Authority
JP
Japan
Prior art keywords
voltage
input
capacitor
sample
switch
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Abandoned
Application number
JP11241733A
Other languages
English (en)
Inventor
Abdellatif Bellaouar
ベラウアー アブデラティフ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of JP2000201054A publication Critical patent/JP2000201054A/ja
Abandoned legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
    • H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
    • H03M1/164—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages
    • H03M1/167—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages all stages comprising simultaneous converters
    • H03M1/168—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages all stages comprising simultaneous converters and delivering the same number of bits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
    • H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
    • H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)
  • Amplifiers (AREA)
  • Filters That Use Time-Delay Elements (AREA)
  • Measurement Of Current Or Voltage (AREA)

Abstract

(57)【要約】 【課題】 基準電圧にかかるスイッチングの負荷が減少
したスイッチドキャパシター回路。 【解決手段】 スイッチドキャパシター回路(35)は、サ
ンプルホールド、増幅オペレーションでどちらの差動出
力電圧（Ｖout +、Ｖout -）が発生するかに基づいて、、
差動入力信号電圧（Ｖin +、Ｖin -）、及び差動基準電圧
(Ｖrefp、Ｖrefn)を受取る。パイプライン式アナログ−
デジタルコンバーターＡＤＣ(50)におけるように、複数
のスイッチドキャパシター回路(35)が実現され、それぞ
れが電圧基準回路(20)から差動基準電圧(Ｖrefp、Ｖ
refn)を受取る。スイッチドキャパシター回路(35)に、
サンプルクロック(φ1)と増幅クロック(φ2)に加えて、
プレチャージクロック(φ2')が設けられ、サンプルノー
ド(ＶA、ＶB)を基準電圧(Ｖrefp、Ｖrefn)に接続する基
準クロック(φ2")のアクティブ位相の前に、スイッチド
キャパシター回路(35)のサンプルノード(ＶA、ＶB)を中
間レベルの電圧(Ｖmid)に接続する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、アナログ回路の分
野で、特にスイッチドキャパシター回路に関する。
【０００２】
【従来の技術】現代のアナログと混合信号(即ち、デジ
タルとアナログ機能の両方を含む)の集積回路で行なわ
れるようなアナログ回路の分野では、スイッチドキャパ
シター技術は多くの用途で使用されている。一般に、ス
イッチドキャパシター回路(switched-capacitor circui
t)は、周期的に入力電圧をキャパシターに接続し、それ
が次にかけられた電圧に対応する電荷を保存する。キャ
パシターは次に、アンプ又は他の回路の入力に接続さ
れ、入力電圧を下流の回路に伝える。このように、サン
プルホールド機能は、通常スイッチドキャパシター技術
により実現される。スイッチドキャパシター技術の１つ
の重要な用途は、入力信号電圧を基準電圧と比較するこ
とである。この用途では、サンプリングキャパシター
は、初めに、バンドギャップ電圧基準回路又は基準電圧
を発生する同様の回路等により発生する基準電圧に接続
される。この基準電圧は、電源電圧と、温度と、製造工
程のパラメータとに対して比較的安定である。キャパシ
ターは次に、信号入力電圧を受けるため切替え可能に接
続され、キャパシター上の結果としての電荷が、信号入
力電圧と基準電圧の差に対応するようにされる。この結
果としての電荷は次に、アンプに検知され、アンプがそ
の差に対応する信号を発生する。次に、基準信号は、入
力電圧の次のサンプルのために、再度サンプリングキャ
パシターに接続される。
【０００３】スイッチドキャパシター付コンパレーター
機能は、多くの集積回路の用途で普通に使用されてい
る。この機能の1つの重要な使用は、パイプライン式ア
ナログ−デジタルコンバーター回路（ＡＤＣｓ）におけ
るものであり、その例は図１のＡＤＣ10としてブロック
線図の形で表される。ここに示すように、ＡＤＣ10は、
ラインＶIN上のアナログ入力を受取り、出力としてライ
ンＶOUT上に入力アナログ電圧に対応するｎビットのデ
ジタルワードを発生する。この機能を行うため、ＡＤＣ
10は、一連のアナログステージ４0から４kを備える。第
1ステージ４0は、ラインＶIN上のアナログ入力を受取
り、この入力電圧の大きさに基づき、ラインＤ0上にｍ
ビットのデジタル出力と、ラインＲＥＳ0上に剰余出力
を発生する。一般に、各ステージ4により発生するデジ
タルビットｍの数は2又はそれ以上である。ラインＲＥ
Ｓ0上の剰余電圧は、デジタル化オペレーションで実行
された「割り算」の余りである。図1に示すように、そ
れぞれの次のステージ４j（ステージ４1から４kの組か
ら）は、低次の前のステージ４j-1からラインＲＥＳj-1
上の剰余電圧を受取り、同様にラインＤj上にｍデジタ
ル出力ビットと、ラインＲＥＳj上に剰余アナログ電圧
を発生し、その剰余アナログ電圧がパイプライン式に次
のステージ４j+1に転送される。
【０００４】各ステージ４jのデジタルの結果は、対応
するラッチ６jに記憶され、その内容は、次々に加算器
８jにより次のステージ４j+1からのラインＤj+1上のデ
ジタル結果と合計される。最後の加算器８kの出力は、
ラインＶOUT上のｎビットのデジタル出力ワードであ
る。ＡＤＣ10のパイプライン効果は、ラッチ6のオペレ
ーションにより可能になり、いったんステージ４jがデ
ジタルの結果と剰余を得ると、それは、次のステージ4
j+1が前のサンプルからの結果を操作する間に、次のサ
ンプルの変換を始めることができる。このように、ＡＤ
Ｃ10の複数ステージ４j+ 1のそれぞれは、最後の加算器
８kにより発生したデジタルの結果の列を出しながら、
入力信号電圧ＶINの異なるサンプルを操作することがで
きる。
【０００５】図２は、図１のＡＤＣ10の例示のアナログ
ステージ４jの機能的構成を示す。図2に示すように、入
力電圧ＶINは、サブＡＤＣ5にかけられ、それがライン
Ｄj上にデジタル出力を生じ、これらのデジタル出力は
またサブＤＡＣ7にもかけられ、それがアナログ信号を
減算器9に与える。減算器9は、サンプルホールド回路3
によりサンプリングされ保持された入力電圧ＶINの値か
らサブＤＡＣ7からの出力を減算し、減算器9の出力は、
ゲインアンプ11により増幅されて、ラインＲＥＳj上に
次の下流のアナログステージ４j+1が使用するのに適し
た電圧範囲内のアナログ剰余電圧を生じる。
【０００６】典型的な現在のパイプライン式のＡＤＣで
は、各ステージ4のある機能は、1つの回路に結合され、
それはスイッチドキャパシター技術により実現される。
このような典型的な現在のパイプライン式のＡＤＣ例
は、レイスらの「10-ｂ 20Ｍサンプル/ｓアナログ-デジ
タルコンバーター」J. Solid State Circ., 第27巻3号
（アメリカ電気・電子通信学会1992年3月）351〜58頁に
記載されている。そこに記載されているように、サンプ
ルホールド3、減算器9、サブＤＡＣ7、アンプ11の機能
は、異なる入力電圧で作動するスイッチドキャパシター
アンプ回路に結合することができ、また２つの基準電圧
レベルに対して比較する。レイスらの論文による10ビッ
トの場合、9のステージのそれぞれは、スイッチドキャ
パシター入力で2つの基準電圧レベルを受取る。レイス
らの論文に例示され、当業者に知られるように、スイッ
チドキャパシター形のパイプライン式のＡＤＣ回路は、
ＡＤＣのパイプライン式構成を考慮すると、非常に高い
変換率で優れた分解能を示す。
【０００７】もちろん、当業者に知られるように、14ビ
ットと16ビットの精度のＡＤＣは、普通に使用され、近
い将来は更に高い精度のＡＤＣが期待される。レイスら
の論文に記述されている典型的なスイッチドキャパシタ
ー技術によれば、図3により説明すると、ＡＤＣの各ス
イッチドキャパシターステージは、サンプリングした差
動入力電圧の比較を行い、差動入力信号の各サンプルの
前に、サンプルノードを基準電圧にプレチャージ（事前
充電）する。もちろん、この比較を正確に行うには、基
準電圧は、電源、温度、製造工程パラメータの変動に対
して安定であり、またＡＤＣのスイッチングオペレーシ
ョンを考慮しても安定でなければならない。
【０００８】図３は、現在のパイプライン式のＡＤＣ
と、スイッチドキャパシター比較を使用する他の回路で
使用される従来の差動スイッチドキャパシターステージ
15jの例を示す。明確にするため、図3には、電荷注入電
流を最小にし、ある回路ノードでプレチャージ電圧をか
けるため、従来普通に含まれるデバイスは示さない。こ
の例では、スイッチドキャパシターステージ15jは、ラ
インＶin +とＶin -上に差動入力電圧と、2つの基準電圧
レベルＶrefpとＶrefnを受ける。動作において、スイッ
チドキャパシターステージ15jは、それぞれのキャパシ
ター入力を基準電圧ＶrefpとＶrefnにプレチャージした
後、ラインＶin +上の電圧をラインＶin -上の電圧と比較
する。基準電圧ＶrefpとＶrefnは、従来の例では、ライ
ンＶr上に電源電圧、温度、製造プロセスパラメータに
対して安定な電圧を発生するバンドギャップ回路12を含
む基準電圧回路20により発生する。バンドギャップ回路
12の色々の方法は当業者に知られている。この例では、
ラインＶrは、オペアンプ14の反転入力にかけられ、オ
ペアンプ14の非反転入力は接地されている。従来の回路
技術によれば、アンプ14の抵抗性入力とフィードバック
装置は、例示する反転と非反転出力の容量性結合と組み
合わさり、上述したように色々のパラメーターの変化に
対して安定であるスイッチドキャパシターステージ15j
と、他の同様のステージ（図示せず）への基準電圧refp
とＶrefnを提供する。
【０００９】スイッチドキャパシターステージ15jは、
差動オペアンプ16を備え、差動オペアンプ16は、ライン
Ｖin +とＶin -上の電圧のスイッチドキャパシターの比較
に応じて、ラインＶout +とＶout -上に差動電圧を発生す
る。この点で、入力電圧Ｖin +は、サンプルホールドキ
ャパシターＣＩＮ＋で、スイッチ17+によりノードＶAに
結合され、スイッチ18+によりフィードバックキャパシ
ターＣＦＢ＋に結合する。当業者に知られるように、各
スイッチ17+、18+と、スイッチドキャパシターステージ
15jの他のスイッチ17,18,19,21は、従来のｎチャンネル
ＭＯＳトランジスター、又はゲートで相補信号を受ける
並列ＣＭＯＳトランジスター等のパスゲートある。図3
に示すように、スイッチ17+、18+のそれぞれは、この装
置ではサンプルクロックであるクロックφ1により制御
される。基準電圧Ｖrefpは、増幅クロックφ2により制
御されるスイッチ19+により、サンプルホールドキャパ
シターＣＩＮ＋でノードＶAに結合される。クロックφ2
はまた、スイッチ21+により、アンプ16の非反転出力か
らのフィードバックが、フィードバックキャパシターＣ
ＦＢ＋を通ってアンプの反転入力へ結合するのを制御す
る。
【００１０】同様に、アンプ16の反転入力は、サンプル
ホールドキャパシターＣＩＮ−に接続され、その反対側
プレートはノードＶBでスイッチ19-を通って入力電圧Ｖ
in -に結合し、スイッチ19-を通って基準電圧Ｖrefnに結
合する。アンプ16の反転入力はまた、フィードバックキ
ャパシターＣＦＢ−の1方のプレートに接続する。フィ
ードバックキャパシターＣＦＢ−の反対側のプレート
は、スイッチ18-を通って入力電圧Ｖin -に結合し、スイ
ッチ21-を通ってアンプ16の反転出力でラインＶout -に
結合する。スイッチ17-と18-は、サンプルクロックφ1
により制御され、スイッチ19-と21-は、増幅クロックφ
2により制御される。
【００１１】サンプルクロックφ1と増幅クロックφ
2は、同じ周波数でクロック位相は重ならない。動作に
おいて、サンプルクロックφ1がアクティブ（この時増
幅クロックφ2は非アクティブ）のとき、スイッチドキ
ャパシターステージ15jによりサンプリングが行われ
る。この位相の間に、ノードＶAとＶBは、それぞれスイ
ッチ17+、17-を通って入力電圧Ｖin +とＶin -を受ける。
これらの入力電圧はまた、それぞれスイッチ18+、18-を
通って、フィードバックキャパシターＣＦＢ＋、ＣＦＢ
−にかけられる。増幅クロックφ2の位相がアクティブ
になる間（サンプルクロックφ1は非アクティブ）、ス
イッチ21+、21-は、それぞれ出力ラインＶout +とＶout -
からのフィードバックをそれぞれのフィードバックキャ
パシターＣＦＢ＋、ＣＦＢ−にかけ、適当な所望の特性
にしたがってアンプ16により増幅が行われる。次のサン
プルホールドオペレーションのために、増幅クロックφ
2のこのアクティブ位相の間に、基準電圧Ｖrefp、Ｖ
refnは、個々のスイッチ19+、19-を通ってそれぞれノー
ドＶA、ＶBにかけられ、入力電圧Ｖin +とＶin -の次のサ
ンプルが、前のサンプルと独立に正確に得られ（それら
の差を基準電圧差Ｖrefp−Ｖre fnと正確に比較する）る
ようにする。次にサンプルクロックφ1と増幅クロック
φ2の次のサイクルでオペレーションが繰り返され、入
力電圧Ｖin +とＶin -の次のサンプルを得て、増幅する。
【００１２】図３のスイッチドキャパシターステージ15
j等の従来のスイッチドキャパシター回路が、図３の基
準電圧回路20により発生する基準電圧上に実質的な負荷
を与えることが予測される。もちろん、この負荷はパイ
プライン式のＡＤＣ等の回路で悪化され、そこで複数の
スイッチドキャパシターステージ（典型的な高分解能Ａ
ＤＣの例では16ステージまで）が、基準電圧を受取り、
同時に入力を切替える。この負荷とこのような従来の回
路が行うスイッチングオペレーションのため、基準電圧
の安定性は妥協することができる。
【００１３】図4を参照すると、図３のスイッチドキャ
パシターステージ15j等のスイッチドキャパシター回路
により起こる基準電圧変動の最も悪い例を述べる。この
例では、図3の回路は、スイッチドキャパシターステー
ジ15jのスイッチドキャパシターにより与えられる合計
の負荷は、およそ数十ピコファラッドである場合として
シュミレートされる。図４に示す例では、3ボルトの最
小電源電圧を使用して、5ＭＨｚのクロック周波数
（φ1、φ2）で幾つかのサイクルについて、スイッチド
キャパシターステージ15jのシュミレートしたオペレー
ションにより、初期条件（即ち、時間ｔ＝０前）が確立
される、また入力電圧Ｖin +を基準電圧Ｖrefnに等しく
設定し、入力電圧Ｖin -を基準電圧Ｖrefpに等しく（即
ち、各入力電圧を反対の状態に）設定した。このオペレ
ーションは、サンプルホールドキャパシターＣＩＮ＋、
ＣＩＮ−の最大のキャパシター電圧振幅に対応する。時
間ｔ0で、入力電圧Ｖin +を基準電圧Ｖrefpに等しく設定
し、入力電圧Ｖin -を基準電圧Ｖrefnに等しく設定し
て、新しいサンプルが得られる。図４から明らかなよう
に、この条件では基準電圧差Ｖrefp−Ｖrefnは、時刻ｔ
＝０での電圧から、約90マイクロボルトだけ異なるより
低い電圧へ変化する。基準電圧差Ｖrefp−Ｖrefnが安定
化した後、このシミュレーションは、入力電圧Ｖin +を
基準電圧Ｖrefnに等しく設定し、入力電圧Ｖin -を基準
電圧Ｖrefpに等しく設定して、入力電圧を初期状態に戻
す。しかし、基準電圧差Ｖrefp−Ｖrefnは低い電圧に止
まらず、ほぼ時間ｔ＝０のときのレベルにほぼ等しい高
いレベルに戻る。実際の基準電圧差Ｖrefp−Ｖrefnは、
図４の最悪のケースの限界内で変化するであろう。
【００１４】このシュミレーションから明らかなよう
に、基準電圧差Ｖrefp−Ｖrefnは、スイッチドキャパシ
ターステージ15により与えられる負荷と、サンプルホー
ルドキャパシターＣＩＮ＋、ＣＩＮ−と基準電圧回路20
のキャパシターとの電荷の分配とにより、入力電圧の値
Ｖin +とＶin -に従って変化する。もちろん、この入力電
圧への依存は、ＡＤＣ等の用途では望ましくなく、そこ
では入力電圧の測定の正確さが非常に重要である。およ
そ90マイクロボルトの変動はある用途では許容範囲内で
あるが、このような変化は非常に正確なＡＤＣでは許容
できない、まさに基準電圧の安定性が、ＡＤＣ自体の正
確さ（即ち、ビット数）を制限する。逆に、基準電圧の
安定性が改善されると、精度のビットを追加して、ＡＤ
Ｃ回の構成と、正確なオペレーションが可能になる。
【００１５】
【発明が解決しようとする課題】それゆえ本発明の目的
は、基準電圧にかかるスイッチングの負荷が減少したス
イッチドキャパシター回路を提供することである。本発
明の別の目的は、最小のオーバーヘッドでスイッチドキ
ャパシター回路を容易に実行できる回路を提供すること
である。本発明の別の目的は、従来のＡＤＣより正確さ
が改善されたＡＤＣ等のスイッチドキャパシター回路を
複数含むパイプライン式のＡＤＣを提供することであ
る。本発明の他の目的と利点は、添付図面と共に次の本
発明の詳細な説明を参照すれば、当業者には明らかであ
ろう。
【００１６】
【課題を解決するための手段】本発明は、アンプを有す
るスイッチドキャパシター回路であり、少なくとも1つ
の入力が、サンプルホールドキャパシターにより、スイ
ッチに結合し、該スイッチを通って入力電圧と基準電圧
が、それぞれ重なり合わないサンプルと基準クロックの
位相でかけられる。該回路はまた、他のスイッチを含
み、サンプルと基準クロック位相の間の第３の重なり合
わない位相の間に、該スイッチを通して中間レベルの電
圧がサンプルホールドキャパシターにかけられる。中間
レベルの電圧をかけることが、基準電圧に与えられる最
悪の場合の負荷を制限し、その結果入力のスイッチング
の結果として基準電圧の変化を制限する。パイプライン
式のＡＤＣを実現すると、基準電圧変動が減少するの
で、アナログ−デジタル変換においてさらなるビット数
で正確にすることができる。
【００１７】
【発明の実施の形態及び実施例】次の発明の詳細な説明
を参照すれば当業者に明らかなように、本発明は多くの
代替の実現と用途がある。この点で、本発明の好適な実
施例は、差動スイッチドキャパシター回路に付いて記述
されているが、本発明は、シングルエンド形入力を有す
るスイッチドキャパシター回路で実現することができ
る。さらに、以下に記述するように、パイプライン式の
アナログ−デジタルコンバーター（ＡＤＣ）を備える回
路等の、数個から多数のスイッチドキャパシターステー
ジを有する回路で特に有利であるが、本発明の他の用途
でもまた本発明の利益がある。それゆえ、このような代
替の実現と用途は、特許請求の範囲に記載されているよ
うに本発明の範囲に入る。
【００１８】図5を参照すると、本発明の好適な実施例
の差動スイッチドキャパシターステージ35jが詳細に記
述されている。本発明の好適な実施例によれば、差動ス
イッチドキャパシターステージ35jは、差動オペアンプ3
6を備え、該差動オペアンプは、反転と非反転入力、及
び反転と非反転出力を有し、容量性で入力電圧に結合
し、（容量性フィードバックを有し）、差動サンプルホ
ールドアンプ回路ステージとして作動できるようになっ
ている。アンプ36の非反転入力は、サンプルホールドキ
ャパシターＣＩＮ＋の一方のプレートと、フィードバッ
クキャパシターＣＦＢ＋の一方のプレートに接続され
る。サンプルホールドキャパシターＣＩＮ＋の他方のプ
レートは、ノードＶAでスイッチ37＋を通って入力電圧
Ｖin +に、スイッチ39＋を通って基準電圧Ｖrefpに結合
する。フィードバックキャパシターＣＦＢ＋のアンプ36
の非反転入力の反対側のプレートは、スイッチ38＋を通
って入力電圧Ｖin +に、スイッチ41＋を通ってラインＶ
out -でアンプ36の非反転出力に結合する。スイッチ37
＋、38＋、39＋、41＋は、通常のパスゲート（例えば、
ＣＭＯＳ又はＮＭＯＳパスゲート）である。本発明のこ
の実施例では、スイッチ37＋、38＋は、サンプルクロッ
クφ1により制御され、スイッチ41＋は増幅クロックφ2
により制御される。さらに、スイッチ39＋は基準電圧ク
ロックφ2”により制御される。該基準電圧クロック
φ2”は、後述するように増幅クロックφ2のアクティブ
位相の後半部分の間アクティブにされる。
【００１９】アンプ36の反転入力は、同様にサンプルホ
ールドキャパシターＣＩＮ−の一方のプレートと、フィ
ードバックキャパシターＣＦＢ−の一方のプレートに接
続される。サンプルホールドキャパシターＣＩＮ−の反
対側のプレートは、ノードＶ Bでスイッチ37−を通って
入力電圧Ｖin -に、スイッチ39-を通って基準電圧Ｖref n
に結合し、一方フィードバックキャパシターＣＦＢ−の
反対側のプレートは、スイッチ38-を通って入力電圧Ｖ
in -に、スイッチ41-を通ってラインＶout +でアンプ36の
反転出力に結合する。スイッチ37+、38+、39+、41+につ
いて上述したのと同様に、スイッチ37-、38-、39-、41-
は、全て通常のパスゲートであり、単一のトランジスタ
ー又はＣＭＯＳパスゲートとして実行される。アンプ36
の非反転入力のスイッチ37+、38+、39+、41+と同様に、
スイッチ37-、38-はサンプルクロックφ1により制御さ
れ、スイッチ39-は基準電圧クロックφ2”により制御さ
れ、スイッチ41-は増幅クロックφ2により制御される。
【００２０】本発明の好適な実施例によれば、基準電圧
差Ｖrefp、Ｖrefnは、入力電圧Ｖin +、Ｖin -が変わり得
る電圧範囲の極限値を決める。例えば、入力電圧
Ｖin +、Ｖi n -が0.5ボルトから2.5ボルトまで変わる場
合、基準電圧差Ｖrefpは約2.5ボルトで、基準電圧Ｖ
refnは約0.5ボルトである。もちろん、入力電圧Ｖin +、
Ｖin -と基準電圧Ｖrefp、Ｖrefnの特定の範囲は、特定
の用途によって変化する。本発明の好適な実施例によれ
ば、ノードＶAとＶBは、それぞれスイッチ40+、40-を通
って第3の電圧Ｖmidに結合する。電圧Ｖmidは、基準電
圧Ｖrefp、Ｖrefnの間のレベルの電圧が好ましいが、電
圧Ｖmidの特定のレベルはオペレーションに重要ではな
いので規定しなくても良い。この例では、基準電圧Ｖ
refp、Ｖrefn自体から電圧Ｖmidを発生するため、電圧
ディバイダ42が設けられる。それは、従来の基準電圧Ｖ
refp、Ｖrefnの間に直列に接続された抵抗ディバイダ
と、出力とグラウンドの間に結合した安定化キャパシタ
ーによる。又は、電圧Ｖmidは電源電圧Ｖddとグラウン
ドの電圧分割から発生することができ、又は業界で知ら
れるように電圧発生器から第3の電圧として発生するこ
ともできる。しかし、次の記載から明らかなように、電
圧Ｖmidの実際のレベルは、重要ではなく、正確に生成
し又は規制する必要はない。
【００２１】本発明の好適な実施例によれば、電圧Ｖ
midは特定の入力で受取った基準電圧と、同じ入力にか
けられる入力信号の反対側の極限値の中間レベルの電圧
に選択される。もちろん、ここに述べた差動スイッチド
キャパシターの場合は、電圧Ｖ midは、入力電圧Ｖin +、
Ｖin -の範囲の極限値のほぼ中間に選択することがで
き、これらの極限値は基準電圧Ｖrefp、Ｖrefnにより決
められる。入力電圧Ｖin +、Ｖin -が0.5ボルトから2.5ボ
ルトまで変わる上述の例では、電圧Ｖmidは約1.5ボルト
が好ましい。もちろん、電圧Ｖmidの特定の電圧は、特
定の用途とそこで使用する特定の電圧により変化する。
さらに、図5に関連して記述した差動スイッチドキャパ
シターの場合は、差動サンプルノードＶA、ＶBへ差動電
圧Ｖmid +、Ｖmid -をかけることが有利である。
【００２２】スイッチ40+、40-は、それぞれプレチャー
ジクロックφ2'により制御される。本発明のこの好適な
実施例によれば、プレチャージクロックφ2'は、増幅ク
ロックφ2のアクティブ位相の早い部分の間アクティブ
にされる。このように、プレチャージクロックφ2'がア
クティブの間、ノードＶAとＶBは、ラインＶmidの電圧
を受取る。本発明の好適な実施例によれば、プレチャー
ジクロックφ2'のアクティブ位相は、サンプルクロック
φ1又は基準クロックφ2"のアクティブ位相には重なら
ず、各サイクルで、サンプルクロックφ1のアクティブ
位相の後、増幅クロックφ2のアクティブ位相の初期に
間に起こるのが好ましい。次の記載から明らかなよう
に、プレチャージクロックφ2'のアクティブ位相の持続
時間は、正確に選択し保持する必要はない。
【００２３】図6を参照すると、スイッチドキャパシタ
ーステージ35jのオペレーションの例が、入力電圧Ｖin +
が比較的低く（低い基準電圧Ｖrefnの近く）、Ｖin -が
比較的高い（高い基準電圧Ｖrefpの近く）サイクルに関
して記述される。時間ｔ0の前、ノードＶAは高い基準電
圧Ｖrefpであり、ノードＶBは低い基準電圧Ｖrefnであ
る。時間ｔ0の前には、全てのクロックφ1、φ2、
φ2'、φ2"は非アクティブで、ステージ35jの全てのス
イッチ37,38,39,40,41は開いている。時間ｔ0で、サン
プルクロックφ1のアクティブ位相が始まる。この時間
にスイッチドキャパシターステージ35jのスイッチ37+、
37-、38+、38-が閉じ、サンプルキャパシターＣＩＮ＋
でノードＶAに入力電圧Ｖin +をかけ、サンプルキャパシ
ターＣＩＮ−でノードＶBに入力電圧Ｖin -をかける。さ
らに、入力電圧Ｖin +、Ｖin -が、それぞれのスイッチ38
＋、38-を通って、それぞれフィードバックキャパシタ
ーＣＦＢ＋、ＣＦＢ−にかけられる。図6に示すよう
に、ノードＶAとＶBは、時間ｔ0の後、それぞれの入力
電圧Ｖin +、Ｖin -に向かって、それぞれ放電と充電をし
て、サンプルクロックφ1のアクティブ位相の間にこれ
らの入力電圧のレベルに到達する。この時間の間に、ア
ンプ36は、キャパシターＣＩＮ＋、ＣＩＮ−経由で入力
に得られた入力電圧のサンプルに基づいてライン
Ｖout -、Ｖout +に出力を発生し始める。所望の持続時間
の後、サンプルクロックφ1のアクティブ位相は、図６
の例の時間ｔ1の直ぐ前に終了し、それに応じてスイッ
チ37+、37-、38+、38-が開く。
【００２４】本発明の好適な実施例では、増幅クロック
φ2とプレチャージクロックφ2'は、時間ｔ1にアクティ
ブ位相が始まる。増幅クロックφ2のアクティブ位相
は、アンプ36により増幅を行い、一方プレチャージクロ
ックφ2'のアクティブ位相は、次のサイクルのためにス
イッチドキャパシターステージ35jを準備する。特に、
増幅クロックφ2のアクティブ位相は、スイッチ41+、41
-を閉じ、出力ラインＶo ut -、Ｖout +からのフィードバ
ックは、それぞれフィードバックキャパシターＣＦＢ
＋、ＣＦＢ−にかけられる。この位相の間、アンプ36
は、その増幅オペレーションを継続し、サンプリングさ
れた差動入力電圧Ｖin +、Ｖin -に従って、またフィード
バックキャパシターＣＦＢ＋、ＣＦＢ−経由でかけられ
る負のフィードバックに従って、出力ラインＶout -、Ｖ
out +に適当な差動電圧を発生する。
【００２５】プレチャージクロックφ2'の時間ｔ1の移
行は、スイッチ40+、40-を閉じ、この場合は電圧ディバ
イダ42により発生する電圧ＶmidがＶA、ＶBにかけられ
る。図6に示すように、ノードＶA、ＶBにおける電圧
は、それぞれ電圧Ｖmidへ向かって充電放電される。本
発明の好適な実施例によれば、プレチャージクロックφ
2'のアクティブパルスの持続時間ＰＷは極めて短く、例
えば5ＭＨｚの用途ではおよそ10nsecであり、これは、
本発明の利益を得るのに、ノードＶA、ＶBが実際に電圧
Ｖmidに達するのが必須でないことを考慮している。さ
らに上述したように、プレチャージクロックφ2'のアク
ティブ位相の間にノードＶA、ＶBが向けられる特定の電
圧Ｖmidは、特別に重要ではない。パルス幅ＰＷと電圧
Ｖmidのこれらの比較的緩い拘束は、スイッチ40+、40-
とプレチャージクロックφ2'は、ノードＶA、ＶBの電圧
を最悪の場合の反対状態の極限値（図6の例）から離れ
るようにし、入力電圧Ｖin +、Ｖin -の予期する範囲の中
間内の電圧に向かって行くように意図されているとする
考慮の結果である。プレチャージクロックφ2'のアクテ
ィブ位相の完了により、時間ｔ2の前にスイッチ40+、40
-は開く。
【００２６】時間ｔ2に、基準クロックφ2"はアクティ
ブ位相に入り、スイッチ39+、39-を閉じ、ノードＶA、
ＶBにそれぞれ基準電圧Ｖrefp、Ｖrefnをかける。この
スイッチ39+、39-を閉じることにより、ノードＶA、ＶB
をそれぞれ基準電圧Ｖrefp、Ｖ refnに充電放電し、次の
サイクルの準備をする。時間ｔ3の前に、増幅クロック
φ2と基準クロックφ2"は、次のサンプリングサイクル
の開始前に非アクティブ状態に戻る。本発明によれば、
ノードＶA、ＶBに電圧Ｖmidをかけるプレチャージクロ
ックφ2'のオペレーションにより、基準電圧Ｖrefp、Ｖ
refnの安定性が著しく改善され、これは主に基準電圧を
発生する回路に一定のインピーダンスを与えることによ
る。この改善は、基準電圧回路とスイッチドキャパシタ
ーステージのサンプルキャパシターの間の電荷の分布を
考慮することにより説明することができる。
【００２７】従来の基準電圧回路（図３の基準電圧回路
20等）は、スイッチドキャパシターステージ35のサンプ
ルキャパシターＶA、ＶBと比較して、出力に大きなキャ
パシターを備える。ある基準電圧Ｖrefに対して、合計
の電荷ＱTOTを、対応するキャパシタンスＣrefの電圧基
準キャパシターの電荷に、キャパシタンスＣsampleのサ
ンプルキャパシターの電荷を加えたものとして考慮しな
ければならない。もちろん、キャパシターの電荷は、単
にキャパシターのキャパシタンスとそこにかかる電圧の
積である。基準電圧Ｖrefが発生するがまだサンプルキ
ャパシタンスＣs ampleに接続されていない初期条件で
は、サンプルキャパシターにおける電圧は電圧Ｖpreで
あり、電荷の式は、次のようになる。 ＱTOT＝ＶrefＣref＋ＶpreＣsample いったん、スイッチが閉じられ、基準電圧をサンプルノ
ードにかけると（即ち、図３のスイッチ19+を閉じ
る）、サンプルと基準キャパシターのそれぞれにかかる
電圧は電圧Ｖfinに等しくなり、次の電荷の式に従う。 ＱTOT＝ＶfinＣref＋ＶfinＣsample これらの2つの式を結合して電圧Ｖfinについて解くと、 上述したように、サンプルキャパシターのキャパシタン
スＣsampleは、基準キャパシタンスＣrefと比較して非
常に小さい（即ち、およそ1000分の１）が、基準電圧が
かけられる前のサンプルキャパシターにおける初期電圧
Ｖpreが変化すると、基準電圧がかけられた後、必ず最
終電圧Ｖfinが変化する。これらの変化は、図４で最悪
の場合について上述した。絶対的には小さいが、最終基
準電圧Ｖfi nの変化は、正確なＡＤＣ等のスイッチドキ
ャパシター回路のある用途では、かなり制限される。
【００２８】上述したことに対して、本発明は、各サイ
クルで、基準電圧Ｖrefp、Ｖrefnをかける直前に、サン
プルキャパシターＣＩＮ＋、ＣＩＮ−が、同じ電圧にな
ることを保証することにより、基準電圧の変化を減少さ
せる。上述したように、これは、図6に示すように、基
準クロックφ2"のアクティブ位相の前に、プレチャージ
クロックφ2'のアクティブ位相の間にサンプルノードＶ
A、ＶBにＶmidをかけるスイッチ40+、40-により達成さ
れる。
【００２９】図7を参照すると、本発明の好適な実施例
のスイッチドキャパシターステージ35jのオペレーショ
ンのシミュレーションが記述され、本発明の企図した性
能を図3に述べた従来のスイッチドキャパシターステー
ジ35jと比較する。この例では、時間ｔ＝0前のスイッチ
ドキャパシターステージ35jの初期条件は、最小電源電
圧3ボルトを使用して、5ＭＨｚのクロック周波数
（φ1、φ2、φ2'、φ2"）における幾つかのサイクルの
シュミレートしたオペレーションにより確立される。こ
れらの初期化サイクルでは、入力電圧Ｖin +はＶrefnに
等しく、入力電圧Ｖin -はＶ refpに等しくセットされ、
反対の状態において各入力電圧を確立する。図4に示し
た従来のスイッチドキャパシターステージ35jのオペレ
ーションの例と同様に、時間ｔ＝0で、入力電圧Ｖin +を
Ｖrefpに等しく、入力電圧Ｖin -をＶrefnに等しくセッ
トして、新しいサンプルが得られる。このシミュレーシ
ョンのため図７に示すように、時間ｔ＝0で開始し、基
準電圧差Ｖrefp−Ｖrefnは、低い電圧に変化し、約20μ
秒で低電圧に安定する。
【００３０】しかし、本発明の好適な実施例による基準
電圧差Ｖrefp−Ｖrefnは、いったん落ち着くと安定なま
まである。図４に例示したシミュレーションと同様に、
スイッチドキャパシターステージ35jは、図７に示すシ
ミュレーションでは、入力電圧は、時間ｔ＝0の後約60
μｓｅｃで再度初期状態に戻り、入力電圧Ｖin +はＶre
fnに等しく、入力電圧Ｖin -はＶrefpに等しくセットさ
れる。図７から明らかなように、基準電圧差Ｖrefp−Ｖ
refnは、このスイッチングオペレーションにもかかわら
ずこの低い電圧のままである。それは、上述したように
サンプルノードＶ A、ＶBに電圧Ｖmidをかけるからであ
る。このように、本発明の好適な実施例では、スイッチ
ドキャパシター入力ステージのスイッチングの結果とし
ての基準電圧差Ｖrefp−Ｖrefnの変化は、非常に小さ
く、図7から明らかなように、5ＭＨｚで40サイクルの
後、変化は10μボルトより小さい。多くの用途で安定性
が望ましく、特に図８について述べるパイプライン式Ａ
ＤＣでは特に望ましい。
【００３１】図８は、本発明の好適な実施例によるパイ
プライン式のＡＤＣ50を示し、図５で上述したような一
連のスイッチドキャパシターステージ350から35kを備え
る。図8に示すように、スイッチドキャパシターステー
ジ35は、全てスイッチドキャパシターステージ35の結果
の必要なデジタル化を行うデジタルラッチ加算回路44と
組み合わされる。この点で、スイッチドキャパシタース
テージ350は、ラインＶin +とＶin -の差の電圧を受取
る。それに応じて、スイッチドキャパシターステージ35
0は、デジタルラッチ加算回路44にかかる出力を発生す
る。図8に示すように、スイッチドキャパシターステー
ジ350はまた、ラインＲＥＳ0上に差動剰余信号を発生
し、この信号は、このステージのデジタル化オペレーシ
ョンからのアナログの剰余に対応し、ラインＲＥＳ0が
かけられる次のスイッチドキャパシターステージ351の
組合わせによるオペレーションに好適な電圧レベルまで
増幅される。
【００３２】次にスイッチドキャパシターステージ351
は、デジタルラッチ加算回路44にかかるデジタル出力
と、ラインＲＥＳ1上に次のステージ352（図示せず）に
かける剰余信号を発生する。図8に示すように、ステー
ジ35の列は、ｋ番目のスイッチドキャパシターステージ
35kまで続く。ＡＤＣ50にはそれ以上のステージはない
ので、スイッチドキャパシターステージ35kは、剰余信
号を発生しない。デジタルラッチ加算回路44は、パイプ
ライン式ＡＤＣ50のデジタル出力をバスＤＡＴＡＯＵＴ
上に生じる。ｎビット精度（ｎは、14、16又はそれ以
上）のデジタル出力を発生するような現在のパイプライ
ン式のＡＤＣでは、スイッチドキャパシターステージ35
の数ｋ＋１は、ｎ−１まで増加する（即ち、15又はそれ
以上のステージ35）ことができる。本発明の好適な実施
例では、パイプライン式のＡＤＣ50にクロック発生回路
60も又設けられ、従来のクロック回路技術にしたがって
構成され、外部クロック信号又はラインＣＬＩＮに接続
された結晶振動子から、サンプルクロックφ1、増幅ク
ロックφ2、プレチャージクロックφ2'、基準クロック
φ2"の重なり合わない位相を発生し、これらは、各スイ
ッチドキャパシターステージ350から35kにかけられる。
サンプルクロックφ1、増幅クロックφ2、プレチャージ
クロックφ2'、基準クロックφ2"のアクティブ位相の相
対的なタイミングは、図6について上述したのに対応す
る。
【００３３】また図8に示すように、パイプライン式の
ＡＤＣ50は、図３について記述したように構成された電
圧基準回路20を備える。電圧基準回路20は、基準電圧Ｖ
refp、Ｖrefnを発生し、これらの電圧を並列に各スイッ
チドキャパシターステージ35 0から35kにかける。電圧基
準回路20はまた、基準電圧Ｖrefp、Ｖrefnを電圧ディバ
イダ42にかけ、それが次に電圧Ｖmidを発生し、それが
各スイッチドキャパシターステージ350から35kにかけら
れる。各スイッチドキャパシターステージ350から35
kは、基準電圧Ｖrefp、Ｖrefnを並列に受取り、サンプ
ルクロックφ1、増幅クロックφ2、プレチャージクロッ
クφ2'、基準クロックφ2"により同時に計時されること
を考慮すると、電圧基準回路20は、各スイッチドキャパ
シターステージ350から35kのそれぞれのサンプルホール
ドキャパシターＣＩＮ＋、ＣＩＮ−でのスイッチングに
よる累積する負荷が与えられる。しかし、上述した各ス
イッチドキャパシターステージ350から35kが、プレチャ
ージクロックφ2'の制御の下で、そのサンプルホールド
キャパシターＣＩＮ＋、ＣＩＮ−に電圧Ｖmidをかける
本発明の好適な実施例によれば、一定のインピーダンス
が電圧基準回路20に与えられ、その結果ＡＤＣ50のスイ
ッチングオペレーションで基準電圧Ｖrefp、Ｖ refnの安
定性が改善される。上述したように、この安定性の改善
により、パイプライン式ＡＤＣによりアナログ-デジタ
ルコンバーターで精度のビットを追加した実行が可能に
なり、従ってアナログ信号の処理にデジタル技術の有用
性が増す。
【００３４】図8について上述したように、ＡＤＣ50等
の本発明の多くの回路の用途は、数個から多数のスイッ
チドキャパシターステージを実現し、その各々がオンチ
ップ基準電圧回路から発生した基準電圧を使用する。こ
のような用途の動作において、基準電圧の安定性には多
くのサイクルを必要とすると予期される。例えば、本発
明の好適な実施例に従って配置したスイッチドキャパシ
ターステージ35jのシュミレーションから、そこにかか
る基準電圧は、40サイクルのオペレーションの後、10μ
ボルトより小さい精度に安定することが求められた。実
際の基準電圧の安定性は、サンプル、ホールド、増幅オ
ペレーションを実行するときのラテンシーによることが
分かった。上述したＡＤＣ50例等の高分解能パイプライ
ン式のＡＤＣは、適正なオペレーションに多くのサイク
ルを要することを考慮すると、このようなラテンシーは
しばしばもたらされ、特に正確さが増し有利である。
【００３５】しかし、本発明によれば、それぞれが基準
電圧を受取る数個から多数のスイッチドキャパシター回
路があり、同時に切替えられる集積回路においても、ス
イッチドキャパシター回路は、比較的高周波数で作動す
るように構成され、そこにかかる基準電圧は最小の負荷
とし、基準電圧の安定性が著しく改善される。従って、
本発明は、重要な利点を与える。特にパイプライン式の
アナログ-デジタルコンバーター等の現在の高性能の回
路の正確な機能が可能になる。本発明を特定の好適な実
施例について述べてきたが、当業者にはこの明細書と図
面を参照すれば、本発明の利点を得ることのできる多様
な変更、代替は明らかであろう。このような変更、代替
は、特許請求の範囲に記載されるように、本発明の範囲
内に入る。
【００３６】以上の記載に関連して、以下の各項を開示
する。 1. スイッチドキャパシター回路において、第1入力と
第1出力を有するアンプ、前記アンプの前記第１入力に
結合する第１プレートと、第1サンプルノードに第2プレ
ートを有する第1サンプルキャパシター、第1信号入力と
前記第1サンプルノードの間に結合し、第1クロック信号
を受取るための第1信号入力スイッチ、第1基準電圧入力
と前記第1サンプルノードの間に結合し、第２クロック
信号を受取るための第1基準入力スイッチ、プレチャー
ジ電圧と前記第1サンプルノードの間に結合し、プレチ
ャージクロック信号を受取るための第1プレチャージス
イッチ、及び、前記アンプの前記第1出力と前記アンプ
の前記第１入力の間に結合する第１フィードバックネッ
トワーク、を備えることを特徴とする回路。
【００３７】2. 前記第１項に記載したスイッチドキャ
パシター回路であって、前記第１基準電圧を発生する電
圧基準回路を備える回路。 3. 前記第２項に記載したスイッチドキャパシター回路
であって、前記第１入力電圧は、第１、第２極限値の間
の電圧範囲内で変化し、前記第１基準電圧は、前記電圧
範囲の前記第１極限値に近い電圧であり、前記第１基準
電圧と、前記入力電圧範囲の前記第２極限値の間のほぼ
中間の電圧のプレチャージ電圧を発生するプレチャージ
電圧発生回路を備える回路。 4. 前記第1項に記載したスイッチドキャパシター回路
であって、第１、第２クロック信号と、プレチャージク
ロック信号を発生し、前記第１、第２クロック信号と、
前記プレチャージクロック信号のアクティブ位相が相互
に重なり合わないようにするクロックジェネレーター回
路を備える回路。
【００３８】5． 前記第1項に記載したスイッチドキャ
パシター回路であって、前記フィードバックネットワー
クは、前記アンプの前記第１入力に結合する第１プレー
トと、第２プレートを有する第１フィードバックキャパ
シター、前記第１基準電圧入力と、前記フィードバック
キャパシターの前記第２プレートの間に結合し、前記第
１クロック信号により制御される第１基準フィードバッ
クスイッチ、及び、前記アンプの前記第１出力と、前記
フィードバックキャパシターの前記第２プレートの間に
結合し、前記増幅クロック信号により制御される第１出
力フィードバックスイッチを備える回路。
【００３９】6. 前記第1項に記載したスイッチドキャパ
シター回路であって、前記アンプは、第２入力と第２出
力を有し、前記アンプの前記第１、第２入力は差動入力
に対応し、前記アンプの前記第１、第２出力は差動出力
に対応し、前記アンプの第２入力に結合した第１プレー
トを有し、第２サンプルノードに第２プレートを有する
第２サンプルキャパシター、第２信号入力と前記第２サ
ンプルノードの間に結合し、前記第１クロック信号を受
取る第２信号入力スイッチ、第２基準電圧入力と前記第
２サンプルノードの間に結合し、前記第２クロック信号
を受取る第２基準入力スイッチ、及び、プレチャージ電
圧と前記サンプルノードの間に結合し、前記プレチャー
ジ信号を受取る第２プレチャージスイッチを備える回
路。
【００４０】7．前記第６項に記載したスイッチドキャ
パシター回路であって、前記第１、第２プレチャージス
イッチは、同じプレチャージ電圧に結合する回路。 8. 前記第６項に記載したスイッチドキャパシター回路
であって、前記第１、第２基準電圧を発生する電圧基準
回路を備える回路。 9． 前記第８項に記載したスイッチドキャパシター回
路であって、前記第１、第２基準電圧のほぼ中間のプレ
チャージ電圧を発生するプレチャージ電圧発生回路を備
える回路。 10. 前記第６項に記載したスイッチドキャパシター回路
であって、第１、第２クロック信号と、プレチャージク
ロック信号を発生し、前記第１、第２クロック信号と、
前記プレチャージクロック信号のアクティブ位相が相互
に重なり合わないようにするクロックジェネレーター回
路を備える回路。
【００４１】11． 前記第６項に記載したスイッチドキ
ャパシター回路であって、前記第１フィードバックネッ
トワークは、前記アンプの前記第１入力に結合する第１
プレートと、第２プレートを有する第１フィードバック
キャパシター、前記第１基準電圧入力と、前記フィード
バックキャパシターの前記第２プレートの間に結合し、
前記第１クロック信号により制御される第１基準フィー
ドバックスイッチ、及び、前記アンプの前記第１出力
と、前記第１フィードバックキャパシターの前記第２プ
レートの間に結合し、前記増幅クロック信号により制御
される第１出力フィードバックスイッチを備え、前記第
２フィードバックネットワークは、前記アンプの前記第
２入力に結合する第１プレートと、第２プレートを有す
る第２フィードバックキャパシター、前記第２基準電圧
入力と、前記第２フィードバックキャパシターの前記第
２プレートの間に結合し、前記第１クロック信号により
制御される第２基準フィードバックスイッチ、及び、前
記アンプの前記第２出力と、前記第２フィードバックキ
ャパシターの前記第２プレートの間に結合し、前記増幅
クロック信号により制御される第２出力フィードバック
スイッチを備える回路。
【００４２】12. アナログ−デジタルコンバーターに
おいて、第１、第２クロック信号と、プレチャージクロ
ック信号を発生し、前記第１、第２クロック信号と、前
記プレチャージクロック信号のアクティブ位相が相互に
重なり合わないようにするクロックジェネレーター回
路、第1基準電圧を発生する電圧基準回路、アナログ入
力とデジタル出力の間に直列に接続される複数のスイッ
チドキャパシターステージを備え、各ステージは、第1
入力と第1出力を有するアンプ、前記アンプの前記第１
入力に結合する第１プレートと、第1サンプルノードに
第2プレートを有する第1サンプルキャパシター、第1信
号入力と前記第1サンプルノードの間に結合し、第1クロ
ック信号を受取るための第1信号入力スイッチ、第1基準
電圧入力と前記第1サンプルノードの間に結合し、第２
クロック信号を受取るための第1基準入力スイッチ、プ
レチャージ電圧と前記第1サンプルノードの間に結合
し、プレチャージクロック信号を受取るための第1プレ
チャージスイッチ、及び、前記アンプの前記第1出力と
前記アンプの前記第１入力の間に結合する第１フィード
バックネットワークを備え、前記複数のスイッチドキャ
パシターステージの最初の１つは、前記アナログ入力に
結合する第1信号入力を有し、前記複数のスイッチドキ
ャパシターステージの最初の１つ以外の、前記複数のス
イッチドキャパシターステージのそれぞれの前記第１信
号入力は、直列になった前記複数のスイッチドキャパシ
ターステージの隣接する１つの出力に結合することを特
徴とするコンバーター。
【００４３】13. 前記第12項に記載したアナログ−デ
ジタルコンバーターであって、各前記複数のスイッチド
キャパシターステージの前記アンプは、第２入力と第２
出力を有し、前記アンプの前記第１、第２入力は差動入
力に対応し、前記アンプの前記第１、第２出力は差動出
力に対応し、前記電圧基準回路はまた、第2基準電圧を
発生し、各前記複数のスイッチドキャパシターステージ
は、前記アンプの第２入力に結合した第１プレートを有
し、第２サンプルノードに第２プレートを有する第２サ
ンプルキャパシター、第２信号入力と前記第２サンプル
ノードの間に結合し、前記第１クロック信号を受取る第
２信号入力スイッチ、第２基準電圧入力と前記第２サン
プルノードの間に結合し、前記第２クロック信号を受取
る第２基準入力スイッチ、及び、プレチャージ電圧と前
記サンプルノードの間に結合し、前記プレチャージ信号
を受取る第２プレチャージスイッチを備えるコンバータ
ー。 14. 前記第13項に記載したアナログ−デジタルコンバ
ーターであって、前記第１、第２基準電圧のほぼ中間の
プレチャージ電圧を発生するプレチャージ電圧発生回路
を備えるコンバーター。
【００４４】15. 前記第13項に記載したアナログ−デ
ジタルコンバーターであって、前記第１フィードバック
ネットワークは、前記アンプの前記第１入力に結合する
第１プレートと、第２プレートを有する第１フィードバ
ックキャパシター、前記第１基準電圧入力と、前記フィ
ードバックキャパシターの前記第２プレートの間に結合
し、前記第１クロック信号により制御される第１基準フ
ィードバックスイッチ、及び、前記アンプの前記第１出
力と、前記第１フィードバックキャパシターの前記第２
プレートの間に結合し、前記増幅クロック信号により制
御される第１出力フィードバックスイッチを備え、前記
第２フィードバックネットワークは、前記アンプの前記
第２入力に結合する第１プレートと、第２プレートを有
する第２フィードバックキャパシター、前記第２基準電
圧入力と、前記第２フィードバックキャパシターの前記
第２プレートの間に結合し、前記第１クロック信号によ
り制御される第２基準フィードバックスイッチ、及び、
前記アンプの前記第２出力と、前記第２フィードバック
キャパシターの前記第２プレートの間に結合し、前記増
幅クロック信号により制御される第２出力フィードバッ
クスイッチを備えるコンバーター。
【００４５】16. 第1と第2極限値の間の電圧範囲で変
化する第１入力電圧を受取る第１入力と、第１フィード
バックネットワークにより前記第1入力に結合する第1出
力とを有するアンプを備えるスイッチドキャパシター回
路を作動する方法において、選択した持続時間だけ第１
入力スイッチを閉じ、第１サンプルホールドキャパシタ
ーの一方のプレートで第１入力電圧を第１サンプルノー
ドに結合し、第１サンプルホールドキャパシターは、前
記アンプの前記第１入力に結合する第２プレートを有
し、前記第１入力スイッチを閉じるステップの後、選択
した持続時間だけ第１プレチャージスイッチを閉じ、プ
レチャージ電圧を前記第１サンプルノードにかけ、前記
第１プレチャージスイッチを閉じるステップの後、選択
した持続時間だけ第１基準入力スイッチを閉じ、前記電
圧範囲の前記第１極限値の近くの第１基準電圧を前記第
１サンプルノードにかけ、前記第１基準電圧は、前記第
１基準電圧と、電圧範囲の前記第２極限値の間の電圧で
あることを特徴とする方法。
【００４６】17. 前記第16項に記載した方法であっ
て、前記第1入力スイッチを閉じることは、第1クロック
信号のアクティブ位相を前記第１入力スイッチにかける
ことからなり、前記第１プレチャージスイッチを閉じる
ことは、プレチャージクロック信号のアクティブ位相を
前記第１プレチャージスイッチにかけることからなり、
前記第１基準入力スイッチを閉じることは、第２クロッ
ク信号のアクティブ位相を前記第１基準入力スイッチに
かけることからなり、前記第1クロック信号、前記第２
クロック信号、前記プレチャージクロック信号のアクテ
ィブ位相は相互に重なり合わない方法。
【００４７】18. 前記第17項に記載した方法であっ
て、前記第１フィードバックネットワークは、前記アン
プの前記第１入力に結合する第１プレートと、第２プレ
ートを有する第１フィードバックキャパシター、前記第
１基準電圧入力と、前記フィードバックキャパシターの
前記第２プレートの間に結合し、前記第１クロック信号
により制御される第１基準フィードバックスイッチ、及
び、前記アンプの前記第１出力と、前記フィードバック
キャパシターの前記第２プレートの間に結合する第１出
力フィードバックスイッチを備え、第1クロック信号の
アクティブ位相を前記第1入力スイッチにかけるステッ
プはさらに、増幅クロック信号のアクティブ位相を前記
第１基準フィードバックスイッチにかけることを備え、
第２クロック信号のアクティブ位相を前記第1基準入力
スイッチにかけるステップはさらに、前記増幅クロック
信号のアクティブ位相を前記第１出力フィードバックス
イッチにかけることを備える方法。
【００４８】19. 前記第16項に記載した方法であっ
て、前記アンプはまた、第２入力と第２出力を有し、前
記アンプの前記第１、第２入力は差動入力に対応し、前
記アンプの前記第１、第２出力は差動出力に対応し、前
記方法は、前記第１入力スイッチを閉じるステップの間
に、選択した持続時間だけ第２入力スイッチを閉じ、第
２サンプルホールドキャパシターの一方のプレートで第
２入力電圧を第２サンプルノードに結合し、前記第２サ
ンプルホールドキャパシターは、前記アンプの前記第２
入力に結合する第２プレートを有し、前記第１プレチャ
ージスイッチを閉じるステップの間に、選択した持続時
間だけ第２プレチャージスイッチを閉じ、前記プレチャ
ージ電圧を前記第２サンプルノードにかけ、前記第１基
準入力スイッチを閉じるステップの間に、選択した持続
時間だけ第２基準入力スイッチを閉じ、第2基準電圧を
第2サンプルノードにかけるステップを備える方法。
【００４９】20. 前記第18項に記載した方法であっ
て、前記第１、第２入力スイッチを閉じるステップは、
第１クロック信号のアクティブ位相を前記第１、第２入
力スイッチに同時にかけることからなり、前記第１、第
２プレチャージスイッチを閉じるステップは、プレチャ
ージクロック信号のアクティブ位相を第１、第２プレチ
ャージスイッチに同時にかけることからなり、前記第
１、第２基準入力スイッチを閉じるステップは、第２ク
ロック信号のアクティブ位相を前記第１、第２入力スイ
ッチに同時にかけることからなり、前記第1クロック信
号、前記第２クロック信号、前記プレチャージクロック
信号のアクティブ位相は相互に重なり合わない方法。
【００５０】21. スイッチドキャパシター回路(35)、
及びそれを組み込んだアナログ−デジタルコンバーター
(50)が開示される。開示されたスイッチドキャパシター
回路(35)は、サンプルホールド、増幅オペレーションで
どちらの差動出力電圧（Ｖout +、Ｖout -）が発生するか
に基づいて、、差動入力信号電圧（Ｖin +、Ｖin -）、及
び差動基準電圧(Ｖrefp、Ｖrefn)を受取る。パイプライ
ン式のＡＤＣ(50)におけるように、複数のスイッチドキ
ャパシター回路(35)が実現され、それぞれが電圧基準回
路(20)から差動基準電圧(Ｖrefp、Ｖrefn)を受取る。ス
イッチドキャパシター回路(35)に、サンプルクロック
(φ1)と増幅クロック(φ2)に加えて、プレチャージクロ
ック(φ2')が設けられ、サンプルノード(ＶA、ＶB)を基
準電圧(Ｖref p、Ｖrefn)に接続する基準クロック(φ2")
のアクティブ位相の前に、スイッチドキャパシター回路
(35)のサンプルノード(ＶA、ＶB)を中間レベルの電圧
(Ｖmid)に接続する。その結果、スイッチドキャパシタ
ー回路(35)により電圧基準回路(20)に与えられる負荷
は、著しく減少する。
【図面の簡単な説明】
【図１】 従来のパイプライン式アナログ−デジタルコ
ンバーター（ＡＤＣ）のブロック形電気線図。
【図２】 図１のパイプライン式ＡＤＣの従来のステー
ジのブロック形電気線図。
【図３】 図１のパイプライン式ＡＤＣで使用される、
従来の差動スイッチドキャパシターステージとこれに伴
う電圧基準回路の概略の電気線図。
【図４】 図３の差動スイッチドキャパシターステージ
のオペレーションをシュミレーションした時間に対する
電圧の図。
【図５】 本発明の好適な実施例の差動スイッチドキャ
パシターステージの概略の電気線図。
【図６】 本発明の好適な実施例の図５の差動スイッチ
ドキャパシターステージのオペレーションを示すタイミ
ング図。
【図７】 本発明の好適な実施例の図５の差動スイッチ
ドキャパシターステージのオペレーションをシュミレー
ションした時間に対する電圧の図。
【図８】 本発明の好適な実施例の図５の差動スイッチ
ドキャパシターステージを組込んだパイプライン式ＡＤ
Ｃのブロック形電気線図。
【符号の説明】
4 アナログステージ 6 ラッチ 8 加算器 9 減算器 10 ＡＤＣ 11 ゲインアンプ 12 バンドギャップ回路 14 オペアンプ 15 スイッチドキャパシターステージ 16 差動オペアンプ 17,18,19,21 スイッチ 20 基準電圧回路 35 スイッチドキャパシターステージ 36 差動オペアンプ 37,38,39,40,41 スイッチ 42 電圧ディバイダ 44 デジタルラット加算回路 60 クロック発生回路

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 スイッチドキャパシター回路におい
    て、 第1入力と第1出力を有するアンプ、 前記アンプの前記第１入力に結合する第１プレートと、
    第1サンプルノードに第2プレートを有する第1サンプル
    キャパシター、 第1信号入力と前記第1サンプルノードの間に結合し、第
    1クロック信号を受取るための第1信号入力スイッチ、 第1基準電圧入力と前記第1サンプルノードの間に結合
    し、第２クロック信号を受取るための第1基準入力スイ
    ッチ、 プレチャージ電圧と前記第1サンプルノードの間に結合
    し、プレチャージクロック信号を受取るための第1プレ
    チャージスイッチ、及び、 前記アンプの前記第1出力と前記アンプの前記第１入力
    の間に結合する第１フィードバックネットワーク、を備
    えることを特徴とする回路。
  2. 【請求項２】 第1と第2極限値の間の電圧範囲で変化す
    る第１入力電圧を受取る第１入力と、第１フィードバッ
    クネットワークにより前記第1入力に結合する第1出力と
    を有するアンプを備えるスイッチドキャパシター回路を
    作動する方法において、 選択した持続時間だけ第１入力スイッチを閉じ、第１サ
    ンプルホールドキャパシターの一方のプレートで第１入
    力電圧を第１サンプルノードに結合し、第１サンプルホ
    ールドキャパシターは、前記アンプの前記第１入力に結
    合する第２プレートを有し、 前記第１入力スイッチを閉じるステップの後、選択した
    持続時間だけ第１プレチャージスイッチを閉じ、プレチ
    ャージ電圧を前記第１サンプルノードにかけ、 前記第１プレチャージスイッチを閉じるステップの後、
    選択した持続時間だけ第１基準入力スイッチを閉じ、前
    記電圧範囲の前記第１極限値の近くの第１基準電圧を前
    記第１サンプルノードにかけ、 前記第１基準電圧は、前記第１基準電圧と、電圧範囲の
    前記第２極限値の間の電圧であることを特徴とする方
    法。
JP11241733A 1998-08-28 1999-08-27 基準電圧の負荷を軽減したスイッチドキャパシタ―回路 Abandoned JP2000201054A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US9833498P 1998-08-28 1998-08-28
US60/098334 1998-08-28

Publications (1)

Publication Number Publication Date
JP2000201054A true JP2000201054A (ja) 2000-07-18

Family

ID=22268828

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11241733A Abandoned JP2000201054A (ja) 1998-08-28 1999-08-27 基準電圧の負荷を軽減したスイッチドキャパシタ―回路

Country Status (5)

Country Link
US (1) US6249240B1 (ja)
EP (1) EP0982863B1 (ja)
JP (1) JP2000201054A (ja)
AT (1) ATE308823T1 (ja)
DE (1) DE69928057T2 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002305448A (ja) * 2001-04-04 2002-10-18 Sony Corp サンプルホールド回路と該回路を用いたａｄ変換器
JP2005160013A (ja) * 2003-11-26 2005-06-16 Hynix Semiconductor Inc Ａ／ｄコンバータ及び半導体装置
JP2006033304A (ja) * 2004-07-15 2006-02-02 Daio Denki Kk スイッチトキャパシタ回路及びパイプラインａ／ｄ変換器
US7286074B2 (en) 2004-07-28 2007-10-23 Renesas Technology Corporation Semiconductor integrated circuit for communication including analog-to-digital conversion circuit
JP2010068444A (ja) * 2008-09-12 2010-03-25 Asahi Kasei Electronics Co Ltd パイプライン型ａ／ｄコンバータ及びパイプライン型ａ／ｄコンバータの制御方法
JP2010093795A (ja) * 2008-09-12 2010-04-22 Asahi Kasei Electronics Co Ltd スイッチトキャパシタ回路

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6566933B1 (en) * 1999-07-23 2003-05-20 Pmc-Sierra, Inc. Switched capacitor transmitter pre-driver
US6452152B1 (en) * 2000-02-22 2002-09-17 Pixim, Inc. Sense amplifier having a precision analog reference level for use with image sensors
US6567028B2 (en) * 2001-10-12 2003-05-20 Micron Technology, Inc. Reference voltage stabilization in CMOS sensors
US6515612B1 (en) 2001-10-23 2003-02-04 Agere Systems, Inc. Method and system to reduce signal-dependent charge drawn from reference voltage in switched capacitor circuits
JP3597812B2 (ja) * 2001-11-21 2004-12-08 株式会社半導体理工学研究センター 擬似差動増幅回路及び擬似差動増幅回路を使用したａ／ｄ変換器
US6617908B1 (en) * 2002-03-22 2003-09-09 Cirrus Logic, Inc. Switched-capacitor circuits with reduced distortion
US6784824B1 (en) * 2002-08-29 2004-08-31 Xilinx, Inc. Analog-to-digital converter which is substantially independent of capacitor mismatch
TW586264B (en) * 2003-04-14 2004-05-01 Realtek Semiconductor Corp Amplifying circuit
US20050035891A1 (en) * 2003-08-14 2005-02-17 Tripath Technology, Inc. Digital-to-analog converter with level control
US6906658B2 (en) * 2003-08-28 2005-06-14 Texas Instruments Incorporated Reducing droop in a reference signal provided to ADCs
US20050151576A1 (en) * 2003-09-23 2005-07-14 Chao-Cheng Lee Adjustable impedance circuit
JP2005354627A (ja) * 2004-06-14 2005-12-22 Matsushita Electric Ind Co Ltd パイプラインａ／ｄ変換器
US7109902B2 (en) * 2004-06-30 2006-09-19 Texas Instruments Incorporated Method and system for sampling a signal
US7358801B2 (en) * 2004-08-16 2008-04-15 Texas Instruments Incorporated Reducing noise and/or power consumption in a switched capacitor amplifier sampling a reference voltage
US7009549B1 (en) 2004-12-30 2006-03-07 Texas Instruments Incorporated Switched-capacitor circuit with scaled reference voltage
US7183812B2 (en) * 2005-03-23 2007-02-27 Analog Devices, Inc. Stable systems for comparing and converting signals
US7095356B1 (en) * 2005-09-20 2006-08-22 Texas Instruments Incorporated Providing reference voltage with desired accuracy in a short duration to a dynamically varying load
US7522086B2 (en) * 2005-12-29 2009-04-21 Cambridge Analog Technologies, Inc. Reference circuits for sampled-data circuits
US7397412B1 (en) 2006-02-03 2008-07-08 Marvell International Ltd. Low power analog to digital converter
US7268720B1 (en) 2006-06-30 2007-09-11 Analog Devices, Inc. Converter networks for generation of MDAC reference signals
US20090058473A1 (en) * 2007-09-05 2009-03-05 International Business Machines Corporation Active pre-emphasis for passive rc networks
GB2458902B (en) * 2008-03-31 2011-12-28 Wolfson Microelectronics Plc Switched-capacitor circuit
US7636057B2 (en) * 2008-05-02 2009-12-22 Analog Devices, Inc. Fast, efficient reference networks for providing low-impedance reference signals to signal converter systems
US7652601B2 (en) * 2008-05-02 2010-01-26 Analog Devices, Inc. Fast, efficient reference networks for providing low-impedance reference signals to signal processing systems
US7830288B2 (en) * 2008-05-02 2010-11-09 Analog Devices, Inc. Fast, efficient reference networks for providing low-impedance reference signals to signal processing systems
CN101771411B (zh) * 2008-12-31 2012-06-06 中芯国际集成电路制造(上海)有限公司 模数/数模转换器
US8581769B2 (en) * 2011-11-22 2013-11-12 Stmicroelectronics International N.V. Multiplying digital-to-analog converter configured to maintain impedance balancing
US8730073B1 (en) * 2012-12-18 2014-05-20 Broadcom Corporation Pipelined analog-to-digital converter with dedicated clock cycle for quantization
US9559707B2 (en) * 2014-10-23 2017-01-31 Lattice Semiconductor Corporation Phase locked loop with sub-harmonic locking prevention functionality
US10311962B2 (en) 2017-02-23 2019-06-04 Mediatek Inc. Differential sampling circuit
US11264959B2 (en) * 2020-06-16 2022-03-01 Texas Instruments Incorporated Reference precharge system

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4237390A (en) 1978-09-28 1980-12-02 National Semiconductor Corporation Switching comparator
US5187390A (en) 1991-07-12 1993-02-16 Crystal Semiconductor Corporation Input sampling switch charge conservation
US5351050A (en) 1992-11-03 1994-09-27 Crystal Semiconductor Corporation Detent switching of summing node capacitors of a delta-sigma modulator
US5644257A (en) 1993-03-24 1997-07-01 Crystal Semiconductor Corporation Sampling circuit charge management
EP0747849A1 (de) * 1995-06-07 1996-12-11 Landis & Gyr Technology Innovation AG SC-Integrator mit umschaltbarer Polarität
US5574457A (en) 1995-06-12 1996-11-12 Motorola, Inc. Switched capacitor gain stage

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002305448A (ja) * 2001-04-04 2002-10-18 Sony Corp サンプルホールド回路と該回路を用いたａｄ変換器
JP2005160013A (ja) * 2003-11-26 2005-06-16 Hynix Semiconductor Inc Ａ／ｄコンバータ及び半導体装置
JP2006033304A (ja) * 2004-07-15 2006-02-02 Daio Denki Kk スイッチトキャパシタ回路及びパイプラインａ／ｄ変換器
US7286074B2 (en) 2004-07-28 2007-10-23 Renesas Technology Corporation Semiconductor integrated circuit for communication including analog-to-digital conversion circuit
JP2010068444A (ja) * 2008-09-12 2010-03-25 Asahi Kasei Electronics Co Ltd パイプライン型ａ／ｄコンバータ及びパイプライン型ａ／ｄコンバータの制御方法
JP2010093795A (ja) * 2008-09-12 2010-04-22 Asahi Kasei Electronics Co Ltd スイッチトキャパシタ回路

Also Published As

Publication number Publication date
US6249240B1 (en) 2001-06-19
ATE308823T1 (de) 2005-11-15
DE69928057T2 (de) 2006-07-13
EP0982863A1 (en) 2000-03-01
DE69928057D1 (de) 2005-12-08
EP0982863B1 (en) 2005-11-02

Similar Documents

Publication Publication Date Title
JP2000201054A (ja) 基準電圧の負荷を軽減したスイッチドキャパシタ―回路
JP4022272B2 (ja) スイッチドキャパシタ利得段
US6967611B2 (en) Optimized reference voltage generation using switched capacitor scaling for data converters
US5710563A (en) Pipeline analog to digital converter architecture with reduced mismatch error
US8730072B2 (en) Interleaved ADC calibration
US20130106632A1 (en) Calibration of interleaved adc
US7884748B2 (en) Ramp-based analog to digital converters
US10742228B2 (en) Successive approximation register (SAR) analog to digital converter (ADC) with overlapping reference voltage ranges
US6229472B1 (en) A/D converter
US7002507B2 (en) Pipelined and cyclic analog-to-digital converters
WO2024082732A1 (zh) 一种集成参考电压产生的模数转换器及校准方法
US5784016A (en) Self-calibration technique for pipe line A/D converters
Liu et al. A 10-bit self-clocked SAR ADC with enhanced energy efficiency for multi-sensor applications
Liu et al. A 10-bit 2.5-GS/s two-step ADC with selective time-domain quantization in 28-nm CMOS
US5977893A (en) Method for testing charge redistribution type digital-to-analog and analog-to-digital converters
WO2005041418A1 (en) A dual residue pipelined ad converter
WO2019227846A1 (en) Successive approximation register (sar) analog to digital converter (adc) with switchable reference voltage
US6094155A (en) Dual reference voltage buffer and method for updating CDAC bit capacitors
EP3840226B1 (en) Device and method for enhancing voltage regulation performance
US20040130468A1 (en) Differential sampling circuit for generating a differential input signal DC offset
JP7159634B2 (ja) コンパレータ及びａｄ変換器
JPH114166A (ja) 逐次比較型ａ／ｄ変換器
JPS59104827A (ja) アナログ−デジタル変換用集積回路
Panetas-Felouris et al. Digital to Pulse-Width Converter for Time-Mode PWM signal processing
JPH11112305A (ja) 電圧比較器、演算増幅器、アナログ−デジタル変換器およびアナログ−デジタル変換回路

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060714

A762 Written abandonment of application

Free format text: JAPANESE INTERMEDIATE CODE: A762

Effective date: 20081210