JPH114166A - 逐次比較型ａ／ｄ変換器 - Google Patents
逐次比較型ａ／ｄ変換器Info
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- JPH114166A JPH114166A JP9154981A JP15498197A JPH114166A JP H114166 A JPH114166 A JP H114166A JP 9154981 A JP9154981 A JP 9154981A JP 15498197 A JP15498197 A JP 15498197A JP H114166 A JPH114166 A JP H114166A
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M3/422—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
- H03M3/424—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a multiple bit one
- H03M3/426—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a multiple bit one the quantiser being a successive approximation type analogue/digital converter
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 逐次比較型Ａ／Ｄ変換器おいて、変換時間を
増加することなく、かつ回路規模や消費電力もほとんど
増加させずに、分解能を向上してダイナミックレンジを
広げることを目的とする。 【解決手段】 入力部のサンプルホールド回路を複数の
スイッチ３〜１０とキャパシタ１１〜１３と演算増幅器
１４からなる積分回路に置き換え、基準電圧用Ｄ／Ａ変
換器１７の出力を利用して負帰還ループが形成されるよ
うに積分回路へ帰還をかけることにより、ノイズシェー
ピング効果によって低周波領域の量子化雑音が抑圧され
てダイナミックレンジが改善される。
増加することなく、かつ回路規模や消費電力もほとんど
増加させずに、分解能を向上してダイナミックレンジを
広げることを目的とする。 【解決手段】 入力部のサンプルホールド回路を複数の
スイッチ３〜１０とキャパシタ１１〜１３と演算増幅器
１４からなる積分回路に置き換え、基準電圧用Ｄ／Ａ変
換器１７の出力を利用して負帰還ループが形成されるよ
うに積分回路へ帰還をかけることにより、ノイズシェー
ピング効果によって低周波領域の量子化雑音が抑圧され
てダイナミックレンジが改善される。
Description
【０００１】
【発明の属する技術分野】本発明は、入力されたアナロ
グ信号を標本化・量子化してディジタル値で出力する逐
次比較型Ａ／Ｄ変換器に関するものである。
グ信号を標本化・量子化してディジタル値で出力する逐
次比較型Ａ／Ｄ変換器に関するものである。
【０００２】
【従来の技術】逐次比較型Ａ／Ｄ変換器は、アナログ信
号を量子化するＡ／Ｄ変換器の回路方式の一種であり、
入力されたアナログ信号を基準電圧と比較し、基準電圧
の値を入力アナログ信号とほぼ等しくなるまで変化さ
せ、そのときの値をディジタル値で出力するものであ
る。
号を量子化するＡ／Ｄ変換器の回路方式の一種であり、
入力されたアナログ信号を基準電圧と比較し、基準電圧
の値を入力アナログ信号とほぼ等しくなるまで変化さ
せ、そのときの値をディジタル値で出力するものであ
る。
【０００３】まず、入力信号のフルスケール値の約１／
２に相当する基準電圧との比較が行われる。その結果、
入力信号が基準電圧より大きければ、ディジタル出力の
第１のビット（ＭＳＢ）を１とし、基準電圧の値を保持
する。もし、入力信号が基準電圧より小さければ、ディ
ジタル出力の第１のビット（ＭＳＢ）を０とし、基準電
圧の値をゼロへ戻す。
２に相当する基準電圧との比較が行われる。その結果、
入力信号が基準電圧より大きければ、ディジタル出力の
第１のビット（ＭＳＢ）を１とし、基準電圧の値を保持
する。もし、入力信号が基準電圧より小さければ、ディ
ジタル出力の第１のビット（ＭＳＢ）を０とし、基準電
圧の値をゼロへ戻す。
【０００４】次に、入力信号のフルスケール値の約１／
４に相当する電圧を基準電圧に加算し、比較が行われ
る。その結果、入力信号が基準電圧より大きければ、デ
ィジタル出力の第２のビットを１とし、基準電圧の値を
保持する。もし、入力信号が基準電圧より小さければ、
ディジタル出力の第２のビットを０とし、基準電圧の値
を元に戻す。
４に相当する電圧を基準電圧に加算し、比較が行われ
る。その結果、入力信号が基準電圧より大きければ、デ
ィジタル出力の第２のビットを１とし、基準電圧の値を
保持する。もし、入力信号が基準電圧より小さければ、
ディジタル出力の第２のビットを０とし、基準電圧の値
を元に戻す。
【０００５】以上の動作を、ｎビットＡ／Ｄ変換器では
第ｎのビットの値が決まるまで合計ｎ回繰り返すこと
で、入力アナログ信号の量子化値がｎビットのディジタ
ル出力として得られる。
第ｎのビットの値が決まるまで合計ｎ回繰り返すこと
で、入力アナログ信号の量子化値がｎビットのディジタ
ル出力として得られる。
【０００６】通常、基準電圧の発生源にはＤ／Ａ変換器
が用いられる。このとき、上記の動作はＤ／Ａ変換器の
ディジタル入力の各ビットを操作することで実現でき、
ｎ回の繰り返し動作が終了した後、そのときのＤ／Ａ変
換器のディジタル入力の値が逐次比較型Ａ／Ｄ変換器と
しての量子化出力となる。
が用いられる。このとき、上記の動作はＤ／Ａ変換器の
ディジタル入力の各ビットを操作することで実現でき、
ｎ回の繰り返し動作が終了した後、そのときのＤ／Ａ変
換器のディジタル入力の値が逐次比較型Ａ／Ｄ変換器と
しての量子化出力となる。
【０００７】図６に従来の逐次比較型Ａ／Ｄ変換器の構
成を示す。図６において、２３はアナログ信号の入力端
子、２４は量子化されたディジタル信号の出力端子、２
５は入力アナログ信号のサンプルホールド（Ｓ／Ｈ）回
路、２６はコンパレータである。２７は制御回路で、サ
ンプルホールド回路２５でサンプルホールドされた入力
信号と基準電圧がほぼ等しくなるようにＤ／Ａ変換器２
８をｎビットで制御する。２８は基準電圧を発生するＤ
／Ａ変換器である。サンプルホールド回路２５は、例え
ば図７に示すように、入力端子２９、出力端子３０、ク
ロック信号でオン、オフされるスイッチ３１、キャパシ
タ３２、演算増幅器３３からなる回路で実現される。
成を示す。図６において、２３はアナログ信号の入力端
子、２４は量子化されたディジタル信号の出力端子、２
５は入力アナログ信号のサンプルホールド（Ｓ／Ｈ）回
路、２６はコンパレータである。２７は制御回路で、サ
ンプルホールド回路２５でサンプルホールドされた入力
信号と基準電圧がほぼ等しくなるようにＤ／Ａ変換器２
８をｎビットで制御する。２８は基準電圧を発生するＤ
／Ａ変換器である。サンプルホールド回路２５は、例え
ば図７に示すように、入力端子２９、出力端子３０、ク
ロック信号でオン、オフされるスイッチ３１、キャパシ
タ３２、演算増幅器３３からなる回路で実現される。
【０００８】従来の逐次比較型Ａ／Ｄ変換器の動作を、
ｎ＝３の場合を例にとって詳しく説明する。まず、入力
端子２３から入力されたアナログ信号は、サンプルホー
ルド回路２５で以下の３つのステップを実行する期間保
持される。図８はその動作を説明するタイミングチャー
トである。
ｎ＝３の場合を例にとって詳しく説明する。まず、入力
端子２３から入力されたアナログ信号は、サンプルホー
ルド回路２５で以下の３つのステップを実行する期間保
持される。図８はその動作を説明するタイミングチャー
トである。
【０００９】第１のステップにおいて、制御回路２７
は、入力信号のフルスケール値の約１／２に相当する基
準電圧を発生するために、Ｄ／Ａ変換器２８へ３ビット
のデータ”１００”を出力する。このとき、Ｄ／Ａ変換
器２８のフルスケール振幅は、逐次比較型Ａ／Ｄ変換器
の入力信号のフルスケール値に等しく設定されている。
次に、コンパレータ２６により、サンプルホールドされ
たアナログ入力信号であるサンプルホールド回路２５の
出力が、コンパレータ２６で基準電圧であるＤ／Ａ変換
器の出力と大小関係が比較される。続いて、制御回路２
７は、コンパレータ２６の出力をモニタし、アナログ入
力信号が基準電圧より大きければそのまま”１００”を
出力し、小さければ”０００”を出力する。この時点で
の制御回路２７の出力を”ａ００”とする。
は、入力信号のフルスケール値の約１／２に相当する基
準電圧を発生するために、Ｄ／Ａ変換器２８へ３ビット
のデータ”１００”を出力する。このとき、Ｄ／Ａ変換
器２８のフルスケール振幅は、逐次比較型Ａ／Ｄ変換器
の入力信号のフルスケール値に等しく設定されている。
次に、コンパレータ２６により、サンプルホールドされ
たアナログ入力信号であるサンプルホールド回路２５の
出力が、コンパレータ２６で基準電圧であるＤ／Ａ変換
器の出力と大小関係が比較される。続いて、制御回路２
７は、コンパレータ２６の出力をモニタし、アナログ入
力信号が基準電圧より大きければそのまま”１００”を
出力し、小さければ”０００”を出力する。この時点で
の制御回路２７の出力を”ａ００”とする。
【００１０】第２のステップでは、制御回路２７は、入
力信号のフルスケール値の約１／４に相当する基準電圧
を加算するために、Ｄ／Ａ変換器２８へ”ａ１０”を出
力する。次に、第１のステップと同様にして、コンパレ
ータ２６により、サンプルホールド回路２５の出力が、
コンパレータ２６で基準電圧であるＤ／Ａ変換器の出力
と大小関係が比較される。続いて、制御回路２７は、コ
ンパレータ２６の出力をモニタし、アナログ入力信号が
基準電圧より大きければそのまま”ａ１０”を出力し、
小さければ”ａ００”を出力する。この時点での制御回
路２７の出力を”ａｂ０”とする。
力信号のフルスケール値の約１／４に相当する基準電圧
を加算するために、Ｄ／Ａ変換器２８へ”ａ１０”を出
力する。次に、第１のステップと同様にして、コンパレ
ータ２６により、サンプルホールド回路２５の出力が、
コンパレータ２６で基準電圧であるＤ／Ａ変換器の出力
と大小関係が比較される。続いて、制御回路２７は、コ
ンパレータ２６の出力をモニタし、アナログ入力信号が
基準電圧より大きければそのまま”ａ１０”を出力し、
小さければ”ａ００”を出力する。この時点での制御回
路２７の出力を”ａｂ０”とする。
【００１１】第３のステップでは、制御回路２７は、入
力信号のフルスケール値の約１／８に相当する基準電圧
を加算するために、Ｄ／Ａ変換器２８へ”ａｂ１”を出
力する。次に、第１、第２のステップと同様にして、コ
ンパレータ２６により、サンプルホールド回路２５の出
力が、コンパレータ２６で基準電圧であるＤ／Ａ変換器
の出力と大小関係が比較される。続いて、制御回路２７
は、コンパレータ２６の出力をモニタし、アナログ入力
信号が基準電圧より大きければそのまま”ａｂ１”を出
力し、小さければ”ａｂ０”を出力する。この時点での
制御回路２７の出力を”ａｂｃ”とする。
力信号のフルスケール値の約１／８に相当する基準電圧
を加算するために、Ｄ／Ａ変換器２８へ”ａｂ１”を出
力する。次に、第１、第２のステップと同様にして、コ
ンパレータ２６により、サンプルホールド回路２５の出
力が、コンパレータ２６で基準電圧であるＤ／Ａ変換器
の出力と大小関係が比較される。続いて、制御回路２７
は、コンパレータ２６の出力をモニタし、アナログ入力
信号が基準電圧より大きければそのまま”ａｂ１”を出
力し、小さければ”ａｂ０”を出力する。この時点での
制御回路２７の出力を”ａｂｃ”とする。
【００１２】以上の動作により、Ｄ／Ａ変換器２８の出
力電圧は、サンプルホールド回路２５の出力電圧に近づ
けられていくため、第３のステップまで終了した後のＤ
／Ａ変換器２８の入力”ａｂｃ”が、入力端子２３へ入
力されたアナログ信号の量子化値（ディジタル出力）と
なる。このとき、出力端子２４から得られる出力信号に
は量子化雑音が含まれており、例えば図９に示すような
周波数スペクトラムを有する。
力電圧は、サンプルホールド回路２５の出力電圧に近づ
けられていくため、第３のステップまで終了した後のＤ
／Ａ変換器２８の入力”ａｂｃ”が、入力端子２３へ入
力されたアナログ信号の量子化値（ディジタル出力）と
なる。このとき、出力端子２４から得られる出力信号に
は量子化雑音が含まれており、例えば図９に示すような
周波数スペクトラムを有する。
【００１３】
【発明が解決しようとする課題】しかしながら、上記従
来の逐次比較型Ａ／Ｄ変換器においては、分解能を上げ
てダイナミックレンジを広げようとすると、入力信号と
基準電圧との比較のステップ数が増えることによって変
換時間が長くなり、サンプリング周波数が下がってしま
うという問題を有していた。
来の逐次比較型Ａ／Ｄ変換器においては、分解能を上げ
てダイナミックレンジを広げようとすると、入力信号と
基準電圧との比較のステップ数が増えることによって変
換時間が長くなり、サンプリング周波数が下がってしま
うという問題を有していた。
【００１４】本発明は、上記従来の問題を解決するもの
で、逐次比較型Ａ／Ｄ変換器に内蔵された基準電圧用Ｄ
／Ａ変換器の出力を、逐次比較型Ａ／Ｄ変換器の入力部
へ負帰還させることにより、回路規模・消費電力・変換
時間をほとんど増加させずに、ノイズシェーピング効果
によって実質的により高い分解能が得られる逐次比較型
Ａ／Ｄ変換器を提供することを目的とする。
で、逐次比較型Ａ／Ｄ変換器に内蔵された基準電圧用Ｄ
／Ａ変換器の出力を、逐次比較型Ａ／Ｄ変換器の入力部
へ負帰還させることにより、回路規模・消費電力・変換
時間をほとんど増加させずに、ノイズシェーピング効果
によって実質的により高い分解能が得られる逐次比較型
Ａ／Ｄ変換器を提供することを目的とする。
【００１５】
【課題を解決するための手段】上記問題を解決するため
に本発明は、サンプルホールド回路が積分回路として動
作するようにキャパシタとスイッチを追加し、Ｄ／Ａ変
換器の出力を積分回路に接続して負帰還ループを形成す
ることにより、回路規模・消費電流・変換時間をほとん
ど増加せずに、分解能を上げてダイナミックレンジを広
げた逐次比較型Ａ／Ｄ変換器を実現することが可能にな
る。
に本発明は、サンプルホールド回路が積分回路として動
作するようにキャパシタとスイッチを追加し、Ｄ／Ａ変
換器の出力を積分回路に接続して負帰還ループを形成す
ることにより、回路規模・消費電流・変換時間をほとん
ど増加せずに、分解能を上げてダイナミックレンジを広
げた逐次比較型Ａ／Ｄ変換器を実現することが可能にな
る。
【００１６】
【発明の実施の形態】本発明の請求項１に記載の発明
は、基準電圧を発生するＤ／Ａ変換器と、入力アナログ
信号をサンプルホールドするサンプルホールド回路と、
前記サンプルホールド回路の出力と前記Ｄ／Ａ変換器か
らの基準電圧とを比較するコンパレータと、前記コンパ
レータの出力をモニタしてアナログ入力信号と基準電圧
との大小関係を比較し、前記基準電圧の値が入力アナロ
グ信号とほぼ等しくなるように前記Ｄ／Ａ変換器を制御
する制御回路とを備えた逐次比較型Ａ／Ｄ変換器におい
て、前記サンプルホールド回路を複数のスイッチとキャ
パシタからなる積分回路とし、前記Ｄ／Ａ変換器から出
力された基準電圧を利用して負帰還ループが形成される
ように前記積分回路へ帰還をかけることを特徴とする逐
次比較型Ａ／Ｄ変換器であり、アナログ信号入力端子へ
信号を入力し、Ｄ／Ａ変換器の制御データを量子化出力
として取り出し、入力信号と１サンプル前の量子化出力
の差をとって積分してからＡ／Ｄ変換することにより、
ノイズシェーピング効果により量子化雑音が高周波領域
へ追いやられて、低周波領域のダイナミックレンジが向
上した逐次比較型Ａ／Ｄ変換器が得られる。
は、基準電圧を発生するＤ／Ａ変換器と、入力アナログ
信号をサンプルホールドするサンプルホールド回路と、
前記サンプルホールド回路の出力と前記Ｄ／Ａ変換器か
らの基準電圧とを比較するコンパレータと、前記コンパ
レータの出力をモニタしてアナログ入力信号と基準電圧
との大小関係を比較し、前記基準電圧の値が入力アナロ
グ信号とほぼ等しくなるように前記Ｄ／Ａ変換器を制御
する制御回路とを備えた逐次比較型Ａ／Ｄ変換器におい
て、前記サンプルホールド回路を複数のスイッチとキャ
パシタからなる積分回路とし、前記Ｄ／Ａ変換器から出
力された基準電圧を利用して負帰還ループが形成される
ように前記積分回路へ帰還をかけることを特徴とする逐
次比較型Ａ／Ｄ変換器であり、アナログ信号入力端子へ
信号を入力し、Ｄ／Ａ変換器の制御データを量子化出力
として取り出し、入力信号と１サンプル前の量子化出力
の差をとって積分してからＡ／Ｄ変換することにより、
ノイズシェーピング効果により量子化雑音が高周波領域
へ追いやられて、低周波領域のダイナミックレンジが向
上した逐次比較型Ａ／Ｄ変換器が得られる。
【００１７】本発明の請求項２に記載の発明は、基準電
圧を発生するＤ／Ａ変換器と、アナログ信号の入力端子
と、一端が前記アナログ信号入力端子に接続された第１
のスイッチと、一端が前記第１のスイッチに接続された
第１の入力キャパシタと、一端が前記第１の入力キャパ
シタの他端に接続され、他端が接地された第２のスイッ
チと、一端が前記第１のスイッチと前記第１の入力キャ
パシタに共通接続され、他端が接地された第３のスイッ
チと、一端が前記第１の入力キャパシタと前記第２のス
イッチに共通接続された第４のスイッチと、一端が前記
Ｄ／Ａ変換器出力端子に接続された第５のスイッチと、
一端が前記第５のスイッチに接続された第２の入力キャ
パシタと、一端が前記第２の入力キャパシタの他端に接
続され、他端が接地された第６のスイッチと、一端が前
記第５のスイッチと第２の入力キャパシタに共通接続さ
れた第７のスイッチと、一端が前記第２の入力キャパシ
タと前記第６のスイッチに共通接続された第８のスイッ
チと、反転入力端子が前記第４および第８のスイッチに
共通接続され、非反転入力端子が接地された演算増幅器
と、一端が前記演算増幅器の反転入力端子に接続され、
他端が前記演算増幅器の出力端子に接続された積分キャ
パシタと、信号入力端子が前記演算増幅器の出力端子に
接続され、リファレンス入力端子が前記Ｄ／Ａ変換器に
接続されたコンパレータと、コンパレータの出力をモニ
タしてアナログ入力信号と基準電圧との大小関係を比較
しながら前記Ｄ／Ａ変換器を制御する制御回路とを備
え、標本化周期毎に前記第１の入力キャパシタの電荷と
前記第２の入力キャパシタの電荷の差分に相当する電荷
が前記積分キャパシタへ転送されるように前記第１から
第８のスイッチをオン・オフさせることを特徴とする逐
次比較型Ａ／Ｄ変換器であり、アナログ信号入力端子へ
信号を入力し、Ｄ／Ａ変換器の制御データを量子化出力
として取り出し、入力信号と１サンプル前の量子化出力
の差をとって積分してからＡ／Ｄ変換することにより、
ノイズシェーピング効果により量子化雑音が高周波領域
へ追いやられて、低周波領域のダイナミックレンジが向
上した逐次比較型Ａ／Ｄ変換器が得られる。
圧を発生するＤ／Ａ変換器と、アナログ信号の入力端子
と、一端が前記アナログ信号入力端子に接続された第１
のスイッチと、一端が前記第１のスイッチに接続された
第１の入力キャパシタと、一端が前記第１の入力キャパ
シタの他端に接続され、他端が接地された第２のスイッ
チと、一端が前記第１のスイッチと前記第１の入力キャ
パシタに共通接続され、他端が接地された第３のスイッ
チと、一端が前記第１の入力キャパシタと前記第２のス
イッチに共通接続された第４のスイッチと、一端が前記
Ｄ／Ａ変換器出力端子に接続された第５のスイッチと、
一端が前記第５のスイッチに接続された第２の入力キャ
パシタと、一端が前記第２の入力キャパシタの他端に接
続され、他端が接地された第６のスイッチと、一端が前
記第５のスイッチと第２の入力キャパシタに共通接続さ
れた第７のスイッチと、一端が前記第２の入力キャパシ
タと前記第６のスイッチに共通接続された第８のスイッ
チと、反転入力端子が前記第４および第８のスイッチに
共通接続され、非反転入力端子が接地された演算増幅器
と、一端が前記演算増幅器の反転入力端子に接続され、
他端が前記演算増幅器の出力端子に接続された積分キャ
パシタと、信号入力端子が前記演算増幅器の出力端子に
接続され、リファレンス入力端子が前記Ｄ／Ａ変換器に
接続されたコンパレータと、コンパレータの出力をモニ
タしてアナログ入力信号と基準電圧との大小関係を比較
しながら前記Ｄ／Ａ変換器を制御する制御回路とを備
え、標本化周期毎に前記第１の入力キャパシタの電荷と
前記第２の入力キャパシタの電荷の差分に相当する電荷
が前記積分キャパシタへ転送されるように前記第１から
第８のスイッチをオン・オフさせることを特徴とする逐
次比較型Ａ／Ｄ変換器であり、アナログ信号入力端子へ
信号を入力し、Ｄ／Ａ変換器の制御データを量子化出力
として取り出し、入力信号と１サンプル前の量子化出力
の差をとって積分してからＡ／Ｄ変換することにより、
ノイズシェーピング効果により量子化雑音が高周波領域
へ追いやられて、低周波領域のダイナミックレンジが向
上した逐次比較型Ａ／Ｄ変換器が得られる。
【００１８】以下、本発明の実施の形態について、図１
から図５を用いて説明する。 （実施の形態）図１は本発明の実施の形態を示し、図１
において、１はアナログ信号の入力端子、２は量子化さ
れたディジタル信号の出力端子である。３〜１０はクロ
ック信号によりオン・オフされるスイッチで、例えばＣ
ＭＯＳアナログスイッチで構成される。１１〜１３はキ
ャパシタ、１４は演算増幅器である。１５はコンパレー
タで、２つの入力端子の信号の大小関係を比較して結果
を２値振幅の論理信号で出力するものである。１６は制
御回路、１７は基準電圧を発生するＤ／Ａ変換器であ
る。
から図５を用いて説明する。 （実施の形態）図１は本発明の実施の形態を示し、図１
において、１はアナログ信号の入力端子、２は量子化さ
れたディジタル信号の出力端子である。３〜１０はクロ
ック信号によりオン・オフされるスイッチで、例えばＣ
ＭＯＳアナログスイッチで構成される。１１〜１３はキ
ャパシタ、１４は演算増幅器である。１５はコンパレー
タで、２つの入力端子の信号の大小関係を比較して結果
を２値振幅の論理信号で出力するものである。１６は制
御回路、１７は基準電圧を発生するＤ／Ａ変換器であ
る。
【００１９】以下、さらに詳細に説明する。１はアナロ
グ信号が入力される逐次比較型Ａ／Ｄ変換器の入力端
子、２は量子化されたディジタル信号が出力される逐次
比較型Ａ／Ｄ変換器の出力端子である。３は一端がアナ
ログ信号入力端子１に接続された第１のスイッチ、１１
は一端が第１のスイッチ３に接続された第１の入力キャ
パシタ、４は一端が第１の入力キャパシタ１１の他端に
接続され、他端が接地された第２のスイッチ、５は一端
が第１のスイッチ３と第１の入力キャパシタ１１に共通
接続され、他端が接地された第３のスイッチ、６は一端
が第１の入力キャパシタ１１と第２のスイッチ４に共通
接続された第４のスイッチ、７は一端がＤ／Ａ変換器１
７の出力端子に接続された第５のスイッチ、１２は一端
が第５のスイッチ７に接続された第２の入力キャパシ
タ、８は一端が第２の入力キャパシタ１２の他端に接続
され、他端が接地された第６のスイッチ、９は一端が第
５のスイッチ７と第２の入力キャパシタ１２に共通接続
された第７のスイッチ、１０は一端が第２の入力キャパ
シタ１２と第６のスイッチ８に共通接続された第８のス
イッチ、１４は反転入力端子が第４および第８のスイッ
チ６、１０に共通接続され、非反転入力端子が接地され
た演算増幅器、１３は一端が演算増幅器１４の反転入力
端子に接続され、他端が演算増幅器１４の出力端子に接
続された積分キャパシタ、１５は信号入力端子が演算増
幅器１４の出力端子に接続され、リファレンス入力端子
がＤ／Ａ変換器１７に接続されたコンパレータ、１６は
コンパレータ１５の出力をモニタしてアナログ入力信号
と基準電圧との大小関係を比較しながらＤ／Ａ変換器１
７を制御する制御回路、１７は制御回路の出力端子とコ
ンパレータ１５のリファレンス入力端子および第５のス
イッチ７との間に接続されて基準電圧を発生するＤ／Ａ
変換器である。
グ信号が入力される逐次比較型Ａ／Ｄ変換器の入力端
子、２は量子化されたディジタル信号が出力される逐次
比較型Ａ／Ｄ変換器の出力端子である。３は一端がアナ
ログ信号入力端子１に接続された第１のスイッチ、１１
は一端が第１のスイッチ３に接続された第１の入力キャ
パシタ、４は一端が第１の入力キャパシタ１１の他端に
接続され、他端が接地された第２のスイッチ、５は一端
が第１のスイッチ３と第１の入力キャパシタ１１に共通
接続され、他端が接地された第３のスイッチ、６は一端
が第１の入力キャパシタ１１と第２のスイッチ４に共通
接続された第４のスイッチ、７は一端がＤ／Ａ変換器１
７の出力端子に接続された第５のスイッチ、１２は一端
が第５のスイッチ７に接続された第２の入力キャパシ
タ、８は一端が第２の入力キャパシタ１２の他端に接続
され、他端が接地された第６のスイッチ、９は一端が第
５のスイッチ７と第２の入力キャパシタ１２に共通接続
された第７のスイッチ、１０は一端が第２の入力キャパ
シタ１２と第６のスイッチ８に共通接続された第８のス
イッチ、１４は反転入力端子が第４および第８のスイッ
チ６、１０に共通接続され、非反転入力端子が接地され
た演算増幅器、１３は一端が演算増幅器１４の反転入力
端子に接続され、他端が演算増幅器１４の出力端子に接
続された積分キャパシタ、１５は信号入力端子が演算増
幅器１４の出力端子に接続され、リファレンス入力端子
がＤ／Ａ変換器１７に接続されたコンパレータ、１６は
コンパレータ１５の出力をモニタしてアナログ入力信号
と基準電圧との大小関係を比較しながらＤ／Ａ変換器１
７を制御する制御回路、１７は制御回路の出力端子とコ
ンパレータ１５のリファレンス入力端子および第５のス
イッチ７との間に接続されて基準電圧を発生するＤ／Ａ
変換器である。
【００２０】以上のように構成された逐次比較型Ａ／Ｄ
変換器の動作について、図１〜図５を用いて説明する。
図２のクロックφ１，クロックφ２は、スイッチ３〜１
０をオン・オフさせるためのクロック信号であり、信号
振幅がＨｉｇｈレベルでスイッチはオンし、信号振幅が
Ｌｏｗレベルでスイッチはオフする。Ｄｏｕｔは制御回
路１６がＤ／Ａ変換器１７へ出力するｎビットの制御デ
ータである。
変換器の動作について、図１〜図５を用いて説明する。
図２のクロックφ１，クロックφ２は、スイッチ３〜１
０をオン・オフさせるためのクロック信号であり、信号
振幅がＨｉｇｈレベルでスイッチはオンし、信号振幅が
Ｌｏｗレベルでスイッチはオフする。Ｄｏｕｔは制御回
路１６がＤ／Ａ変換器１７へ出力するｎビットの制御デ
ータである。
【００２１】時刻ｔ１においてスイッチ３，４がオンす
ると、入力キャパシタ１１は入力端子１の電圧Ｖｉ（ｔ
１）により充電される。このとき入力キャパシタ１１に
蓄えられる電荷Ｑ１（ｔ１）は次式により表せる。 Ｑ１（ｔ１）＝Ｃ１・Ｖｉ（ｔ１） ・・・（１） 続いて、時刻ｔ１’においてスイッチ５，６がオンする
と、入力キャパシタ１１は、演算増幅器１４の仮想接地
点とグランドとの間に接続され、蓄えられていた電荷を
放電する。演算増幅器１４の反転入力端子のインピーダ
ンスは非常に高いため、キャパシタ１１が放電した電荷
はすべて積分キャパシタ１３へ転送される。
ると、入力キャパシタ１１は入力端子１の電圧Ｖｉ（ｔ
１）により充電される。このとき入力キャパシタ１１に
蓄えられる電荷Ｑ１（ｔ１）は次式により表せる。 Ｑ１（ｔ１）＝Ｃ１・Ｖｉ（ｔ１） ・・・（１） 続いて、時刻ｔ１’においてスイッチ５，６がオンする
と、入力キャパシタ１１は、演算増幅器１４の仮想接地
点とグランドとの間に接続され、蓄えられていた電荷を
放電する。演算増幅器１４の反転入力端子のインピーダ
ンスは非常に高いため、キャパシタ１１が放電した電荷
はすべて積分キャパシタ１３へ転送される。
【００２２】一方、時刻ｔ１においてスイッチ８，９が
オンすると、入力キャパシタ１２は両端が接地され、蓄
えられていた電荷を放電する。続いて、時刻ｔ１’にお
いてスイッチ７，１０がオンすると、入力キャパシタ１
２は、Ｄ／Ａ変換器１７の出力電圧Ｖｄ（ｔ１）により
充電される。入力キャパシタ１２は、演算増幅器１４の
仮想接地点とＤ／Ａ変換器１７の出力との間に接続され
るため、このとき入力キャパシタ１２に蓄えられる電荷
Ｑ２（ｔ１’）は次式により表せる。 Ｑ２（ｔ１’）＝−Ｃ２・Ｖｄ（ｔ１） ・・・（２）
オンすると、入力キャパシタ１２は両端が接地され、蓄
えられていた電荷を放電する。続いて、時刻ｔ１’にお
いてスイッチ７，１０がオンすると、入力キャパシタ１
２は、Ｄ／Ａ変換器１７の出力電圧Ｖｄ（ｔ１）により
充電される。入力キャパシタ１２は、演算増幅器１４の
仮想接地点とＤ／Ａ変換器１７の出力との間に接続され
るため、このとき入力キャパシタ１２に蓄えられる電荷
Ｑ２（ｔ１’）は次式により表せる。 Ｑ２（ｔ１’）＝−Ｃ２・Ｖｄ（ｔ１） ・・・（２）
【００２３】また、同時に、キャパシタ１２へ蓄えられ
た電荷と等しい値の電荷が積分キャパシタ１３へ転送さ
れる。このとき、時刻ｔ１’における積分キャパシタ１
２の電荷Ｑ３（ｔ１’）は、時刻ｔ１における積分キャ
パシタ１３の電荷をＱ３（ｔ１）とすると、次式により
表せる。 Ｑ３（ｔ１’）＝Ｑ１（ｔ１）−Ｑ２（ｔ１’）＋Ｑ３（ｔ１）・・（３） また、時刻ｔ１’において積分キャパシタ１２に蓄えら
れる電荷Ｑ３（ｔ１’）は、演算増幅器１４の出力端子
の電圧をＶｏ（ｔ１’）とすれば次式によっても表せ
る。 Ｑ３（ｔ１’）＝Ｃ３・Ｖｏ（ｔ１’） ・・・（４）
た電荷と等しい値の電荷が積分キャパシタ１３へ転送さ
れる。このとき、時刻ｔ１’における積分キャパシタ１
２の電荷Ｑ３（ｔ１’）は、時刻ｔ１における積分キャ
パシタ１３の電荷をＱ３（ｔ１）とすると、次式により
表せる。 Ｑ３（ｔ１’）＝Ｑ１（ｔ１）−Ｑ２（ｔ１’）＋Ｑ３（ｔ１）・・（３） また、時刻ｔ１’において積分キャパシタ１２に蓄えら
れる電荷Ｑ３（ｔ１’）は、演算増幅器１４の出力端子
の電圧をＶｏ（ｔ１’）とすれば次式によっても表せ
る。 Ｑ３（ｔ１’）＝Ｃ３・Ｖｏ（ｔ１’） ・・・（４）
【００２４】したがって、時刻ｔ１’における演算増幅
器１４の出力電圧は次式により表せる。 Ｖｏ（ｔ１’）＝（Ｃ１／Ｃ３）・Ｖｉ（ｔ１） −（Ｃ２／Ｃ３）・Ｖｄ（ｔ１）＋Ｖｏ（ｔ０）・・・（５） これは、入力端子１の電圧Ｖｉ（ｔ１）は（Ｃ１／Ｃ
３）倍され、Ｄ／Ａ変換器１７の出力電圧Ｖｄ（ｔ１）
は−（Ｃ２／Ｃ３）倍され、これらが加算された後に積
分される演算が行われることを示している。
器１４の出力電圧は次式により表せる。 Ｖｏ（ｔ１’）＝（Ｃ１／Ｃ３）・Ｖｉ（ｔ１） −（Ｃ２／Ｃ３）・Ｖｄ（ｔ１）＋Ｖｏ（ｔ０）・・・（５） これは、入力端子１の電圧Ｖｉ（ｔ１）は（Ｃ１／Ｃ
３）倍され、Ｄ／Ａ変換器１７の出力電圧Ｖｄ（ｔ１）
は−（Ｃ２／Ｃ３）倍され、これらが加算された後に積
分される演算が行われることを示している。
【００２５】この演算増幅器１４の出力は、コンパレー
タ１５へ入力され、図６を用いて説明した従来の逐次比
較型Ａ／Ｄ変換器と同様の動作によって量子化される。
したがって、図１に示した装置は、アナログ入力信号と
１サンプル前の量子化出力との差をとって積分してから
量子化するＡ／Ｄ変換器として動作する。
タ１５へ入力され、図６を用いて説明した従来の逐次比
較型Ａ／Ｄ変換器と同様の動作によって量子化される。
したがって、図１に示した装置は、アナログ入力信号と
１サンプル前の量子化出力との差をとって積分してから
量子化するＡ／Ｄ変換器として動作する。
【００２６】図３は図１に示したＡ／Ｄ変換器をモデル
化して示したものである。図３において、１８はアナロ
グ信号の入力端子、１９は量子化されたディジタル信号
の出力端子、２０は伝達関数で表された積分回路、２１
は量子化雑音Ｎが加算されるモデルとして表された量子
化器、２２は伝達関数で表された１サンプル周期の遅延
回路である。動作は、次式により表される。 Ｙ＝Ｘ＋（１−ｚ-1）Ｎ ・・・（６） これは、出力信号Ｙには、入力信号Ｘはそのままの成分
で現れるが、量子化器で発生した量子化雑音Ｎは（１−
ｚ-1）という伝達特性で現れることを示している。（１
−ｚ-1）は入力信号と１サンプル周期前の入力信号との
差分の演算に相当する伝達関数で、図４に示すような高
域通過型の周波数特性を有する。このため、量子化器で
発生した量子化雑音は、低周波領域の成分が抑圧される
ノイズシェーピング特性を示す。
化して示したものである。図３において、１８はアナロ
グ信号の入力端子、１９は量子化されたディジタル信号
の出力端子、２０は伝達関数で表された積分回路、２１
は量子化雑音Ｎが加算されるモデルとして表された量子
化器、２２は伝達関数で表された１サンプル周期の遅延
回路である。動作は、次式により表される。 Ｙ＝Ｘ＋（１−ｚ-1）Ｎ ・・・（６） これは、出力信号Ｙには、入力信号Ｘはそのままの成分
で現れるが、量子化器で発生した量子化雑音Ｎは（１−
ｚ-1）という伝達特性で現れることを示している。（１
−ｚ-1）は入力信号と１サンプル周期前の入力信号との
差分の演算に相当する伝達関数で、図４に示すような高
域通過型の周波数特性を有する。このため、量子化器で
発生した量子化雑音は、低周波領域の成分が抑圧される
ノイズシェーピング特性を示す。
【００２７】以上の作用により、量子化されたディジタ
ル信号の出力端子２には、図５に示すような周波数スペ
クトラムを有する出力信号が得られ、ノイズシェーピン
グ効果により量子化雑音が高周波領域へ追いやられて、
低周波領域のダイナミックレンジが向上した逐次比較型
Ａ／Ｄ変換器として動作する。
ル信号の出力端子２には、図５に示すような周波数スペ
クトラムを有する出力信号が得られ、ノイズシェーピン
グ効果により量子化雑音が高周波領域へ追いやられて、
低周波領域のダイナミックレンジが向上した逐次比較型
Ａ／Ｄ変換器として動作する。
【００２８】このように、上記実施の形態によれば、逐
次比較型Ａ／Ｄ変換器において、入力部に積分回路を設
け、基準電圧用Ｄ／Ａ変換器の出力を利用して負帰還ル
ープが形成されるように積分回路へ帰還をかけることに
より、ノイズシェーピング特性を有する低周波領域のダ
イナミックレンジが広い逐次比較型Ａ／Ｄ変換器を実現
することができる。
次比較型Ａ／Ｄ変換器において、入力部に積分回路を設
け、基準電圧用Ｄ／Ａ変換器の出力を利用して負帰還ル
ープが形成されるように積分回路へ帰還をかけることに
より、ノイズシェーピング特性を有する低周波領域のダ
イナミックレンジが広い逐次比較型Ａ／Ｄ変換器を実現
することができる。
【００２９】
【発明の効果】以上のように、本発明は、サンプルホー
ルド回路が積分回路として動作するようにキャパシタと
スイッチを追加し、Ｄ／Ａ変換器の出力を積分回路に接
続して負帰還ループを形成することにより、回路規模・
消費電流・変換時間をほとんど増加せずに、分解能を上
げてダイナミックレンジを広げた逐次比較型Ａ／Ｄ変換
器を実現することが可能になる。
ルド回路が積分回路として動作するようにキャパシタと
スイッチを追加し、Ｄ／Ａ変換器の出力を積分回路に接
続して負帰還ループを形成することにより、回路規模・
消費電流・変換時間をほとんど増加せずに、分解能を上
げてダイナミックレンジを広げた逐次比較型Ａ／Ｄ変換
器を実現することが可能になる。
【図面の簡単な説明】
【図１】本発明の実施の形態における逐次比較型Ａ／Ｄ
変換器のブロック図
変換器のブロック図
【図２】本発明の実施の形態における逐次比較型Ａ／Ｄ
変換器の制御クロックのタイミング図
変換器の制御クロックのタイミング図
【図３】本発明の実施の形態における逐次比較型Ａ／Ｄ
変換器をモデル化して表したブロック図
変換器をモデル化して表したブロック図
【図４】本発明の実施の形態における逐次比較型Ａ／Ｄ
変換器の量子化雑音の周波数特性図
変換器の量子化雑音の周波数特性図
【図５】本発明の実施の形態における逐次比較型Ａ／Ｄ
変換器の出力信号の周波数スペクトラム特性図
変換器の出力信号の周波数スペクトラム特性図
【図６】従来の逐次比較型Ａ／Ｄ変換器のブロック図
【図７】従来の逐次比較型Ａ／Ｄ変換器に用いられるの
サンプルホールド回路の回路図
サンプルホールド回路の回路図
【図８】従来の逐次比較型Ａ／Ｄ変換器の制御クロック
のタイミング図
のタイミング図
【図９】従来の逐次比較型Ａ／Ｄ変換器の出力信号の周
波数スペクトラム特性図
波数スペクトラム特性図
１ アナログ信号の入力端子 ２ ディジタル信号の出力端子 ３ 第１のスイッチ ４ 第２のスイッチ ５ 第３のスイッチ ６ 第４のスイッチ ７ 第５のスイッチ ８ 第６のスイッチ ９ 第７のスイッチ １０ 第８のスイッチ １１ 第１のキャパシタ １２ 第２のキャパシタ １３ 積分キャパシタ １４ 演算増幅器 １５ コンパレータ １６ 制御回路 １７ Ｄ／Ａ変換器
Claims (2)
- 【請求項１】 基準電圧を発生するＤ／Ａ変換器と、入
力アナログ信号をサンプルホールドするサンプルホール
ド回路と、前記サンプルホールド回路の出力と前記Ｄ／
Ａ変換器からの基準電圧とを比較するコンパレータと、
前記コンパレータの出力をモニタしてアナログ入力信号
と基準電圧との大小関係を比較し、前記基準電圧の値が
入力アナログ信号とほぼ等しくなるように前記Ｄ／Ａ変
換器を制御する制御回路とを備えた逐次比較型Ａ／Ｄ変
換器において、前記サンプルホールド回路を複数のスイ
ッチとキャパシタからなる積分回路とし、前記Ｄ／Ａ変
換器から出力された基準電圧を利用して負帰還ループが
形成されるように前記積分回路へ帰還をかけることを特
徴とする逐次比較型Ａ／Ｄ変換器。 - 【請求項２】 基準電圧を発生するＤ／Ａ変換器と、ア
ナログ信号の入力端子と、一端が前記アナログ信号入力
端子に接続された第１のスイッチと、一端が前記第１の
スイッチに接続された第１の入力キャパシタと、一端が
前記第１の入力キャパシタの他端に接続され、他端が接
地された第２のスイッチと、一端が前記第１のスイッチ
と前記第１の入力キャパシタに共通接続され、他端が接
地された第３のスイッチと、一端が前記第１の入力キャ
パシタと前記第２のスイッチに共通接続された第４のス
イッチと、一端が前記Ｄ／Ａ変換器出力端子に接続され
た第５のスイッチと、一端が前記第５のスイッチに接続
された第２の入力キャパシタと、一端が前記第２の入力
キャパシタの他端に接続され、他端が接地された第６の
スイッチと、一端が前記第５のスイッチと第２の入力キ
ャパシタに共通接続された第７のスイッチと、一端が前
記第２の入力キャパシタと前記第６のスイッチに共通接
続された第８のスイッチと、反転入力端子が前記第４お
よび第８のスイッチに共通接続され、非反転入力端子が
接地された演算増幅器と、一端が前記演算増幅器の反転
入力端子に接続され、他端が前記演算増幅器の出力端子
に接続された積分キャパシタと、信号入力端子が前記演
算増幅器の出力端子に接続され、リファレンス入力端子
が前記Ｄ／Ａ変換器に接続されたコンパレータと、コン
パレータの出力をモニタしてアナログ入力信号と基準電
圧との大小関係を比較しながら前記Ｄ／Ａ変換器を制御
する制御回路とを備え、標本化周期毎に前記第１の入力
キャパシタの電荷と前記第２の入力キャパシタの電荷の
差分に相当する電荷が前記積分キャパシタへ転送される
ように前記第１から第８のスイッチをオン・オフさせる
ことを特徴とする逐次比較型Ａ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9154981A JPH114166A (ja) | 1997-06-12 | 1997-06-12 | 逐次比較型ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9154981A JPH114166A (ja) | 1997-06-12 | 1997-06-12 | 逐次比較型ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH114166A true JPH114166A (ja) | 1999-01-06 |
Family
ID=15596110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9154981A Pending JPH114166A (ja) | 1997-06-12 | 1997-06-12 | 逐次比較型ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH114166A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4786997A (en) * | 1984-09-25 | 1988-11-22 | Pioneer Electronic Corporation | Disk clamping mechanism for a disk player |
| EP1585220A2 (en) | 2004-04-09 | 2005-10-12 | NEC Electronics Corporation | Successive approximation analog to digital converter |
| JP2012100261A (ja) * | 2010-10-29 | 2012-05-24 | General Electric Co <Ge> | 多チャネル量子化器および量子化の方法 |
| JP2013157684A (ja) * | 2012-01-27 | 2013-08-15 | Fujitsu Semiconductor Ltd | 変調装置 |
| JP2016517674A (ja) * | 2013-03-15 | 2016-06-16 | アルフレッド イー． マン ファウンデーション フォー サイエンティフィック リサーチ | 高電圧モニタリングを行う逐次比較型アナログ・デジタル変換器 |
| JP2017515380A (ja) * | 2014-04-17 | 2017-06-08 | シラス ロジック、インコーポレイテッド | 動的ウィンドウ長さを用いるコンパレータ追跡制御方式 |
| US10680639B2 (en) | 2017-12-28 | 2020-06-09 | Seiko Epson Corporation | Circuit device, vibration device, electronic apparatus, and vehicle |
| US10756752B2 (en) | 2017-12-28 | 2020-08-25 | Seiko Epson Corporation | Circuit device, vibration device, electronic apparatus, and vehicle |
-
1997
- 1997-06-12 JP JP9154981A patent/JPH114166A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4786997A (en) * | 1984-09-25 | 1988-11-22 | Pioneer Electronic Corporation | Disk clamping mechanism for a disk player |
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| EP1585220A3 (en) * | 2004-04-09 | 2008-12-10 | NEC Electronics Corporation | Successive approximation analog to digital converter |
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| US10680639B2 (en) | 2017-12-28 | 2020-06-09 | Seiko Epson Corporation | Circuit device, vibration device, electronic apparatus, and vehicle |
| US10756752B2 (en) | 2017-12-28 | 2020-08-25 | Seiko Epson Corporation | Circuit device, vibration device, electronic apparatus, and vehicle |
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Legal Events
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|---|---|---|---|
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060516 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060926 |