JP2000206196A - 情報処理装置 - Google Patents
情報処理装置Info
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- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】 ＰＬＬデータ読出し機能を有する装置におい
て、システム評価時になんらかの動作不良が発生した場
合に、その原因をＰＬＬ回路によるものかどうかを究明
することができるようにする。 【解決手段】 ＰＬＬカウンタ５２の写しであるＰＬＬ
カウンタコピー５７を装置の通常のスキャンパスに組込
む。そして、診断プロセッサ３００を用いてＰＬＬカウ
ンタコピー５７の内部状態値のスキャン読出しを行う。
ＰＬＬ回路の状態を外部からモニタでき、システム立上
げ時にクロックが起因する不具合（例えば、ＰＬＬのロ
ック不良とかＬＳＩ５０内の各ＰＬＬの差異によるスキ
ュー増大）を早期につきとめることができる。 【効果】 特別な測定器は不要で、信頼性向上のための
データを収集できる。
て、システム評価時になんらかの動作不良が発生した場
合に、その原因をＰＬＬ回路によるものかどうかを究明
することができるようにする。 【解決手段】 ＰＬＬカウンタ５２の写しであるＰＬＬ
カウンタコピー５７を装置の通常のスキャンパスに組込
む。そして、診断プロセッサ３００を用いてＰＬＬカウ
ンタコピー５７の内部状態値のスキャン読出しを行う。
ＰＬＬ回路の状態を外部からモニタでき、システム立上
げ時にクロックが起因する不具合（例えば、ＰＬＬのロ
ック不良とかＬＳＩ５０内の各ＰＬＬの差異によるスキ
ュー増大）を早期につきとめることができる。 【効果】 特別な測定器は不要で、信頼性向上のための
データを収集できる。
Description
【０００１】
【発明の属する技術分野】本発明は情報処理装置に関
し、特に コンピュータ等の同期回路に用いられるディ
ジタルＰＬＬ（Ｄｉｇｉｔａｌ Ｐｈａｓｅ Ｌｏｃｋ
ｅｄ Ｌｏｏｐ；ＤＰＬＬ）回路によってクロック位相
調整を行う情報処理装置に関する。
し、特に コンピュータ等の同期回路に用いられるディ
ジタルＰＬＬ（Ｄｉｇｉｔａｌ Ｐｈａｓｅ Ｌｏｃｋ
ｅｄ Ｌｏｏｐ；ＤＰＬＬ）回路によってクロック位相
調整を行う情報処理装置に関する。
【０００２】
【従来の技術】従来の情報処理装置について図４を参照
して説明する同図に示されているように、通常のシステ
ム立上げ時、クロック供給回路（図示せず）から配られ
た基準クロック（ＲＥＦ）１１と内部クロック（ＣＫ
Ｏ）１４との位相の進み／遅れを位相比較回路５１で比
較する。そして、その比較信号であるカウントアップ／
ダウン信号１２をＰＬＬカウンタ５２に入力することに
より、ＰＬＬカウンタ５２がカウントアップ／ダウン動
作する。その結果としてＰＬＬカウンタ出力信号１３が
出力され、これにより遅延可変回路５３が動作し、タイ
ミングクロック（ＣＬＫ）１０を遅延させる。これらの
回路（ＰＬＬ回路）により、基準クロック（ＲＥＦ）１
１と内部クロック（ＣＫＯ）１４との位相調整を行うの
である。
して説明する同図に示されているように、通常のシステ
ム立上げ時、クロック供給回路（図示せず）から配られ
た基準クロック（ＲＥＦ）１１と内部クロック（ＣＫ
Ｏ）１４との位相の進み／遅れを位相比較回路５１で比
較する。そして、その比較信号であるカウントアップ／
ダウン信号１２をＰＬＬカウンタ５２に入力することに
より、ＰＬＬカウンタ５２がカウントアップ／ダウン動
作する。その結果としてＰＬＬカウンタ出力信号１３が
出力され、これにより遅延可変回路５３が動作し、タイ
ミングクロック（ＣＬＫ）１０を遅延させる。これらの
回路（ＰＬＬ回路）により、基準クロック（ＲＥＦ）１
１と内部クロック（ＣＫＯ）１４との位相調整を行うの
である。
【０００３】かかる装置において、診断プロセッサ３０
０からカード（ＣＡＲＤ）１００内部のＬＳＩ５０へ
は、シフトモード（スキャンモードとも言う）信号（Ｓ
ＦＴ）３０とスキャンイン信号（ＳＩＮ）３１とが入力
される。そして、ＬＳＩ５０からはスキャンアウト信号
（ＳＯＴ）３３が出力される。
０からカード（ＣＡＲＤ）１００内部のＬＳＩ５０へ
は、シフトモード（スキャンモードとも言う）信号（Ｓ
ＦＴ）３０とスキャンイン信号（ＳＩＮ）３１とが入力
される。そして、ＬＳＩ５０からはスキャンアウト信号
（ＳＯＴ）３３が出力される。
【０００４】また、図示していないが、ＬＳＩ６０と診
断プロセッサ３００及びクロック供給回路（図示せず）
との間にも、ＬＳＩ５０と同様のインタフェースが存在
する。スキャン信号３３は、ＬＳＩ６０内のスキャンパ
スを経由し、スキャン信号３４として、診断プロセッサ
３００に戻される。
断プロセッサ３００及びクロック供給回路（図示せず）
との間にも、ＬＳＩ５０と同様のインタフェースが存在
する。スキャン信号３３は、ＬＳＩ６０内のスキャンパ
スを経由し、スキャン信号３４として、診断プロセッサ
３００に戻される。
【０００５】カード２００においても、同様のインタフ
ェースが診断プロセッサ３００との間に存在し、スキャ
ン信号３５は、内部でスキャン接続されたカード２００
内を抜けて、スキャン信号３６として診断プロセッサ３
００に戻される。
ェースが診断プロセッサ３００との間に存在し、スキャ
ン信号３５は、内部でスキャン接続されたカード２００
内を抜けて、スキャン信号３６として診断プロセッサ３
００に戻される。
【０００６】
【発明が解決しようとする課題】上述した従来の装置に
おいて、ＰＬＬカウンタ５２は、装置の通常のスキャン
パスに組込まれてはいなかった。このため、ＰＬＬカウ
ンタ５２の内部状態値つまり位相調整値を知る効果的な
手段は無かった。よって、システムの評価時になんらか
の動作不良が発生した場合に、その原因をＰＬＬ回路に
よるものかどうかを究明することが困難であるという欠
点があった。
おいて、ＰＬＬカウンタ５２は、装置の通常のスキャン
パスに組込まれてはいなかった。このため、ＰＬＬカウ
ンタ５２の内部状態値つまり位相調整値を知る効果的な
手段は無かった。よって、システムの評価時になんらか
の動作不良が発生した場合に、その原因をＰＬＬ回路に
よるものかどうかを究明することが困難であるという欠
点があった。
【０００７】なお、特開昭５９−１１０２２７号公報は
クロックの周波数を変更しているにすぎず、上述した従
来技術の欠点を解決することはできない。
クロックの周波数を変更しているにすぎず、上述した従
来技術の欠点を解決することはできない。
【０００８】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的はＰＬＬデータ
読出し機能を有する装置において、システム評価時にな
んらかの動作不良が発生した場合に、その原因をＰＬＬ
回路によるものかどうかを究明することができ、特別な
測定器は不要で、信頼性向上のためのデータを収集する
こともできる情報処理装置を提供することである。
るためになされたものであり、その目的はＰＬＬデータ
読出し機能を有する装置において、システム評価時にな
んらかの動作不良が発生した場合に、その原因をＰＬＬ
回路によるものかどうかを究明することができ、特別な
測定器は不要で、信頼性向上のためのデータを収集する
こともできる情報処理装置を提供することである。
【０００９】
【課題を解決するための手段】本発明による情報処理装
置は、外部から入力されるクロックと同期した内部クロ
ックを生成するＤＰＬＬ回路を含み、前記内部クロック
に同期して動作する被測定回路についての試験を行う情
報処理装置であって、前記ＤＰＬＬ回路の動作状態を示
す動作状態データを出力する動作状態導出手段を含むこ
とを特徴とする。前記動作状態導出手段は、前記動作状
態データを抽出するデータ抽出回路と、この抽出したデ
ータを導出するスキャンパスとを含むことを特徴とす
る。
置は、外部から入力されるクロックと同期した内部クロ
ックを生成するＤＰＬＬ回路を含み、前記内部クロック
に同期して動作する被測定回路についての試験を行う情
報処理装置であって、前記ＤＰＬＬ回路の動作状態を示
す動作状態データを出力する動作状態導出手段を含むこ
とを特徴とする。前記動作状態導出手段は、前記動作状
態データを抽出するデータ抽出回路と、この抽出したデ
ータを導出するスキャンパスとを含むことを特徴とす
る。
【００１０】また、前記動作状態データは前記ＤＰＬＬ
回路の有するＰＬＬカウンタのカウント値であり、前記
データ抽出回路は外部から入力される制御信号に応答し
て前記カウント値を抽出することを特徴とする。そし
て、前記被測定回路内の各論理回路の状態を示すデータ
と前記動作状態データとを択一的に前記スキャンパスに
出力する選択回路を更に含むことを特徴とする。さら
に、前記制御信号は前記スキャンパスをシフト動作させ
るためのシフトクロックであり、前記データ抽出回路は
前記シフトクロックの遷移タイミングで前記カウント値
を抽出することを特徴とする。なお、前記ＤＰＬＬ回路
は、外部から入力される入力クロックと基準クロックと
の位相を比較する位相比較回路を含み、この位相比較に
応じて前記ＰＬＬカウンタのカウント値を増減変化さ
せ、更にこのカウント値に応じて前記入力クロックを遅
延させる遅延可変回路を含み、この遅延出力を前記内部
クロックとしたことを特徴とする。
回路の有するＰＬＬカウンタのカウント値であり、前記
データ抽出回路は外部から入力される制御信号に応答し
て前記カウント値を抽出することを特徴とする。そし
て、前記被測定回路内の各論理回路の状態を示すデータ
と前記動作状態データとを択一的に前記スキャンパスに
出力する選択回路を更に含むことを特徴とする。さら
に、前記制御信号は前記スキャンパスをシフト動作させ
るためのシフトクロックであり、前記データ抽出回路は
前記シフトクロックの遷移タイミングで前記カウント値
を抽出することを特徴とする。なお、前記ＤＰＬＬ回路
は、外部から入力される入力クロックと基準クロックと
の位相を比較する位相比較回路を含み、この位相比較に
応じて前記ＰＬＬカウンタのカウント値を増減変化さ
せ、更にこのカウント値に応じて前記入力クロックを遅
延させる遅延可変回路を含み、この遅延出力を前記内部
クロックとしたことを特徴とする。
【００１１】要するに本装置では、ＰＬＬカウンタの写
しであるＰＬＬカウンタコピーを装置（システム）の通
常のスキャンパス（Ｓｃａｎ Ｐａｔｈ）に組込んでい
るのである。そして、診断プロセッサを用いてＰＬＬカ
ウンタコピーの内部状態値のスキャン読出しを可能と
し、ＰＬＬ回路の状態を外部からモニタできるようにし
ているのである。これにより、システム立上げ時にクロ
ックが起因する不具合（例えば、ＰＬＬのロック不良と
かＬＳＩ内の各ＰＬＬの差異によるスキュー増大）を早
期につきとめることができるのである。
しであるＰＬＬカウンタコピーを装置（システム）の通
常のスキャンパス（Ｓｃａｎ Ｐａｔｈ）に組込んでい
るのである。そして、診断プロセッサを用いてＰＬＬカ
ウンタコピーの内部状態値のスキャン読出しを可能と
し、ＰＬＬ回路の状態を外部からモニタできるようにし
ているのである。これにより、システム立上げ時にクロ
ックが起因する不具合（例えば、ＰＬＬのロック不良と
かＬＳＩ内の各ＰＬＬの差異によるスキュー増大）を早
期につきとめることができるのである。
【００１２】
【発明の実施の形態】次に、本発明の実施の一形態につ
いて図面を参照して説明する。なお、以下の説明におい
て参照する各図においては、他の図と同等部分には同一
符号が付されている。
いて図面を参照して説明する。なお、以下の説明におい
て参照する各図においては、他の図と同等部分には同一
符号が付されている。
【００１３】図１は本発明による情報処理装置の実施の
一形態を示すブロック図である。同図において、図４と
同等部分は同一符号により示されており、その部分の詳
細な説明は省略する。
一形態を示すブロック図である。同図において、図４と
同等部分は同一符号により示されており、その部分の詳
細な説明は省略する。
【００１４】図１において、本実施形態による情報処理
装置は、図示せぬクロック供給回路から配られた基準ク
ロック（ＲＥＦ）１１と内部クロック（ＣＫＯ）１４と
の位相の進み／遅れを検出する位相比較回路５１と、位
相比較回路５１からのカウントアップ／ダウン信号１２
によりカウントアップ／ダウン動作するＰＬＬカウンタ
５２と、ＰＬＬカウンタ５２からのＰＬＬカウンタ出力
信号１３により、タイミングクロック（ＣＬＫ）１０を
遅延させる遅延可変回路５３と、シフトモード信号（Ｓ
ＦＴ）３０が有効な値（例えば論理“１”）になった場
合、スキャンモードとなり、内部レジスタの状態値であ
る論理回路スキャン出力１６を出力する論理回路５４
と、テストモード信号（ＴＳＴ）３２が有効な値（例え
ば論理“１”）になった場合、スキャンモードとなり、
内部状態値をスキャン出力するＰＬＬカウンタコピー５
７と、ＰＬＬカウンタ５２の内部状態値１７をＰＬＬカ
ウンタコピー５７にコピーするコピー回路５６と、テス
トモード信号（ＴＳＴ）３２が有効な値（例えば論理
“１”）になった場合、入力である論理回路スキャン出
力１６とＰＬＬカウンタコピースキャン出力１５の中か
らＰＬＬカウンタコピースキャン出力１５を選択する選
択回路５５と、これらの回路を含むＬＳＩ５０と、ＬＳ
Ｉ５０とスキャンパス接続され、同様のスキャン回路を
含むＬＳＩ６０と、これらのＬＳＩを含むカード１００
と、同様のスキャン回路を含むカード２００と、これら
のカードとスキャンパス接続され、スキャン動作により
採取したスキャンデータを外部からモニタ可能になるよ
うに編集及び修正する診断プロセッサ３００とを含んで
構成されている。
装置は、図示せぬクロック供給回路から配られた基準ク
ロック（ＲＥＦ）１１と内部クロック（ＣＫＯ）１４と
の位相の進み／遅れを検出する位相比較回路５１と、位
相比較回路５１からのカウントアップ／ダウン信号１２
によりカウントアップ／ダウン動作するＰＬＬカウンタ
５２と、ＰＬＬカウンタ５２からのＰＬＬカウンタ出力
信号１３により、タイミングクロック（ＣＬＫ）１０を
遅延させる遅延可変回路５３と、シフトモード信号（Ｓ
ＦＴ）３０が有効な値（例えば論理“１”）になった場
合、スキャンモードとなり、内部レジスタの状態値であ
る論理回路スキャン出力１６を出力する論理回路５４
と、テストモード信号（ＴＳＴ）３２が有効な値（例え
ば論理“１”）になった場合、スキャンモードとなり、
内部状態値をスキャン出力するＰＬＬカウンタコピー５
７と、ＰＬＬカウンタ５２の内部状態値１７をＰＬＬカ
ウンタコピー５７にコピーするコピー回路５６と、テス
トモード信号（ＴＳＴ）３２が有効な値（例えば論理
“１”）になった場合、入力である論理回路スキャン出
力１６とＰＬＬカウンタコピースキャン出力１５の中か
らＰＬＬカウンタコピースキャン出力１５を選択する選
択回路５５と、これらの回路を含むＬＳＩ５０と、ＬＳ
Ｉ５０とスキャンパス接続され、同様のスキャン回路を
含むＬＳＩ６０と、これらのＬＳＩを含むカード１００
と、同様のスキャン回路を含むカード２００と、これら
のカードとスキャンパス接続され、スキャン動作により
採取したスキャンデータを外部からモニタ可能になるよ
うに編集及び修正する診断プロセッサ３００とを含んで
構成されている。
【００１５】かかる構成において、通常のシステム立上
げ時、クロック供給回路（図示せず）から配られた基準
クロック（ＲＥＦ）１１と内部クロック（ＣＫＯ）１４
との位相の進み／遅れは位相比較回路５１で比較されて
検出される。その比較（検出）結果信号であるカウント
アップ／ダウン信号１２はＰＬＬカウンタ５２に入力さ
れ、カウントアップ／ダウン信号１２により、ＰＬＬカ
ウンタ５２はカウントアップ／ダウン動作し、その結果
としてＰＬＬカウンタ出力信号１３が出力される。これ
により、遅延可変回路５３が動作し、タイミングクロッ
ク（ＣＬＫ）１０を遅延させる。これらの回路（ＰＬＬ
回路）により、基準クロック（ＲＥＦ）１１と内部クロ
ック（ＣＫＯ）１４の位相調整が行われる。位相調整が
完了するとＰＬＬカウンタ５２はホールドされ、クロッ
ク位相調整値はＰＬＬカウンタ５２内に保持される。Ｐ
ＬＬカウンタ５２の内部状態値１７は、コピー回路５６
の出力１８によってＰＬＬカウンタコピー５７にコピー
される。
げ時、クロック供給回路（図示せず）から配られた基準
クロック（ＲＥＦ）１１と内部クロック（ＣＫＯ）１４
との位相の進み／遅れは位相比較回路５１で比較されて
検出される。その比較（検出）結果信号であるカウント
アップ／ダウン信号１２はＰＬＬカウンタ５２に入力さ
れ、カウントアップ／ダウン信号１２により、ＰＬＬカ
ウンタ５２はカウントアップ／ダウン動作し、その結果
としてＰＬＬカウンタ出力信号１３が出力される。これ
により、遅延可変回路５３が動作し、タイミングクロッ
ク（ＣＬＫ）１０を遅延させる。これらの回路（ＰＬＬ
回路）により、基準クロック（ＲＥＦ）１１と内部クロ
ック（ＣＫＯ）１４の位相調整が行われる。位相調整が
完了するとＰＬＬカウンタ５２はホールドされ、クロッ
ク位相調整値はＰＬＬカウンタ５２内に保持される。Ｐ
ＬＬカウンタ５２の内部状態値１７は、コピー回路５６
の出力１８によってＰＬＬカウンタコピー５７にコピー
される。
【００１６】ここで、ＰＬＬカウンタ５２は、図２に示
されているように、＋１回路５２０の出力をカウンタの
最下位ビットに入力する構成になっており、その内部状
態値すなわちカウント出力がＰＬＬカウンタコピー５７
にコピーされる。この場合、コピー回路５６の出力１８
の遷移タイミングで、カウント出力がＰＬＬカウンタコ
ピー５７に入力される。
されているように、＋１回路５２０の出力をカウンタの
最下位ビットに入力する構成になっており、その内部状
態値すなわちカウント出力がＰＬＬカウンタコピー５７
にコピーされる。この場合、コピー回路５６の出力１８
の遷移タイミングで、カウント出力がＰＬＬカウンタコ
ピー５７に入力される。
【００１７】コピー回路５６は、２段接続されているフ
リップフロップ（Ｆ／Ｆ）５６１及び５６２並びに論理
積回路５６３によって構成されている。そして、Ｆ／Ｆ
５６１の出力とＦ／Ｆ５６２の反転出力とを論理積回路
５６３に入力し、その論理積出力がＬレベルからＨレベ
ルに遷移したタイミングで、ＰＬＬカウンタ５２の内部
状態値すなわちカウント出力を抽出し、ＰＬＬカウンタ
コピー５７に入力するのである。なお本例では、ＴＳＴ
信号の遷移タイミング（立上りタイミング）でＰＬＬカ
ウンタ５２の内容をコピーする構成であるが、このＰＬ
Ｌカウンタ５２は基準クロック１１とタイミングクロッ
ク１０との差分の調整後に動作を停止するので、ＰＬＬ
カウンタの内容を常時コピーするようにコピー回路を変
形しても良い。
リップフロップ（Ｆ／Ｆ）５６１及び５６２並びに論理
積回路５６３によって構成されている。そして、Ｆ／Ｆ
５６１の出力とＦ／Ｆ５６２の反転出力とを論理積回路
５６３に入力し、その論理積出力がＬレベルからＨレベ
ルに遷移したタイミングで、ＰＬＬカウンタ５２の内部
状態値すなわちカウント出力を抽出し、ＰＬＬカウンタ
コピー５７に入力するのである。なお本例では、ＴＳＴ
信号の遷移タイミング（立上りタイミング）でＰＬＬカ
ウンタ５２の内容をコピーする構成であるが、このＰＬ
Ｌカウンタ５２は基準クロック１１とタイミングクロッ
ク１０との差分の調整後に動作を停止するので、ＰＬＬ
カウンタの内容を常時コピーするようにコピー回路を変
形しても良い。
【００１８】図１に戻り、定期的なシステムの診断時及
び故障時等に、装置の内部状態を外部からモニタ及び修
正するための手段としての診断プロセッサ３００と、装
置（システム）内にめぐらされたスキャンパスについて
説明する。
び故障時等に、装置の内部状態を外部からモニタ及び修
正するための手段としての診断プロセッサ３００と、装
置（システム）内にめぐらされたスキャンパスについて
説明する。
【００１９】図１に示されているように、診断プロセッ
サ３００からカード１００内部のＬＳＩ５０へは、シフ
トモード信号（ＳＦＴ）３０とスキャンイン信号（ＳＩ
Ｎ）３１とテストモード信号（ＴＳＴ）３２とが入力さ
れている。そして、ＬＳＩ５０からはスキャンアウト信
号（ＳＯＴ）３３が出力される。
サ３００からカード１００内部のＬＳＩ５０へは、シフ
トモード信号（ＳＦＴ）３０とスキャンイン信号（ＳＩ
Ｎ）３１とテストモード信号（ＴＳＴ）３２とが入力さ
れている。そして、ＬＳＩ５０からはスキャンアウト信
号（ＳＯＴ）３３が出力される。
【００２０】ＰＬＬカウンタコピー５７のスキャン動作
を行う場合、テストモード信号（ＴＳＴ）３２を有効な
値（例えば、論理“１”）に設定する。こうすることに
より、ＰＬＬカウンタコピー５７はスキャンモード（シ
フトレジスタモードとも言う）となる。この状態で基準
クロック（ＲＥＦ）１１を入力することにより、内部状
態値であるＰＬＬカウンタコピースキャン出力１５は、
選択回路５５に出力される。選択回路５５は、テストモ
ード信号（ＴＳＴ）３２により、ＰＬＬカウンタコピー
スキャン出力１５を選択し、ＬＳＩ６０へのスキャンア
ウト信号（ＳＯＴ）３３を出力する。
を行う場合、テストモード信号（ＴＳＴ）３２を有効な
値（例えば、論理“１”）に設定する。こうすることに
より、ＰＬＬカウンタコピー５７はスキャンモード（シ
フトレジスタモードとも言う）となる。この状態で基準
クロック（ＲＥＦ）１１を入力することにより、内部状
態値であるＰＬＬカウンタコピースキャン出力１５は、
選択回路５５に出力される。選択回路５５は、テストモ
ード信号（ＴＳＴ）３２により、ＰＬＬカウンタコピー
スキャン出力１５を選択し、ＬＳＩ６０へのスキャンア
ウト信号（ＳＯＴ）３３を出力する。
【００２１】診断プロセッサ３００は、テストモード信
号（ＴＳＴ）３２を有効な値（例えば、論理“１”）に
設定し、予め規定された総Ｆ／Ｆ（Ｆｌｉｐ Ｆｌｏ
ｐ）数分程度の基準クロック（ＲＥＦ）１１の出力をク
ロック供給回路（図示せず）に指示し、これによりスキ
ャン出力されたＰＬＬカウンタコピー５７の内部状態値
を診断プロセッサ３００内のバッファに取り込み、その
後必要に応じて内容を編集することにより、ＰＬＬカウ
ンタコピー５７の内部状態を外部からモニタ可能とす
る。
号（ＴＳＴ）３２を有効な値（例えば、論理“１”）に
設定し、予め規定された総Ｆ／Ｆ（Ｆｌｉｐ Ｆｌｏ
ｐ）数分程度の基準クロック（ＲＥＦ）１１の出力をク
ロック供給回路（図示せず）に指示し、これによりスキ
ャン出力されたＰＬＬカウンタコピー５７の内部状態値
を診断プロセッサ３００内のバッファに取り込み、その
後必要に応じて内容を編集することにより、ＰＬＬカウ
ンタコピー５７の内部状態を外部からモニタ可能とす
る。
【００２２】なお、図１において図示していないが、Ｌ
ＳＩ６０と診断プロセッサ３００及びクロック供給回路
（図示せず）との間にも、ＬＳＩ５０と同様のインタフ
ェースが存在する。スキャン信号３３は、ＬＳＩ６０内
のスキャンパスを経由し、スキャン信号３４として、診
断プロセッサ３００に戻される。
ＳＩ６０と診断プロセッサ３００及びクロック供給回路
（図示せず）との間にも、ＬＳＩ５０と同様のインタフ
ェースが存在する。スキャン信号３３は、ＬＳＩ６０内
のスキャンパスを経由し、スキャン信号３４として、診
断プロセッサ３００に戻される。
【００２３】さらに、各ＬＳＩ内の論理回路の内部状態
をモニタする場合も同様であり、ＬＳＩ５０内の論理回
路５４のスキャンを行う場合、シフトモード信号（ＳＦ
Ｔ）３０を有効な値（例えば、論理“１”）に設定する
ことにより、論理回路５４内のレジスタ（Ｆ／Ｆ群の総
称）はスキャンモードとなり、タイミングクロック（Ｃ
ＬＫ）１０を入力することにより、内部レジスタの状態
値である論理回路スキャン出力１６は選択回路５５に出
力される。選択回路５５は、シフトモード信号（ＳＦ
Ｔ）３０により、論理回路出力１６を選択し、ＬＳＩ６
０へのスキャンアウト信号（ＳＯＴ）３３を出力する。
その後は同様にして、スキャンアウト信号（ＳＯＴ）３
３はスキャン信号３４として診断プロセッサ３００に戻
され、（ＬＳＩ内部の）論理回路５４の内部状態値は編
集され、外部からモニタ可能となる。なお、上述したよ
うに選択回路５５は、スキャン出力１５と論理回路出力
１６とを択一的に送出するように動作する。
をモニタする場合も同様であり、ＬＳＩ５０内の論理回
路５４のスキャンを行う場合、シフトモード信号（ＳＦ
Ｔ）３０を有効な値（例えば、論理“１”）に設定する
ことにより、論理回路５４内のレジスタ（Ｆ／Ｆ群の総
称）はスキャンモードとなり、タイミングクロック（Ｃ
ＬＫ）１０を入力することにより、内部レジスタの状態
値である論理回路スキャン出力１６は選択回路５５に出
力される。選択回路５５は、シフトモード信号（ＳＦ
Ｔ）３０により、論理回路出力１６を選択し、ＬＳＩ６
０へのスキャンアウト信号（ＳＯＴ）３３を出力する。
その後は同様にして、スキャンアウト信号（ＳＯＴ）３
３はスキャン信号３４として診断プロセッサ３００に戻
され、（ＬＳＩ内部の）論理回路５４の内部状態値は編
集され、外部からモニタ可能となる。なお、上述したよ
うに選択回路５５は、スキャン出力１５と論理回路出力
１６とを択一的に送出するように動作する。
【００２４】診断プロセッサ３００は、シフトモード信
号（ＳＦＴ）３０を有効な値（例えば論理“１”）に設
定し、予め規定された総Ｆ／Ｆ（Ｆｌｉｐ Ｆｌｏｐ）
数分程度のタイミングクロック（ＣＬＫ）１０の出力を
クロック供給回路（図示せず）に指示し、これによりス
キャン出力された論理回路５４の内部状態値を診断プロ
セッサ３００内のバッファに取り込み、その後必要に応
じて内容を編集することにより、論理回路５４の内部状
態を外部からモニタ可能とする。
号（ＳＦＴ）３０を有効な値（例えば論理“１”）に設
定し、予め規定された総Ｆ／Ｆ（Ｆｌｉｐ Ｆｌｏｐ）
数分程度のタイミングクロック（ＣＬＫ）１０の出力を
クロック供給回路（図示せず）に指示し、これによりス
キャン出力された論理回路５４の内部状態値を診断プロ
セッサ３００内のバッファに取り込み、その後必要に応
じて内容を編集することにより、論理回路５４の内部状
態を外部からモニタ可能とする。
【００２５】カード２００においても、同様のインタフ
ェースが診断プロセッサ３００との間に存在し、スキャ
ン信号３５は、内部でスキャン接続されたカード２００
内を抜けて、スキャン信号３６として診断プロセッサ３
００に戻される。
ェースが診断プロセッサ３００との間に存在し、スキャ
ン信号３５は、内部でスキャン接続されたカード２００
内を抜けて、スキャン信号３６として診断プロセッサ３
００に戻される。
【００２６】図３は、本発明の情報処理装置の一実施例
の動作を、診断プロセッサ側から説明したフローチャー
トである。同図において、あるＬＳＩに対してスキャン
動作を行う場合には、まずスキャン動作を行うべきカー
ドを選択する（ステップ３０１）。次に、ＰＬＬカウン
タコピーのスキャン動作を行う場合、テストモード（Ｔ
ＳＴ）信号を有効な値（例えば、論理“１”）に設定す
る（ステップ３０２→３０３）。一方、論理回路のスキ
ャン動作を行う場合には、シフトモード信号（ＳＦＴ）
３０を有効な値（例えば論理“１”）に設定する（ステ
ップ３０２→３０４）。
の動作を、診断プロセッサ側から説明したフローチャー
トである。同図において、あるＬＳＩに対してスキャン
動作を行う場合には、まずスキャン動作を行うべきカー
ドを選択する（ステップ３０１）。次に、ＰＬＬカウン
タコピーのスキャン動作を行う場合、テストモード（Ｔ
ＳＴ）信号を有効な値（例えば、論理“１”）に設定す
る（ステップ３０２→３０３）。一方、論理回路のスキ
ャン動作を行う場合には、シフトモード信号（ＳＦＴ）
３０を有効な値（例えば論理“１”）に設定する（ステ
ップ３０２→３０４）。
【００２７】ＰＬＬカウンタコピーのスキャン動作を行
う場合、クロック供給回路に対し、ＰＬＬカウンタコピ
ーのスキャン読出し動作を完了するために必要なクロッ
クの送出を指示し、これによりスキャンデータを取込
み、ＰＬＬカウンタのスキャンデータを編集し、外部か
らモニタ可能とする（ステップ３０５）。そして、テス
トモード（ＴＳＴ）信号を無効な値（例えば論理
“０”）に設定し（ステップ３０６）、ＰＬＬカウンタ
コピーのスキャン動作を終了する。
う場合、クロック供給回路に対し、ＰＬＬカウンタコピ
ーのスキャン読出し動作を完了するために必要なクロッ
クの送出を指示し、これによりスキャンデータを取込
み、ＰＬＬカウンタのスキャンデータを編集し、外部か
らモニタ可能とする（ステップ３０５）。そして、テス
トモード（ＴＳＴ）信号を無効な値（例えば論理
“０”）に設定し（ステップ３０６）、ＰＬＬカウンタ
コピーのスキャン動作を終了する。
【００２８】論理回路のスキャン動作を行う場合、クロ
ック供給回路に対し、論理回路のスキャン読出し動作を
完了するために必要なクロックの送出を指示し、これに
よりスキャンデータを取込み、論理回路のスキャンデー
タを編集し、外部からモニタ可能とする（ステップ３０
６）。そして、シフトモード信号（ＳＦＴ）３０を無効
な値（例えば論理“０”）に設定し（ステップ３０
８）、論理回路のスキャン動作を終了する。
ック供給回路に対し、論理回路のスキャン読出し動作を
完了するために必要なクロックの送出を指示し、これに
よりスキャンデータを取込み、論理回路のスキャンデー
タを編集し、外部からモニタ可能とする（ステップ３０
６）。そして、シフトモード信号（ＳＦＴ）３０を無効
な値（例えば論理“０”）に設定し（ステップ３０
８）、論理回路のスキャン動作を終了する。
【００２９】以上のように、図１に示されているＰＬＬ
データ読出し機能を有する装置によれば、システム評価
時になんらかの動作不良が発生した場合に、その原因を
ＰＬＬ回路によるものかどうかを究明することができる
のである。この場合、従来のようにクロックモニタ出力
によるクロック観測では、その測定には特別な測定器が
必要であり、問題解明に時間がかかってしまう。これに
対し、本装置においては、特別な測定器は不要で、信頼
性向上のためのデータを収集することもできるのであ
る。
データ読出し機能を有する装置によれば、システム評価
時になんらかの動作不良が発生した場合に、その原因を
ＰＬＬ回路によるものかどうかを究明することができる
のである。この場合、従来のようにクロックモニタ出力
によるクロック観測では、その測定には特別な測定器が
必要であり、問題解明に時間がかかってしまう。これに
対し、本装置においては、特別な測定器は不要で、信頼
性向上のためのデータを収集することもできるのであ
る。
【００３０】なお、図１において、ＰＬＬカウンタコピ
ーのスキャンパスを装置（システム）の通常のスキャン
パスに組込むことにより、ＰＬＬスキャンデータ読出し
機能専用ハードウェアの増加を抑え、診断プロセッサ等
も共用できる。
ーのスキャンパスを装置（システム）の通常のスキャン
パスに組込むことにより、ＰＬＬスキャンデータ読出し
機能専用ハードウェアの増加を抑え、診断プロセッサ等
も共用できる。
【００３１】
【発明の効果】以上説明したように本発明は、診断プロ
セッサを用いてＰＬＬカウンタコピーの内部状態値をス
キャンパスで読出し、ＰＬＬ回路の状態を外部からモニ
タできるようにすることにより、システム評価時になん
らかの動作不良が発生した場合に、その原因をＰＬＬ回
路によるものかどうかを究明することができ、特別な測
定器は不要で、信頼性向上のためのデータを収集するこ
ともできるという効果がある。
セッサを用いてＰＬＬカウンタコピーの内部状態値をス
キャンパスで読出し、ＰＬＬ回路の状態を外部からモニ
タできるようにすることにより、システム評価時になん
らかの動作不良が発生した場合に、その原因をＰＬＬ回
路によるものかどうかを究明することができ、特別な測
定器は不要で、信頼性向上のためのデータを収集するこ
ともできるという効果がある。
【図１】本発明の実施の一形態による情報処理装置の構
成を示すブロック図である。
成を示すブロック図である。
【図２】図１中のＰＬＬカウンタやコピー回路等の内部
構成例を示すブロック図である。
構成例を示すブロック図である。
【図３】図１の情報処理装置の動作を示すフローチャー
トである。
トである。
【図４】従来の情報処理装置の構成を示すブロック図で
ある。
ある。
５０，６０ ＬＳＩ ５１ 位相比較回路 ５２ ＰＬＬカウンタ ５３ 遅延可変回路 ５４ 論理回路 ５５ 選択回路 ５６ コピー回路 ５７ ＰＬＬカウンタコピー １００，２００ カード ３００ 診断プロセッサ
Claims (6)
- 【請求項１】 外部から入力されるクロックと同期した
内部クロックを生成するＤＰＬＬ回路を含み、前記内部
クロックに同期して動作する被測定回路についての試験
を行う情報処理装置であって、前記ＤＰＬＬ回路の動作
状態を示す動作状態データを出力する動作状態導出手段
を含むことを特徴とする情報処理装置。 - 【請求項２】 前記動作状態導出手段は、前記動作状態
データを抽出するデータ抽出回路と、この抽出したデー
タを導出するスキャンパスとを含むことを特徴とする請
求項１記載の情報処理装置。 - 【請求項３】 前記動作状態データは前記ＤＰＬＬ回路
の有するＰＬＬカウンタのカウント値であり、前記デー
タ抽出回路は外部から入力される制御信号に応答して前
記カウント値を抽出することを特徴とする請求項２記載
の情報処理装置。 - 【請求項４】 前記被測定回路内の各論理回路の状態を
示すデータと前記動作状態データとを択一的に前記スキ
ャンパスに出力する選択回路を更に含むことを特徴とす
る請求項２又は３記載の情報処理装置。 - 【請求項５】 前記制御信号は前記スキャンパスをシフ
ト動作させるためのシフトクロックであり、前記データ
抽出回路は前記シフトクロックの遷移タイミングで前記
カウント値を抽出することを特徴とする請求項３又は４
記載の情報処理装置。 - 【請求項６】 前記ＤＰＬＬ回路は、外部から入力され
る入力クロックと基準クロックとの位相を比較する位相
比較回路を含み、この位相比較に応じて前記ＰＬＬカウ
ンタのカウント値を増減変化させ、更にこのカウント値
に応じて前記入力クロックを遅延させる遅延可変回路を
含み、この遅延出力を前記内部クロックとしたことを特
徴とする請求項３〜５のいずれかに記載の情報処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00591499A JP3686767B2 (ja) | 1999-01-13 | 1999-01-13 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00591499A JP3686767B2 (ja) | 1999-01-13 | 1999-01-13 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000206196A true JP2000206196A (ja) | 2000-07-28 |
| JP3686767B2 JP3686767B2 (ja) | 2005-08-24 |
Family
ID=11624175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00591499A Expired - Fee Related JP3686767B2 (ja) | 1999-01-13 | 1999-01-13 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3686767B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007072699A (ja) * | 2005-09-06 | 2007-03-22 | Nec Electronics Corp | インターフェイス回路 |
-
1999
- 1999-01-13 JP JP00591499A patent/JP3686767B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007072699A (ja) * | 2005-09-06 | 2007-03-22 | Nec Electronics Corp | インターフェイス回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3686767B2 (ja) | 2005-08-24 |
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