JPH0897714A - クロック信号発生回路 - Google Patents

クロック信号発生回路

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JPH0897714A
JPH0897714A JP6234881A JP23488194A JPH0897714A JP H0897714 A JPH0897714 A JP H0897714A JP 6234881 A JP6234881 A JP 6234881A JP 23488194 A JP23488194 A JP 23488194A JP H0897714 A JPH0897714 A JP H0897714A
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JP
Japan
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clock signal
circuit
signal
delay
reference clock
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JP6234881A
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English (en)
Inventor
Yukihiro Fujimoto
幸宏 藤本
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Dram (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Pulse Circuits (AREA)

Abstract

(57)【要約】 【目的】 この発明は、高い周波数で動作するように最
適化されたＤＬＬ回路に対して低速動作時においても高
速動作時と同様な動作を行わしめる位相同期式のクロッ
ク信号発生回路を提供することを目的とする。 【構成】 この発明は、低速動作時には、通常動作時の
動作周波数と同等の遅延を遅延素子７により基準クロッ
ク信号に与え、遅延された基準クロック信号と内部クロ
ック信号との位相差の比較結果に基づいてＤＬＬ回路１
により基準クロック信号を遅延させて、ＤＬＬ回路１が
通常動作時の動作周波数と同等の遅延分だけ基準クロッ
ク信号を遅らせるように構成される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ディレイラインを使用
した位相同期（DLL,Delay Line Loop ）式のクロック信
号発生回路に関し、特に、高い周波数で高速動作する半
導体装置（ＬＳＩ）に用いて好適なクロック信号発生回
路に関する。
【０００２】
【従来の技術】マイクロプロセッサや、このマイクロプ
ロセッサの周辺回路を担う半導体装置では、高い周波数
で動作することが要求され、また複数のチップを組み合
わせて使用するために各ＬＳＩのシステムクロックや、
外部から供給されるクロックに同期して動作することが
必要である。
【０００３】このような高速で動作するＬＳＩは、外部
から供給される入力クロック信号に対する内部回路の内
部クロック信号の遅延を少なくし、また、他のＬＳＩの
クロック信号と同期をとるために位相同期（PLL,Phase
Locked Loop ）回路を使ったクロック信号発生回路によ
ってＬＳＩの内部クロック信号を制御することが行われ
ている。さらに、この位相同期回路の発振器として、デ
ィレイライン回路を用いて基準クロック信号を１サイク
ル遅らせ次の基準クロック信号の立ち上がりに同期させ
るディレイライン方式（DLL,Delay Line Loop ）が用い
られている。
【０００４】図８に従来のＤＬＬ回路を用いたクロック
信号発生回路の構成を示す。この従来例では、クロック
信号発生回路はＤＬＬ回路１とセレクタ回路２を備えて
構成されている。
【０００５】図８において、ＤＬＬ回路１は、外部から
の基準クロック信号と内部回路３で用いられる内部クロ
ック信号との位相差を検出する位相比較器４と、位相比
較器４の位相差出力に応じて出力電圧を変化させるルー
プフィルタ５と、ループフィルタ５の出力電圧に応じて
遅延量を変化させる可変遅延のディレイライン６によっ
て構成されている。
【０００６】通常動作時には、セレクタ回路２によって
ＤＬＬ回路１の出力信号が内部クロック信号として選択
されて内部回路３に供給される。内部回路３に供給され
た内部クロック信号は内部回路３を経由して位相比較器
４に与えられ、位相比較器４おいて基準クロック信号と
比較される。
【０００７】このようなクロック信号発生回路におい
て、内部クロック信号はディレイライン６により遅延さ
れて基準クロック信号よりも遅れた信号になる。位相比
較器４ではこの遅れた内部クロック信号と次の基準クロ
ック信号の立ち上がりエッジの位相差を検出し、この位
相差に応じてループフィルタ５の出力電位が増減され
る。この出力電位によってディレイライン６は位相差を
相殺する方向に遅延時間を変化させる。
【０００８】このような動作を繰り返し、ディレイライ
ン６によって内部クロック信号が基準クロック信号より
もちょうど１サイクル分遅れて次の基準クロック信号と
の位相差が位相比較器１５によって検出されなくなる
と、ループフィルタ５はそのときの出力電圧を保持し、
ＤＬＬ回路１は基準クロック信号に対して位相が同期し
た内部クロック信号を発生し続ける。
【０００９】セレクタ回路２は内部クロック信号の供給
源として、外部から供給されるクロック選択信号にした
がってＤＬＬ回路１の出力信号又は基準クロック信号の
いずれか一方を選択する。これにより、ＤＬＬ回路１の
出力信号と外部から供給される基準クロック信号とを切
り換えて、内部回路３で使用することができる。
【００１０】このように、ＤＬＬ回路１を用いることに
よって、ＬＳＩの内部クロック信号は外部から供給され
る基準クロック信号と位相差がなくなり同期し、入力部
のバッファリングによるＬＳＩの遅延が生じないという
利点がある。
【００１１】このようなクロック信号発生回路では、Ｄ
ＬＬ回路１に遅延範囲の制限があるために、ロック可能
な周波数範囲にも制限が生じる。すなわち、ディレイラ
イン６の最大遅延時間、最小遅延時間によってＤＬＬ回
路１のロック可能な最低周波数、最大周波数がそれぞれ
決められる。
【００１２】このため、通常時の高速動作（例えば２０
ＭＨz 〜２００ＭＨz ）に最適化されたＤＬＬ回路１
を、例えばＬＳＩ評価のためのバーンインテストの場合
のように、高速動作可能な評価装置がなく低いクロック
周波数（例えば１ＭＨz 以下）でテストを行わなければ
ならない時には、動作させることができなかった。
【００１３】そこで、低速動作でのテスト時にはクロッ
ク選択信号によってセレクタ回路２で内部クロック信号
として外部から与えられる基準クロック信号を選択す
る。このような場合には、低速動作のため内部クロック
信号の遅延はＬＳＩの動作に影響を与えることはなくな
り、ＤＬＬ回路１を使用して内部クロック信号を発生さ
せる必要はなく、ＬＳＩの動作にも問題は生じない。
【００１４】しかしながら、このようなクロック信号発
生回路では、テスト評価時にはＤＬＬ回路１を動作させ
ないため、ＤＬＬ回路１が評価の対象からはずれてい
た。このため、このようなバーンインテストにおいては
ＤＬＬ回路１全体にストレスをかけることができず、Ｌ
ＳＩ全体について十分な評価を行うことができなかっ
た。
【００１５】一方、例えば低速動作においてもロックす
るようなＤＬＬ回路１を最適化できたとしても、通常動
作時には使用しないような低い周波数範囲まで考慮して
設計しなければならず、テストのためだけに必要となる
余分な回路や労力が生じることになる。
【００１６】
【発明が解決しようとする課題】以上説明したように、
ＤＬＬ回路を使用した従来の位相同期式クロック信号発
生回路において、ＤＬＬ回路のロック可能な周波数領域
は、ＬＳＩの高速動作に合わせて高い周波数領域に設定
されていた。このため、クロック信号発生回路を低い周
波数で動作させなければならない場合、例えばバーンイ
ンテストを実施するような場合には、ＤＬＬ回路では高
い周波数の信号をロックするといった通常動作と同様な
動作が行われなかった。したがって、ＤＬＬ回路にスト
レスをかけることができず、十分なテスト評価を行うこ
とができないという不具合を招いていた。
【００１７】そこで、本発明は、上記に鑑みてなされた
ものであり、その目的とするところは、高い周波数で動
作するように最適化されたＤＬＬ回路に対して低速動作
時においても高速動作時と同様な動作を行わしめる位相
同期式のクロック信号発生回路を提供することにある。
【００１８】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、外部から供給される基準ク
ロック信号を受けて遅延させる遅延手段と、外部から供
給される選択信号にしたがって基準クロック信号又は遅
延手段の出力のいずれか一方を選択して出力するセレク
タ回路と、セレクタ回路の信号通過遅延時間と同等の遅
延時間だけ内部クロック信号を遅延させて出力するバッ
ファ回路と、セレクタ回路の出力信号とバッファ回路の
出力信号を受けて、両信号の位相差がなくなるように基
準クロック信号を遅延させて内部クロック信号を生成す
るディレイライン式位相同期（ＤＬＬ）回路とから構成
される。
【００１９】請求項２記載の発明は、請求項１記載のク
ロック信号発生回路において、前記ＤＬＬ回路は、前記
セレクタ回路の出力信号と前記バッファ回路の出力信号
を受けて、両信号の位相差を検出する位相比較器と、位
相比較器により検出された位相差を受けて、位相差に応
じて遅延量を設定する信号を出力するループフィルタ
と、ループフィルタの出力信号にしたがって基準クロッ
ク信号を遅延させるディレイラインとからなる。
【００２０】請求項３記載の発明は、請求項２記載のク
ロック信号発生回路において、前記遅延手段は、前記Ｄ
ＬＬ回路を構成するディレイラインと同等に構成され
て、外部から与えられる遅延量を設定する信号にしたが
って基準クロック信号を遅延させてなる。
【００２１】請求項４記載の発明は、請求項１，２又は
３記載のクロック信号発生回路において、前記遅延手段
は、内部クロック信号が供給されて動作する半導体装置
における通常動作時の動作周波数と同等の遅延を基準ク
ロック信号に与えてなる。
【００２２】
【作用】上記構成において、低速動作時には、通常動作
時の動作周波数と同等の遅延を基準クロック信号に与
え、この遅延された基準クロック信号と内部クロック信
号との位相差の比較結果に基づいて基準クロック信号を
遅延させて、ＤＬＬ回路が通常動作時の動作周波数と同
等の遅延分だけ基準クロック信号を遅らせるように動作
させるようにしている。
【００２３】
【実施例】以下、図面を用いてこの発明の実施例を説明
する。
【００２４】図１は請求項１記載の発明の一実施例に係
わるクロック信号発生回路の構成を示す図である。
【００２５】図１において、この実施例のクロック信号
発生回路は、図８に示すと同様なＤＬＬ回路１に加え
て、基準クロック信号を受けて遅延させる遅延素子７
と、この遅延素子７の出力信号又は基準クロック信号の
いずれか一方の信号をテストイネーブル信号にしたがっ
て選択するセレクタ回路８と、ＤＬＬ回路１から出力さ
れて内部回路３を経由し出力される内部クロック信号を
受けて、セレクタ回路８を信号が通過した際に生じる信
号遅延と同等の遅延を内部クロック信号に与えるバッフ
ァ回路９とを有して構成されている。
【００２６】ＤＬＬ回路１は、セレクタ回路８の出力信
号とバッファ回路９の出力信号との位相差を比較して位
相差に応じた信号を出力する位相比較器４と、位相比較
器４の位相差出力に応じて出力電位を変化させるループ
フィルタ５と、ループフィルタ５の出力電位に応じて基
準クロック信号に遅延を与えるディレイライン６からな
り、セレクタ回路８の出力信号とバッファ回路９の出力
信号の位相差がなくなるように内部クロック信号を生成
する。遅延素子７は、内部回路３の通常動作時の動作周
波数と同程度の遅延時間（例えば１００ＭＨz の動作周
波数のＬＳＩなら１０ｎｓの遅延時間）が予め設定され
ている。
【００２７】図２に上記実施例の位相比較器４の一構成
例を示す。
【００２８】図２において、位相比較器４は同図に示す
ように複数の論理ゲート（ＮＡＮＤゲート）で構成さ
れ、２つの入力端子ＩＮ１，ＩＮ２と、２つの出力端子
／ＵＰ，ＤＯＷＮを有している。位相比較器４は入力端
子ＩＮ１にセレクタ回路８の出力信号が入力され、入力
端子ＩＮ２にはバッファ回路９の出力信号が入力され、
バッファ回路９の出力信号の位相がセレクタ回路８の出
力信号よりも進んでいる場合、すなわち内部クロック信
号の位相が基準クロック信号よりも進んでいる場合に
は、出力端子ＤＯＷＮから出力されるＤＯＷＮ信号を活
性化させ、逆にセレクタ回路８の出力信号の位相が進ん
でいる場合、すなわち内部クロック信号の位相が基準ク
ロック信号よりも遅れている場合には、出力端子／ＵＰ
から出力される／ＵＰ信号を活性化させる。これらの出
力信号は、それぞれの位相差に応じた時間だけ出力され
る。
【００２９】図３に上記実施例のループフィルタ５の一
構成例を示す。
【００３０】図３において、ループフィルタ５は同図に
示すように、ＰチャネルのＭＯＳ型ＦＥＴ（電界効果ト
ランジスタ）１０及びＮチャネルのＭＯＳ型ＦＥＴ１１
から構成されるチャージポンプ部１２と、抵抗及び容量
１３から構成されるローパスフィルタ部１４とからな
る。
【００３１】このような構成において、位相比較器４に
よって／ＵＰ信号が活性化されてループフィルタ５に与
えられると、チャージポンプ部１２のＰＭＯＳＦＥＴ１
０がオンし、ローパスフィルタ部１４の容量１３が充電
され、ループフィルタ５の出力電位が上昇する。一方、
位相比較器４によってＤＯＷＮ信号が活性化されてルー
プフィルタ５に与えられると、チャージポンプ部１２の
ＮＭＯＳＦＥＴ１１がオンし、容量１３が放電されて出
力電位は下降する。このように、チャージポンプ部１２
は位相比較器４から供給されるデジタル信号（／ＵＰ信
号，ＤＯＷＮ信号）をアナログ量に変換し、ローパスフ
ィルタ部１４は雑音などの高周波数成分を取り除くとと
もに出力電位を保持するように機能する。
【００３２】図４に上記実施例のディレイライン６の一
構成例を示す。
【００３３】図４において、ディレイライン６は同図に
示すように、ループフィルタ５の出力信号を逆相に変換
するためのＰＭＯＳＦＥＴ１５及びＮＭＯＳＦＥＴ１６
で構成されたバッファ部１７と、それぞれ複数のインバ
ータ回路１８及びＮＭＯＳＦＥＴ１９ならびに容量２０
で構成されたディレイライン部２１からなる。
【００３４】このような構成において、ループフィルタ
５の出力電位が高い場合にはディレイライン部２１のＮ
ＭＯＳＦＥＴ１９のゲート電位が低くなり、ＦＥＴ１９
のソース・ドレイン間に流れる電流が少なくなるため、
ディレイライン部２１のインバータ回路１８に対して容
量２０の値が見かけ上小さくなりインバータ回路１８の
ゲート遅延が少なくなる。これにより、ディレイライン
６の信号遅延時間も小さくなる。
【００３５】一方、ループフィルタ５の出力電位が低い
場合にはＮＭＯＳＦＥＴ１６のゲート電位が高くなるた
め、ＦＥＴ１６のソース・ドレイン間に流れる電流は増
え、ディレイライン部２１のインバータ回路１８に対し
て容量２０の値が見かけ上大きくなりゲート遅延が増加
する。これにより、ディレイライン６の信号遅延時間は
大きくなる。このように、ループフィルタ５の出力電位
によってディレイライン６の遅延時間を変化させること
ができる。
【００３６】次に、この実施例の動作を図５に示す高速
（通常）動作時のタイミングチャートならびに図６に示
す低速（テスト）動作時のタイミングチャートを参照し
て説明する。
【００３７】まず、ＬＳＩの通常動作時すなわち高速動
作時には、テストイネーブル信号が非活性化されてセレ
クタ回路８で基準クロック信号が選択される。この場合
には、図５に示すようにＤＬＬ回路１は基準クロック信
号と内部クロック信号の位相差がなくなるようにディレ
イライン６によって基準クロック信号をちょうど基準ク
ロック信号の１サイクル分遅らせて内部クロック信号を
生成する。
【００３８】基準クロック信号と内部クロック信号はそ
れぞれセレクタ回路８とバッファ回路９によって同等の
遅延が生じて位相比較器４に入力されるため、位相比較
器４は基準クロック信号と内部クロック信号の位相差を
検出していることになり、ＤＬＬ回路１がロックするこ
とによってこれらの信号の位相差がなくなることにな
る。この時に、ＤＬＬ回路１はちょうど動作サイクル時
間に等しい時間（例えば１００ＭＨz の時には１０ｎ
ｓ）だけ基準クロック信号を遅らせるように動作してい
る。
【００３９】次に、ＬＳＩのテスト時すなわち低速動作
時には、テストイネーブル信号が活性化されて、セレク
タ回路８により遅延素子７の出力信号が選択される。こ
の時には、図６に示すように内部クロック信号はセレク
タ回路８の出力信号に位相を合わせ、ＤＬＬ回路１はち
ょうど遅延素子７の遅延時間だけ基準クロック信号を遅
らせるように動作する。この遅延素子７は通常動作時の
動作サイクル時間と同等の時間（先の例で言えば１０ｎ
ｓ）の遅延時間を有しているため、ＤＬＬ回路１は通常
動作時の動作サイクル時間分だけ基準クロック信号を遅
らせることになる。すなわち、基準クロック信号は低速
であるにもかかわらず、ＤＬＬ回路１は高速動作時とほ
ぼ同じ動作を行うことになる。
【００４０】したがって、低速動作でのＬＳＩのテスト
においても、ＤＬＬ回路１は通常動作時と同様の条件の
下でテスト評価することが可能となる。ゆえに、ＬＳＩ
のバーンインテストにおいてもＤＬＬ回路１を通常動作
時とほぼ同じ動作を行わしめることができるので、ＤＬ
Ｌ回路１に適正なストレスをかけることができ、評価を
十分に実施してＬＳＩの故障発見率を向上させることが
できるようになる。
【００４１】図７は請求項２記載の発明の一実施例に係
わるクロック信号発生回路の構成を示す図である。
【００４２】この実施例の特徴とするところは、図１に
示す遅延素子７として図１に示すＤＬＬ回路１のディレ
イライン６と同様な構成のディレイライン２２を用いた
ことにあり、他の構成ならびに動作は図１に示すものと
同様である。
【００４３】このような実施例においては、ディレイラ
イン２２の遅延時間を設定する遅延設定信号を外部から
与えることにより、ディレイライン２２が可能な遅延量
の範囲内で基準クロック信号を任意に遅延させることが
でき、ＬＳＩの低速動作時におけるＤＬＬ回路１の動作
周波数を任意に設定することが可能となる。したがっ
て、ＬＳＩの評価時には極めて有効となる。
【００４４】
【発明の効果】以上説明したように、本発明の位相同期
式のクロック発生回路によれば、ＤＬＬ回路を工夫する
必要なく単純な回路を追加するだけで、ＬＳＩの低速動
作時においてもＤＬＬ回路を通常の高速動作時と同様に
動作させることができる。
【００４５】このため、高速なテスト装置がなく低いク
ロック周波数でＬＳＩのテストを行わなければならない
時でもＤＬＬ回路のテストが可能となる。特にバーンイ
ン試験の場合にはＤＬＬ回路にも適正なストレスをかけ
ることができ、故障発見率を向上させることができる。
【図面の簡単な説明】
【図１】請求項１記載の発明の一実施例に係わるクロッ
ク信号発生回路の構成を示す図である。
【図２】図１に示す回路の位相比較器の一実施例を示す
図である。
【図３】図１に示す回路のループフィルタの一実施例を
示す図である。
【図４】図１に示す回路のディレイラインの一実施例を
示す図である。
【図５】図１に示す回路の通常動作時のタイミングチャ
ートを示す図である。
【図６】図１に示す回路の低速動作時のタイミングチャ
ートを示す図である。
【図７】請求項２記載の発明の一実施例に係わるクロッ
ク信号発生回路の構成を示す図である。
【図８】従来の位相同期式のクロック信号発生回路の一
構成例を示す図である。
【符号の説明】
１ ＤＬＬ回路 ２，８ セレクタ回路 ４ 位相比較器 ５ ループフィルタ ６，２２ ディレイライン ７ 遅延素子 ９ バッファ回路 １２ チャージポンプ部 １４ ローパスフィルタ部 １７ バッファ部 ２１ ディレイライン部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 5/13 Ｇ０６Ｆ 1/04 ３１２ Ａ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 外部から供給される基準クロック信号を
    受けて遅延させる遅延手段と、 外部から供給される選択信号にしたがって基準クロック
    信号又は遅延手段の出力のいずれか一方を選択して出力
    するセレクタ回路と、 セレクタ回路の信号通過遅延時間と同等の遅延時間だけ
    内部クロック信号を遅延させて出力するバッファ回路
    と、 セレクタ回路の出力信号とバッファ回路の出力信号を受
    けて、両信号の位相差がなくなるように基準クロック信
    号を遅延させて内部クロック信号を生成するディレイラ
    イン式位相同期（ＤＬＬ）回路とを有することを特徴と
    るすクロック信号発生回路。
  2. 【請求項２】 前記ＤＬＬ回路は、前記セレクタ回路の
    出力信号と前記バッファ回路の出力信号を受けて、両信
    号の位相差を検出する位相比較器と、 位相比較器により検出された位相差を受けて、位相差に
    応じて遅延量を設定する信号を出力するループフィルタ
    と、 ループフィルタの出力信号にしたがって基準クロック信
    号を遅延させるディレイラインとからなることを特徴と
    する請求項１記載のクロック信号発生回路。
  3. 【請求項３】 前記遅延手段は、 前記ＤＬＬ回路を構成するディレイラインと同等に構成
    されて、外部から与えられる遅延量を設定する信号にし
    たがって基準クロック信号を遅延させてなることを特徴
    とする請求項２記載のクロック信号発生回路。
  4. 【請求項４】 前記遅延手段は、 内部クロック信号が供給されて動作する半導体装置にお
    ける通常動作時の動作周波数と同等の遅延を基準クロッ
    ク信号に与えてなることを特徴とする請求項１，２又は
    ３記載のクロック信号発生回路。
JP6234881A 1994-09-29 1994-09-29 クロック信号発生回路 Pending JPH0897714A (ja)

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