JP2000207275A - 処理装置 - Google Patents
処理装置Info
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- JP2000207275A JP2000207275A JP11002973A JP297399A JP2000207275A JP 2000207275 A JP2000207275 A JP 2000207275A JP 11002973 A JP11002973 A JP 11002973A JP 297399 A JP297399 A JP 297399A JP 2000207275 A JP2000207275 A JP 2000207275A
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Abstract
(57)【要約】
【課題】 データの同時性を保証する処理装置を実現す
ることを目的にする。 【解決手段】 本発明は、ＣＰＵモジュール内に、他の
ＣＰＵモジュールと共有するデータの共有データ領域を
設け、少なくとも２つのＣＰＵモジュール間で、他のＣ
ＰＵモジュールの共有データ領域のデータ読み込みによ
り、データの共有を行う処理装置に改良を加えたもので
ある。本装置は、ＣＰＵモジュール内に、共有データ領
域のデータの書き込み状態を示す出力中フラグと、共有
データ領域のデータの読み込み状態を示す入力中フラグ
とからなるフラグ部を有し、出力中フラグがオフのとき
に、他のＣＰＵモジュールが共有データ領域のデータの
読み込みを行い、入力中フラグがオフのときに、前記Ｃ
ＰＵモジュールが共有データ領域に書き込みを行うこと
を特徴とする装置である。
ることを目的にする。 【解決手段】 本発明は、ＣＰＵモジュール内に、他の
ＣＰＵモジュールと共有するデータの共有データ領域を
設け、少なくとも２つのＣＰＵモジュール間で、他のＣ
ＰＵモジュールの共有データ領域のデータ読み込みによ
り、データの共有を行う処理装置に改良を加えたもので
ある。本装置は、ＣＰＵモジュール内に、共有データ領
域のデータの書き込み状態を示す出力中フラグと、共有
データ領域のデータの読み込み状態を示す入力中フラグ
とからなるフラグ部を有し、出力中フラグがオフのとき
に、他のＣＰＵモジュールが共有データ領域のデータの
読み込みを行い、入力中フラグがオフのときに、前記Ｃ
ＰＵモジュールが共有データ領域に書き込みを行うこと
を特徴とする装置である。
Description
【０００１】
【発明の属する技術分野】本発明は、少なくとも２つの
ＣＰＵモジュール間で、データの共有を行う処理装置に
関し、特に、データの同時性を保証する処理装置に関す
るものである。
ＣＰＵモジュール間で、データの共有を行う処理装置に
関し、特に、データの同時性を保証する処理装置に関す
るものである。
【０００２】
【従来の技術】例えば、プログラマブルコントローラに
おいて、２つのＣＰＵモジュール間でデータを共有する
場合、一方のＣＰＵモジュールが、共有したいデータを
自ＣＰＵモジュール内のデータ領域から自ＣＰＵモジュ
ール内の共有データ領域に書き込む。そして、他方のＣ
ＰＵモジュールが、一方のＣＰＵモジュール内の共有デ
ータ領域から共有したいデータを読み込み、自ＣＰＵモ
ジュール内のデータ領域に書き込むことにより、データ
の共有を行っていた。
おいて、２つのＣＰＵモジュール間でデータを共有する
場合、一方のＣＰＵモジュールが、共有したいデータを
自ＣＰＵモジュール内のデータ領域から自ＣＰＵモジュ
ール内の共有データ領域に書き込む。そして、他方のＣ
ＰＵモジュールが、一方のＣＰＵモジュール内の共有デ
ータ領域から共有したいデータを読み込み、自ＣＰＵモ
ジュール内のデータ領域に書き込むことにより、データ
の共有を行っていた。
【０００３】このような装置を図３に示し、以下に説明
する。図において、ＣＰＵモジュール１は、バス（図示
せず）に接続され、ＣＰＵ１１とメモリ（記憶部）１２
とを有する。ＣＰＵ１１は、メモリ１２に接続し、演算
処理を行う。メモリ１２は、データ領域１２１と共有デ
ータ領域１２２とを有する。データ領域１２１は、通常
のデータ、例えば、共有したいデータの他に、単独のＣ
ＰＵを動作させるためや、動作状態を記録しておくため
のローカルなデータを格納する。共有データ領域１２２
は、共有するデータを格納する。
する。図において、ＣＰＵモジュール１は、バス（図示
せず）に接続され、ＣＰＵ１１とメモリ（記憶部）１２
とを有する。ＣＰＵ１１は、メモリ１２に接続し、演算
処理を行う。メモリ１２は、データ領域１２１と共有デ
ータ領域１２２とを有する。データ領域１２１は、通常
のデータ、例えば、共有したいデータの他に、単独のＣ
ＰＵを動作させるためや、動作状態を記録しておくため
のローカルなデータを格納する。共有データ領域１２２
は、共有するデータを格納する。
【０００４】ＣＰＵモジュール２は、バスに接続され、
ＣＰＵ２１とメモリ（記憶部）２２とを有する。ＣＰＵ
２１は、メモリ２２に接続し、演算処理を行う。メモリ
２２は、データ領域２２１と共有データ領域２２２とを
有する。データ領域２２１は、通常のデータを格納す
る。共有データ領域２２２は、共有するデータを格納す
る。
ＣＰＵ２１とメモリ（記憶部）２２とを有する。ＣＰＵ
２１は、メモリ２２に接続し、演算処理を行う。メモリ
２２は、データ領域２２１と共有データ領域２２２とを
有する。データ領域２２１は、通常のデータを格納す
る。共有データ領域２２２は、共有するデータを格納す
る。
【０００５】このような装置の動作を以下に説明する。
図４は図３に示す装置の動作を示したフローチャートで
ある。（ａ）はＣＰＵモジュール１の動作を示し、
（ｂ）はＣＰＵモジュール２の動作を示す。
図４は図３に示す装置の動作を示したフローチャートで
ある。（ａ）はＣＰＵモジュール１の動作を示し、
（ｂ）はＣＰＵモジュール２の動作を示す。
【０００６】まず始めにＣＰＵモジュール１の動作を説
明する。ＣＰＵ１１は、バスを介して、共有データ領域
２２２からデータを読み込み、データ領域１２１に書き
込む。そして、ＣＰＵ１１は、データ領域１２１に読み
書きを行い、プログラムの実行処理を行う。処理後、共
有したいデータを、ＣＰＵ１１は、データ領域１２１か
ら読み出して、共有データ領域１２２に書き込む。この
ような動作を繰返す。
明する。ＣＰＵ１１は、バスを介して、共有データ領域
２２２からデータを読み込み、データ領域１２１に書き
込む。そして、ＣＰＵ１１は、データ領域１２１に読み
書きを行い、プログラムの実行処理を行う。処理後、共
有したいデータを、ＣＰＵ１１は、データ領域１２１か
ら読み出して、共有データ領域１２２に書き込む。この
ような動作を繰返す。
【０００７】次にＣＰＵモジュール２の動作を説明す
る。ＣＰＵ２１は、バスを介して、共有データ領域１２
２からデータを読み込み、データ領域２２１に書き込
む。そして、ＣＰＵ２１は、データ領域２２１に読み書
きを行い、プログラムの実行処理を行う。処理後、共有
したいデータを、ＣＰＵ２１は、データ領域２２１から
読み出して、共有データ領域２２２に書き込む。このよ
うな動作を繰返す。
る。ＣＰＵ２１は、バスを介して、共有データ領域１２
２からデータを読み込み、データ領域２２１に書き込
む。そして、ＣＰＵ２１は、データ領域２２１に読み書
きを行い、プログラムの実行処理を行う。処理後、共有
したいデータを、ＣＰＵ２１は、データ領域２２１から
読み出して、共有データ領域２２２に書き込む。このよ
うな動作を繰返す。
【０００８】
【発明が解決しようとする課題】このような装置では、
一方のＣＰＵモジュールが共有データを読み込んでいる
時に、他方のＣＰＵモジュールが共有データを書き込ん
でしまう場合があり、データの同時性が保証されないと
いう問題点があった。
一方のＣＰＵモジュールが共有データを読み込んでいる
時に、他方のＣＰＵモジュールが共有データを書き込ん
でしまう場合があり、データの同時性が保証されないと
いう問題点があった。
【０００９】そこで、本発明の目的は、データの同時性
を保証する処理装置を実現することにある。
を保証する処理装置を実現することにある。
【００１０】
【課題を解決するための手段】本発明は、ＣＰＵモジュ
ール内に、他のＣＰＵモジュールと共有するデータの共
有データ領域を設け、少なくとも２つのＣＰＵモジュー
ル間で、他のＣＰＵモジュールの共有データ領域のデー
タ読み込みにより、データの共有を行う処理装置におい
て、前記ＣＰＵモジュール内に、前記共有データ領域の
データの書き込み状態を示す出力中フラグと、共有デー
タ領域のデータの読み込み状態を示す入力中フラグとか
らなるフラグ部を有し、出力中フラグがオフのときに、
前記他のＣＰＵモジュールが前記共有データ領域のデー
タの読み込みを行い、入力中フラグがオフのときに、前
記ＣＰＵモジュールが共有データ領域に書き込みを行う
ことを特徴とするものである。
ール内に、他のＣＰＵモジュールと共有するデータの共
有データ領域を設け、少なくとも２つのＣＰＵモジュー
ル間で、他のＣＰＵモジュールの共有データ領域のデー
タ読み込みにより、データの共有を行う処理装置におい
て、前記ＣＰＵモジュール内に、前記共有データ領域の
データの書き込み状態を示す出力中フラグと、共有デー
タ領域のデータの読み込み状態を示す入力中フラグとか
らなるフラグ部を有し、出力中フラグがオフのときに、
前記他のＣＰＵモジュールが前記共有データ領域のデー
タの読み込みを行い、入力中フラグがオフのときに、前
記ＣＰＵモジュールが共有データ領域に書き込みを行う
ことを特徴とするものである。
【００１１】このような本発明では、フラグ部の出力中
フラグがオフのときに、他のＣＰＵモジュールが共有デ
ータ領域のデータの読み込みを行う。そして、フラグ部
の入力中フラグがオフのときに、ＣＰＵモジュールが共
有データ領域に書き込みを行う。
フラグがオフのときに、他のＣＰＵモジュールが共有デ
ータ領域のデータの読み込みを行う。そして、フラグ部
の入力中フラグがオフのときに、ＣＰＵモジュールが共
有データ領域に書き込みを行う。
【００１２】
【発明の実施の形態】以下図面を用いて本発明を説明す
る。図１は本発明の一実施例を示した構成図である。な
お、ここでは、ｎ個のＣＰＵモジュールの内、２つのＣ
ＰＵモジュールだけを図示する。
る。図１は本発明の一実施例を示した構成図である。な
お、ここでは、ｎ個のＣＰＵモジュールの内、２つのＣ
ＰＵモジュールだけを図示する。
【００１３】図において、ＣＰＵモジュール１は、バス
（図示せず）に接続され、ＣＰＵ１１とメモリ（記憶
部）１２とフラグ部１３とを有する。ＣＰＵ１１は、メ
モリ１２とフラグ部１３とに接続し、演算処理を行う。
メモリ１２は、データ領域１２１と共有データ領域１２
２とを有する。データ領域１２１は、通常のデータを格
納する。共有データ領域１２２は、共有するデータを格
納する。フラグ部１３は、共有データ領域１２２のデー
タの書き込み状態を示す出力中フラグと、共有データ領
域１２２のデータの読み込み状態を示す入力中フラグと
からなる。入力中フラグは、ＣＰＵモジュール１〜ＣＰ
Ｕモジュールｎに対応して、ＣＰＵ１入力中フラグ〜Ｃ
ＰＵｎ入力中フラグからなっているが、ＣＰＵ１入力中
フラグは他のＣＰＵモジュールではないので、なくても
よい。
（図示せず）に接続され、ＣＰＵ１１とメモリ（記憶
部）１２とフラグ部１３とを有する。ＣＰＵ１１は、メ
モリ１２とフラグ部１３とに接続し、演算処理を行う。
メモリ１２は、データ領域１２１と共有データ領域１２
２とを有する。データ領域１２１は、通常のデータを格
納する。共有データ領域１２２は、共有するデータを格
納する。フラグ部１３は、共有データ領域１２２のデー
タの書き込み状態を示す出力中フラグと、共有データ領
域１２２のデータの読み込み状態を示す入力中フラグと
からなる。入力中フラグは、ＣＰＵモジュール１〜ＣＰ
Ｕモジュールｎに対応して、ＣＰＵ１入力中フラグ〜Ｃ
ＰＵｎ入力中フラグからなっているが、ＣＰＵ１入力中
フラグは他のＣＰＵモジュールではないので、なくても
よい。
【００１４】ＣＰＵモジュール２は、バスに接続され、
ＣＰＵ２１とメモリ（記憶部）２２とフラグ部２３とを
有する。ＣＰＵ２１は、メモリ２２とフラグ部２３とに
接続し、演算処理を行う。メモリ２２は、データ領域２
２１と共有データ領域２２２とを有する。データ領域２
２１は、通常のデータを格納する。共有データ領域２２
２は、共有するデータを格納する。フラグ部２３は、共
有データ領域２２２のデータの書き込み状態を示す出力
中フラグと、共有データ領域２２２のデータの読み込み
状態を示す入力中フラグとからなる。入力中フラグは、
ＣＰＵモジュール１〜ＣＰＵモジュールｎに対応して、
ＣＰＵ１入力中フラグ〜ＣＰＵｎ入力中フラグからなっ
ているが、ＣＰＵ２入力中フラグは他のＣＰＵモジュー
ルではないので、なくてもよい。
ＣＰＵ２１とメモリ（記憶部）２２とフラグ部２３とを
有する。ＣＰＵ２１は、メモリ２２とフラグ部２３とに
接続し、演算処理を行う。メモリ２２は、データ領域２
２１と共有データ領域２２２とを有する。データ領域２
２１は、通常のデータを格納する。共有データ領域２２
２は、共有するデータを格納する。フラグ部２３は、共
有データ領域２２２のデータの書き込み状態を示す出力
中フラグと、共有データ領域２２２のデータの読み込み
状態を示す入力中フラグとからなる。入力中フラグは、
ＣＰＵモジュール１〜ＣＰＵモジュールｎに対応して、
ＣＰＵ１入力中フラグ〜ＣＰＵｎ入力中フラグからなっ
ているが、ＣＰＵ２入力中フラグは他のＣＰＵモジュー
ルではないので、なくてもよい。
【００１５】このような装置の動作を以下で説明する。
図２は図１に示す装置の動作を示したフローチャートで
ある。（ａ）はＣＰＵモジュール１の共有データ領域１
２２への書き込み動作（出力処理）を示し、（ｂ）はＣ
ＰＵモジュール２の共有データ領域１２２からの読み込
み動作（入力処理）を示す。
図２は図１に示す装置の動作を示したフローチャートで
ある。（ａ）はＣＰＵモジュール１の共有データ領域１
２２への書き込み動作（出力処理）を示し、（ｂ）はＣ
ＰＵモジュール２の共有データ領域１２２からの読み込
み動作（入力処理）を示す。
【００１６】ＣＰＵ１１は、共有データ領域１２２への
書き込み前に、フラグ部１３の出力中フラグをオンにす
る。フラグ部１３の全入力中フラグの内、１つでもオン
ならば、ＣＰＵ１１は、フラグ部１３の出力中フラグを
オフとして処理を終了する。フラグ部１３の全入力中フ
ラグがすべてオフならば、ＣＰＵ１１は、データ領域１
２１から共有したいデータを読み出し、共有データ領域
１２２に書き込む。書き込みが終了したら、ＣＰＵ１１
は、フラグ部１３の出力中フラグをオフとして処理を終
了する。
書き込み前に、フラグ部１３の出力中フラグをオンにす
る。フラグ部１３の全入力中フラグの内、１つでもオン
ならば、ＣＰＵ１１は、フラグ部１３の出力中フラグを
オフとして処理を終了する。フラグ部１３の全入力中フ
ラグがすべてオフならば、ＣＰＵ１１は、データ領域１
２１から共有したいデータを読み出し、共有データ領域
１２２に書き込む。書き込みが終了したら、ＣＰＵ１１
は、フラグ部１３の出力中フラグをオフとして処理を終
了する。
【００１７】ＣＰＵ２１は、共有データ領域１２２から
の読み込み前に、バスを介して、フラグ部１３のＣＰＵ
モジュール２に対応するＣＰＵ２入力中フラグをオンに
する。フラグ部１３の出力中フラグがオンならば、ＣＰ
Ｕ２１は、バスを介して、フラグ部１３のＣＰＵモジュ
ール２に対応するＣＰＵ２入力フラグをオフとして処理
を終了する。フラグ部１２の出力中フラグがオフなら
ば、ＣＰＵ２１は、バスを介して、共有データ領域１２
２のデータを読み込んで、データ領域２２１に書き込
む。書き込みが終了したら、ＣＰＵ２１は、バスを介し
て、フラグ部１３の出力中フラグをオフとして処理を終
了する。
の読み込み前に、バスを介して、フラグ部１３のＣＰＵ
モジュール２に対応するＣＰＵ２入力中フラグをオンに
する。フラグ部１３の出力中フラグがオンならば、ＣＰ
Ｕ２１は、バスを介して、フラグ部１３のＣＰＵモジュ
ール２に対応するＣＰＵ２入力フラグをオフとして処理
を終了する。フラグ部１２の出力中フラグがオフなら
ば、ＣＰＵ２１は、バスを介して、共有データ領域１２
２のデータを読み込んで、データ領域２２１に書き込
む。書き込みが終了したら、ＣＰＵ２１は、バスを介し
て、フラグ部１３の出力中フラグをオフとして処理を終
了する。
【００１８】このように、ＣＰＵモジュール１のフラグ
部１３の出力中フラグがオフのときに、ＣＰＵモジュー
ル２が共有データ領域１２２のデータの読み込みを行
い、フラグ部１３の全入力中フラグがオフのときに、Ｃ
ＰＵモジュール１が共有データ領域１２２に書き込みを
行うので、データの同時性が保証できる。
部１３の出力中フラグがオフのときに、ＣＰＵモジュー
ル２が共有データ領域１２２のデータの読み込みを行
い、フラグ部１３の全入力中フラグがオフのときに、Ｃ
ＰＵモジュール１が共有データ領域１２２に書き込みを
行うので、データの同時性が保証できる。
【００１９】なお、本発明はこれに限定されるものでは
なく、以下のようなものでもよい。フラグ部１３，２３
は、ＣＰＵモジュールごとに入力中フラグを設けた構成
を示したが、１つの入力中フラグでどれか１つのＣＰＵ
モジュールが読み出し状態ならば、オンとする構成にし
てもよい。但し、入力中フラグをオフにする時に、他の
ＣＰＵモジュールが入力中でないか、チェックする必要
がある。
なく、以下のようなものでもよい。フラグ部１３，２３
は、ＣＰＵモジュールごとに入力中フラグを設けた構成
を示したが、１つの入力中フラグでどれか１つのＣＰＵ
モジュールが読み出し状態ならば、オンとする構成にし
てもよい。但し、入力中フラグをオフにする時に、他の
ＣＰＵモジュールが入力中でないか、チェックする必要
がある。
【００２０】また、メモリ１２，２２にそれぞれデータ
領域１２１，２２１と共有データ領域１２２，２２２と
を設ける構成を示したが、データ領域１２１，２２１と
共有データ領域１２２，２２２とが別々のメモリに格納
される構成でもよい。そして、フラグ部１３，２３を、
メモリ１２，２２に設ける構成でもよい。
領域１２１，２２１と共有データ領域１２２，２２２と
を設ける構成を示したが、データ領域１２１，２２１と
共有データ領域１２２，２２２とが別々のメモリに格納
される構成でもよい。そして、フラグ部１３，２３を、
メモリ１２，２２に設ける構成でもよい。
【００２１】
【発明の効果】本発明によれば、以下のような効果があ
る。出力中フラグがオフのときに、他のＣＰＵモジュー
ルが共有データ領域のデータの読み込みを行い、入力中
フラグがオフのときに、ＣＰＵモジュールが共有データ
領域に書き込みを行うので、データの同時性が保証でき
る。
る。出力中フラグがオフのときに、他のＣＰＵモジュー
ルが共有データ領域のデータの読み込みを行い、入力中
フラグがオフのときに、ＣＰＵモジュールが共有データ
領域に書き込みを行うので、データの同時性が保証でき
る。
【図１】本発明の一実施例を示した構成図である。
【図２】図１に示す装置の動作を示したフローチャート
である。
である。
【図３】従来の処理装置の動作を示した構成図である。
【図４】図３に示す装置の動作を示したフローチャート
である。
である。
１，２ ＣＰＵモジュール １２２，２２２ 共有データ領域 １３，２３ フラグ部
Claims (2)
- 【請求項１】 ＣＰＵモジュール内に、他のＣＰＵモジ
ュールと共有するデータの共有データ領域を設け、少な
くとも２つのＣＰＵモジュール間で、他のＣＰＵモジュ
ールの共有データ領域のデータ読み込みにより、データ
の共有を行う処理装置において、 前記ＣＰＵモジュール内に、前記共有データ領域のデー
タの書き込み状態を示す出力中フラグと、共有データ領
域のデータの読み込み状態を示す入力中フラグとからな
るフラグ部を有し、 出力中フラグがオフのときに、前記他のＣＰＵモジュー
ルが前記共有データ領域のデータの読み込みを行い、入
力中フラグがオフのときに、前記ＣＰＵモジュールが共
有データ領域に書き込みを行うことを特徴とする処理装
置。 - 【請求項２】 入力中フラグをＣＰＵモジュールごとに
設けたことを特徴とする請求項１記載の処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11002973A JP2000207275A (ja) | 1999-01-08 | 1999-01-08 | 処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11002973A JP2000207275A (ja) | 1999-01-08 | 1999-01-08 | 処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000207275A true JP2000207275A (ja) | 2000-07-28 |
Family
ID=11544325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11002973A Withdrawn JP2000207275A (ja) | 1999-01-08 | 1999-01-08 | 処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000207275A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002312310A (ja) * | 2001-04-17 | 2002-10-25 | Sony Corp | 情報通信方法 |
-
1999
- 1999-01-08 JP JP11002973A patent/JP2000207275A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002312310A (ja) * | 2001-04-17 | 2002-10-25 | Sony Corp | 情報通信方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040921 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040927 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20041125 |