JPH0240760A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は情報処理装置に関し、特に、外部装置の制御を
サブＣＰＵ　（中央処理ユニット）が実行するものに適
用して好適なものである。

［従来の技術］ 例えば、フロッピーディスクドライブ装置は、機械的な
構成部分が多いため処理速度がＣＰＵの処理速度に比べ
て遅いものである。そこで、メインのＣＰＵに加えてサ
ブのＣＰＵを設け、フロッピーディスクドライブ装置の
アクセス動作をサブＣＰＵが実行し、この間、メインＣ
ＰＵが他の処理を実行することができるようにして全体
としての処理効率を高めるようにした第３図に示すよう
な装置が提案されている。

第３図において、この従来の情報処理装置は、大きく分
けてメイン処理部１０及びサブ処理部２０からなり、各
処理部１０．２０はそれぞれＣＰＵ１ｌ、２１を備えて
いる。ここで、サブＣＰＵ２１は、フロッピーディスク
ドライブ装置３０のアクセス動作を制御するものであり
、メインＣＰＵｌｌは当該情報処理装置が実行する他の
全ての処理を制御するものである。

メイン処理部１０は、ＣＰＵ１１が実行するプログラム
等を格納しているリードオンリメモリ（ＲＯＭ＞１２と
、実行に用いられるデータや実行の結果得られたデータ
等を格納するワーキングメモリとして用いられるランダ
ムアクセスメモリ（ＲＡＭ＞１３と、サブ処理部２０と
のデータ転送を行なう入出力インタフェース回路１４と
を備えており、これらＲＯＭ１２、ＲＡＭ１３及び入出
力インタフェース回路１４はアドレスバスＡｌ３Ｍ及び
データバスＤＢＭを介してＣＰＵＩＩに接続されている
。

ＲＯＭ１２及びＲＡＭ１３は、メモリコントロール回路
１５によって読出し及び書込みが制御される。メモリコ
ントロール回路１５は、ＣＰＵ１１からの制御信号に応
じて読出し又は書込みを制御する。ＲＯＭ１２及びＲＡ
Ｍ１３は、メモリコントロール回路１５から読出し指令
が与えられたとき、アドレスバスＡＢＭのアドレスに応
じたエリアからデータを読出してデータバスＤＢＭに出
力する。また、ＲＡＭ１３は、メモリコントロール回路
１５から書込み指令が与えられたとき、アドレスバスＡ
ＢＭのアドレスに応じたエリアにデータバスＤＢＭのデ
ータを書込む。

入出力インタフェース回路１４は、入出力コントロール
回路１６によって制御されるものである。

入出力コントロール回路１６は、ＣＰＵＩＩがらの制御
信号に応じて入出力インタフェース回路１４を制御する
。すなわち、メイン処理部１０及びサブ処理部２０とを
接続するハンドシエイ、り用データラインＭＳＬを介し
てハンドシェイク動作を実行させる。

サブ処理部２０もメイン処理部１０とほぼ同様な構成を
有し、対応する各部のその符号として下１桁がメイン処
理部１０の各部と同様とし、２桁目に「２」を付した符
号を付し、その説明を省略する。なお、サブ処理部２０
の入出力インタフェース回路２４は、メイン処理部１０
との間のデータ転送を実行するだけでなく、フロッピー
ディスクドライブ装置３０との間のデータ転送をも実行
するものである。

また、第３図の従来装置は、リセットスイッチ３１を有
し、このリセットスイッチ３１が押下されたとき、リセ
ット信号発生回路３２がメイン処理部１０及びサブ処理
部２０の各ＣＰＵＩＩ及び２１に対してリセット信号を
与えるようになされている。このとき、ＣＰＵＩＩ及び
２１は、−旦リセットされ、ＲＯＩＶＩ　１２及び２２
の最初の処理ステップから処理を実行することになる。

以上の構成において、メイン処理部１０のＣＰＵ１ｌが
ＲＯＭ１２に格納されているプログラムの実行時におい
て、例えば、フロッピーディスクドライブ装置３０に装
填されているフロッピーディスクのデータを欲する場合
には、入出力コントロール回路１６によって入出力イン
タフェース回路１４を制御してデータ転送可能状態とさ
せ、かつ求めているデータの識別データをサブ処理部２
０に与える。

このとき、サブ処理部２０のＣＰＵ２１は、入出力コン
トロール回路２６を制御して入出力インタフェース回路
２４を介してフロッピーディスクドライブ装置３０から
所定のデータを取り込んで一旦ＲＡＭ２３に格納させ、
所定のデータが全て又は所定量だけＲＡＭ２３に格納さ
れたとき、転送準備終了信号をデータラインＭＳＬを介
してメイン処理部１０に与え、その後、メイン処理部１
０から応答信号を受領したときＲＡＭ２３に格納された
データを転送する。

メイン処理部１０のＣＰＵ１１は、転送準備終了信号を
受は取ったとき、応答信号を送り返すと共に、その後到
来するデータをＲＡＭ１３に順次格納させる。

なお、フロッピーディスクドライブ装置３０に装填され
ているフロッピーディスクにデータを格納させる場合に
も、はぼ同様な処理を実行するので、その説明は省略す
る。

［発明が解決しようとする課Ｍ］ ところで、サブ処理部２０は、フロッピーディスフドラ
イブ装置３０に対するアクセス処理を実行するだけであ
るので、ＲＯＭ２２及びＲＡＭ　２３に対する使用容量
は少なく、実際上第４図に示すように、ＲＯＭ２２に対
してアドレス「００００Ｊ　　（１６進数）からｒｌＦ
ＦＦＪまでを割り当てこれらアドレスに対応するエリア
ＡＲＩ内にプログラムを格納し、他方、ＲＡＭ２３に対
してアドレスｒ４０００Ｊからｒ７ＦＦＦ、までを割り
当てこれらアドレスに対応するエリアＡＲ２内に処理に
応じて適宜データを格納するようにしていた。

しかしながら、最近、市販されているＲＡＭの容量は大
きく、上述のように、使用するエリアを割り当てても多
くの空きエリアが残っており、ＲＯＭ２２が使用する程
度の容量のエリアは残っている。

この空きエリアを利用しようとしてアドレスを割り当て
てもＲＯＭ２２と重複するアドレスのエリアは使用する
ことができない。従って、ＲＡＭ２３の容量を有効に使
用していないということができる。

また、装置の小型化を考慮し、かつ、ＲＯＭ２２及びＲ
ＡＭ２３のメモリとしての共通性を考慮すると、これら
ＲＯＭ２２及びＲＡＭ２３を１個のメモリとすることも
考えられるが、そのメモリとしてＲＯＭを使用した場合
には、データの書込みができず、また、１個のメモリと
してＲＡＭを使用した場合には、プログラムが誤動作等
によって消失する恐れがある。

本発明は、以上の点を考慮してなされたもので、１個の
メモリを有効に利用して全体の構成を小型、簡易化する
ことのできる情報処理装置を提供しようとするものであ
る。

［課題を解決するための手段］ かかる課題を解決するため、本発明においては、メイン
の中央処理ユニットに加えて、外部装置との間のデータ
授受を制御するサブの中央処理ユニットを備えた情報処
理装置において、メインの中央処理ユニットが実行する
第１のプログラムを格納する第１の記憶手段にサブの中
央処理ユニットが実行する第２のプ゛ログラムを格納し
ておき、装置の起動又は再起動時に、サブの中央処理ユ
ニットがアクセスする第２の記憶手段に、第１の記憶手
段が格納している第２のプログラムを転送するようにし
た。

［作用］ サブの中央処理ユニットが実行する第２のプログラムを
も、メインの中央処理ユニットが実行する第１のプログ
ラムを格納している第１の記憶手段に格納しておき、起
動又は再起動時に、サブの中央処理ユニットがアクセス
する第２の記憶手段に、第１の記憶手段が格納している
第２のプログラムを転送し、以降、転送されて第２の記
憶手段に格納されている第２のプログラムをサブの中央
処理ユニットが実行するようにした。

その結果、従来装置に比べてメモリ個数を削減すること
ができ、全体構成を簡易、小型にできると共に、メモリ
のより一層の有効利用を計ることができる。

［実施例］ 以下、本発明の一実施例を第３図との対応部分に同一符
号を付して示す第１図を参照しながら詳述する。

この実施例は、サブ処理部２０がプログラム格納用のＲ
ＯＭを有することなく、フロッピーディスクドライブ装
置３０のアクセス制御を実行できるようにしたものであ
り、メイン処理部１０からサブ処理部２０にサブＣＰＵ
２１が実行するプログラムを与えてＲＡＭ２３にそのプ
ログラムを格納するようにしたものである。

従って、従来装置とは異なり、ＲＯＭ２２は省略されて
おり、メイン処理部１０のＲＯＭ１２には、サブ処理部
２０用プログラムが格納されている。

かかるプログラムの転送は、リセット信号の有意な側聞
においてなされるようになっている。この実施例の場合
、リセット信号発生回路３２は、リセットスイッチ３１
が押下されると、上述したプログラムの転送に要する十
分な時間より長い間有意なレベルを取るリセット信号を
送出し、この有意期間においてプログラムの転送を行な
う。

メイン処理部１０のＲＯＭＩＩからサブ処理部用のプロ
グラムを読み出すためのアドレスは、アドレス発生回路
１７から出力される。このアドレス発生回路１７には、
リセット発生回路３２からリセット信号が与えられるよ
うになっており、このリセット信号が有意なレベルをと
っている期間においては、アドレスとしてサブ処理部２
０用のプログラムを格納しているエリアのアドレスを順
次インクリメントしながら発生する。なお、リセット信
号が無為なレベルをとっているときには、アドレス発生
回路１７は、メインＣＰＵ１１が発生したアドレスをそ
のままＲＯＭ１２に与えるようにする。

この実施例の場合、メイン処理部１０のメモリコントロ
ール回路１５は、リセット信号が有意な期間においては
、ＣＰＵＩＩの信号に関係なく、ＲＯＩＶＩ　１２を読
出しモードとするように制御する。

ＲＯＭ１２から読み出されたサブ処理部２０用のプログ
ラムデータは、両インタフェース回路１４及び２４を接
続するデータラインを介することなく、データバスバッ
ファ回路３３を介してなされる。このデータバスバッフ
ァ回路３３は、メイン処理部１０のデータバスＤＢＭ及
びサブ処理部２０のデータバスＤＢＳに接続されており
、リセット信号発生回路３２から与えられるリセット信
号が有意なとき、両データバスＤＢＭ及びデータバスＤ
ＢＳを直接接続させ、リセット信号が無為なとき、これ
ら両データバスＤＢＭ及びデータバスＤｒ３Ｓを切り離
すものである。

サブ処理部２０におけるＲＡＭ２３は、この実施例の場
合、第２図に示すように、ワーキングエリアＡＲ３に加
えて、ＣＰＵ２１が実行するプログラムの格納エリアＡ
Ｒ４が割り付けられ、この格納エリアＡＲ４にメイン処
理部１０がら転送されてくるプログラムが格納される。

このプログラムの格納のためのアドレスは、アドレス発
生回路２７によって発生される。アドレス発生回路２７
には、リセット発生回路３２からリセット信号が与えら
れるようになされており、このリセット信号が有意なレ
ベルをとっている期間においては、アドレスとしてプロ
グラムを格納すべきエリアのアドレスを順次インクリメ
ントしながら発生する。

なお、リセット信号が無為なレベルをとっているときに
は、アドレス発生図Ｑ２７は、サブＣＰＵ２１が発生し
たアドレスをそのままＲＡＭ２３に与えるようにしてい
る。

この実施例の場合、サブ処理部２０のメモリコントロー
ル回路２５は、リセット信号が有意な期間においては、
ＲＡＭ２３を書込みモードとするように制御する。

ここで、リセット信号の有意な期間において、プログラ
ムを転送するようにしたのは、本来の処理を実行する前
にリセット操作がなされるためであり、また、リセット
信号を各部に与えることで転送動作の各部の同期が取り
易いためである。

また、かかるプログラムデータの転送をデータバスバッ
ファ回路３３を介して行ない、かつ、ＲＯＭ１２及びＲ
ＡＭ２３に対するアドレスをアドレス発生回路１７及び
２７が発生するようにしたのは、メインＣＰＵＩＩ及び
サブＣＰＵ２１が処理ができないリセット状態において
も、プログラムデータの転送を実行できるようにするた
めである。

以」−の構成において、リセットスイッチ３１が押下さ
れるとリセット信号発生回路３２が所定時間の間有意な
リセット信号を送出する。これにより、アドレス発生回
路１７がサブ処理部２０用のプログラムを格納している
エリアのアドレスを発生し、メモリコントロール回路１
５がＲＯＭ　１２を読出し状態に制御する。かくして、
ＲＯＭ　１２からサブ処理部２０用のプログラムが読み
出されてデータバスＤＢＭに与えられる。このとき、デ
ータバスバッファ回路３３がリセット信号に基づいて転
送し得る状態となっており、ＲＯＭ１２から読み出され
たプログラムデータがサブ処理部２０のデータバースＤ
ＢＳに与えられる。

サブ処理部２０においては、リセット信号が有意になる
と、アドレス発生回路２７がＲＡＭ２３のプログラム格
納エリアＡＲ４を指示するアドレス信号を発生し、メモ
リコントロール回路２５がＲＡＭ２３に対する書込み指
令信号をＲＡＭ２３に与える。かくして、メイン処理部
１０側から与えられたプログラムデータがＲＡＭ２３に
順次格納される。

リセット信号発生回路３２は、このようなプログラムデ
ータの転送が行なわれる時間を十分に越えた時間の経過
後、リセット信号を無為とする。

これにより、データバスバッファ回路３３は、両データ
バスＤＢＭ及びＤＢＳを切り離し、アドレス発生回路１
７及び２７は、ＣＰＵ１１及び２１からのアドレスをそ
のままＲＯＭ１２及びＲＡＭ２３に与える状態になる。

また、ＣＰＵＩＩ及び２１も処理を実行できる状態にな
る。その結果、これ以降は、通常の処理が実行される。

従って、上述の実施例によれば、サブ処理部１０には、
ＲＡＭ２３のみを設け、このＲＡＭ２３にＣ１’Ｕ２１
が実行するプログラムデータを格納するようにしたので
、メモリが減少した分全体構成を簡易、小型なものとし
得る。また、がくするにつき、サブ処理部２０のＣＰＵ
２］が実行するプロクラムをメイン処理部１０のＲＯＭ
１２に格納しておき、サブ処理部２ｏのＲＡＭ２３に転
送するＪｏうにしたので、サブ処理部２０用のプログラ
ムか消失するようなことはない。

なお、上述の実施例においては、リセットスイッチ３１
の押下時にプログラムデータの転送動作を実行するもの
を示したが、電源投入時等に転送するようにしても良い
。

また、上述の実施例においては、サブ処理部２０が制御
する外部装置が、フロッピーディスクドライブ装置３０
のものを示したが、プリンタ装置等の他の外部装置であ
っても良い。

［発明の効果］ 以上のように、本発明によれば、サブ処理部に１個のメ
モリを備えるだけでサブ処理部のＣＰＵが実行するプロ
グラムを格納することができ、メモリ個数が減少した分
、従来装置に比べて全体構成を小型、簡易化することが
できる。

【図面の簡単な説明】

第１図は本発明による情報処理装置の一実施例を示すブ
ロック図、第２図はそのサブ処理部側のＲＡＭのエリア
割当てを示す路線図、第３図は従来装置を示すブロック
図、第４図はそのサブ処理部側のＲＯＭ及びＲ，ＡＭの
エリア割当てを示す路線図である。 １０・・・メイン処理部、１１・・・メインＣＰＵ、１
２・・・ＲＯＭ、１３．２３・・・ＲＡＭ、１４．２４
・・・入出力インタフェース回路、１５．２５・・・メ
モリコントロール回路、１７．２７・・・アドレス発生
回路、３０・・・フロッピーディスクドライブ装置、３
１・・・リセッスイッチ、３２・・・リセット信号発生
回路、３３・・・データバスバッファ回路。 第２図 第４図

Claims (1)

1. 【特許請求の範囲】 メインの中央処理ユニットに加えて、外部装置との間の
   データ授受を制御するサブの中央処理ユニットを備えた
   情報処理装置において、 メインの中央処理ユニットが実行する第１のプログラム
   を格納する第１の記憶手段に上記サブの中央処理ユニッ
   トが実行する第２のプログラムを格納しておき、装置の
   起動又は再起動時に、上記サブの中央処理ユニットがア
   クセスする第２の記憶手段に、第１の記憶手段が格納し
   ている第２のプログラムを転送するようにしたことを特
   徴とする情報処理装置。