JP2000208647A - Ｅｅｐｒｏｍメモリセル及びその製造方法 - Google Patents
Ｅｅｐｒｏｍメモリセル及びその製造方法Info
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- eeprom memory
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
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- H10D30/681—Floating-gate IGFETs having only two programming levels
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- G11C2216/10—Floating gate memory cells with a single polysilicon layer
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 本発明の第１の目的は、１層のポリシリコ
ンにより構成されるメモリセルとすることにより、製造
プロセスを簡単にして、生産性を向上させるとともに、
メモリセルの低コスト化を図ることであり、本発明の第
２の目的は、メモリセルを単純な構造とするとともにメ
モリセルの面積を小さくすることにより、高度集積化を
図ることである。さらに、本発明の第３の目的は、ＤＨ
Ｅ(Drain Channel Hot Electron)、及びＧＩＤＬ(Gate
Induced Drain Leakage)を利用して、微細化を図ること
である。 【解決手段】 ＥＥＰＲＯＭメモリセル１０であって、
基板１２と、その基板１２の表面に形成されたソース領
域１４及びドレイン領域１６と、これらソース領域１４
とドレイン領域１６との間の基板１２の表面に画定され
たチャネル領域１８と、このチャネル領域１８の上にソ
ース領域１４とドレイン領域１６の一部と重なる位置に
形成されたゲート酸化膜２０と、この酸化膜２０の上に
形成されたポリシリコンを含有するゲート２２とを含む
ＥＥＰＲＯＭメモリセル１０を構成した。
ンにより構成されるメモリセルとすることにより、製造
プロセスを簡単にして、生産性を向上させるとともに、
メモリセルの低コスト化を図ることであり、本発明の第
２の目的は、メモリセルを単純な構造とするとともにメ
モリセルの面積を小さくすることにより、高度集積化を
図ることである。さらに、本発明の第３の目的は、ＤＨ
Ｅ(Drain Channel Hot Electron)、及びＧＩＤＬ(Gate
Induced Drain Leakage)を利用して、微細化を図ること
である。 【解決手段】 ＥＥＰＲＯＭメモリセル１０であって、
基板１２と、その基板１２の表面に形成されたソース領
域１４及びドレイン領域１６と、これらソース領域１４
とドレイン領域１６との間の基板１２の表面に画定され
たチャネル領域１８と、このチャネル領域１８の上にソ
ース領域１４とドレイン領域１６の一部と重なる位置に
形成されたゲート酸化膜２０と、この酸化膜２０の上に
形成されたポリシリコンを含有するゲート２２とを含む
ＥＥＰＲＯＭメモリセル１０を構成した。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はＥＥＰＲＯＭメモリ
セル及びその製造方法に関し、より詳しくは新規なＥＥ
ＰＲＯＭメモリセルに関する。
セル及びその製造方法に関し、より詳しくは新規なＥＥ
ＰＲＯＭメモリセルに関する。
【０００２】
【従来の技術】図１０に示すように、大容量のフラッシ
ュＥＥＰＲＯＭメモリ１のセル構造は、２層のポリシリ
コン（多結晶シリコン）からなるゲート２，３を使用し
たスタック型のＭＯＳＦＥＴ（以下、ＣＧＦＥＴ）が主
流である。その構造における電荷蓄積部はフローティン
グゲート２であり、トンネル酸化膜４を通して電子の注
入・引き抜きを行う方式が一般的である。この構造は、
２層のポリシリコンからなるゲート２，３を備えている
ために、製造プロセスが複雑になる。しかも、製造方法
の複雑さのゆえに、信頼性の確保を難しくしている。
ュＥＥＰＲＯＭメモリ１のセル構造は、２層のポリシリ
コン（多結晶シリコン）からなるゲート２，３を使用し
たスタック型のＭＯＳＦＥＴ（以下、ＣＧＦＥＴ）が主
流である。その構造における電荷蓄積部はフローティン
グゲート２であり、トンネル酸化膜４を通して電子の注
入・引き抜きを行う方式が一般的である。この構造は、
２層のポリシリコンからなるゲート２，３を備えている
ために、製造プロセスが複雑になる。しかも、製造方法
の複雑さのゆえに、信頼性の確保を難しくしている。
【０００３】一方、図１１に示すように、１層のポリシ
リコンからなるゲートを備えた代表的なデバイスとし
て、ＭＮＯＳ型のメモリセル５がある。ＭＮＯＳ型のメ
モリセル７はポリシリコンからなる２つのゲート６，７
を備え、ゲート絶縁膜としてシリコン・ナイトライド
（Ｓｉ3 Ｎ4 ）層８と薄いシリコン熱酸化膜９を用いて
おり、トンネル効果によりナイトライド層８とシリコン
熱酸化膜９の界面近傍に形成されるトラップに電荷を蓄
積させて書き込み・消去を行うメモリセルである。この
メモリセルは２つのゲート６．７を平面方向に備えてい
るため、メモリセルの面積が広くなり、高度集積に制約
があるという問題点があった。
リコンからなるゲートを備えた代表的なデバイスとし
て、ＭＮＯＳ型のメモリセル５がある。ＭＮＯＳ型のメ
モリセル７はポリシリコンからなる２つのゲート６，７
を備え、ゲート絶縁膜としてシリコン・ナイトライド
（Ｓｉ3 Ｎ4 ）層８と薄いシリコン熱酸化膜９を用いて
おり、トンネル効果によりナイトライド層８とシリコン
熱酸化膜９の界面近傍に形成されるトラップに電荷を蓄
積させて書き込み・消去を行うメモリセルである。この
メモリセルは２つのゲート６．７を平面方向に備えてい
るため、メモリセルの面積が広くなり、高度集積に制約
があるという問題点があった。
【０００４】なお、本出願人が出願前に先行技術を調査
したところ、この種のＭＮＯＳ型のメモリセルを改良し
たものである特表平８ー５０６６９３号（ＰＣＴ／ＵＳ
９３／０５６６９）公報に示す発明を見出した。この発
明は図１２に示すように、単層の多結晶シリコン層を有
するフラッシュＥＥＰＲＯＭセル１３０に関し、このセ
ル１３０は（アクセス）トランジスタ１５８とＥＥＰＲ
ＯＭトランジスタ１６２を備える構造をしている。そし
て、ＥＥＰＲＯＭトランジスタ１６２はフローティング
ゲート１６０と制御ゲート１４２を備えて、フローティ
ングゲート１６０に電荷を蓄積する上述のメモリセルと
同様の構成をしている。このフラッシュＥＥＰＲＯＭセ
ル１３０はアクセストランジスタ１５８とＥＥＰＲＯＭ
トランジスタ１６２及びコンデンサ１７０を構成する制
御ゲート１４２を平面的に配置しているため、従来のＥ
ＥＰＲＯＭメモリセルよりも広い集積面積を必要とし、
高密度化ができないという問題があった。
したところ、この種のＭＮＯＳ型のメモリセルを改良し
たものである特表平８ー５０６６９３号（ＰＣＴ／ＵＳ
９３／０５６６９）公報に示す発明を見出した。この発
明は図１２に示すように、単層の多結晶シリコン層を有
するフラッシュＥＥＰＲＯＭセル１３０に関し、このセ
ル１３０は（アクセス）トランジスタ１５８とＥＥＰＲ
ＯＭトランジスタ１６２を備える構造をしている。そし
て、ＥＥＰＲＯＭトランジスタ１６２はフローティング
ゲート１６０と制御ゲート１４２を備えて、フローティ
ングゲート１６０に電荷を蓄積する上述のメモリセルと
同様の構成をしている。このフラッシュＥＥＰＲＯＭセ
ル１３０はアクセストランジスタ１５８とＥＥＰＲＯＭ
トランジスタ１６２及びコンデンサ１７０を構成する制
御ゲート１４２を平面的に配置しているため、従来のＥ
ＥＰＲＯＭメモリセルよりも広い集積面積を必要とし、
高密度化ができないという問題があった。
【０００５】ところで、このフラッシュＥＥＰＲＯＭセ
ル１３０は（アクセス）トランジスタ１５８とＥＥＰＲ
ＯＭトランジスタ１６２を備える構造である。また、先
行のフラッシュＥＥＰＲＯＭセル１３０はフローティン
グゲート１６０と制御ゲート１４２を備え、フローティ
ングゲート１６０に電荷を蓄積することとしている。
ル１３０は（アクセス）トランジスタ１５８とＥＥＰＲ
ＯＭトランジスタ１６２を備える構造である。また、先
行のフラッシュＥＥＰＲＯＭセル１３０はフローティン
グゲート１６０と制御ゲート１４２を備え、フローティ
ングゲート１６０に電荷を蓄積することとしている。
【０００６】
【発明が解決しようとする課題】本発明の第１の目的
は、１層のポリシリコンにより構成されるゲート構造を
有するメモリセルとすることにより、製造プロセスを簡
単にして、生産性を向上させるとともに、メモリセルの
低コスト化を図ることである。
は、１層のポリシリコンにより構成されるゲート構造を
有するメモリセルとすることにより、製造プロセスを簡
単にして、生産性を向上させるとともに、メモリセルの
低コスト化を図ることである。
【０００７】本発明の第２の目的は、メモリセルを単純
な構造とするとともにメモリセルの面積を小さくするこ
とにより、高度集積化を図ることである。
な構造とするとともにメモリセルの面積を小さくするこ
とにより、高度集積化を図ることである。
【０００８】本発明の第３の目的は、ＤＨＥ(Drain Cha
nnel Hot Electron)、及びＧＩＤＬ(Gate Induced Drai
n Leakage)を利用して、メモリセルの微細化を図ること
である。
nnel Hot Electron)、及びＧＩＤＬ(Gate Induced Drai
n Leakage)を利用して、メモリセルの微細化を図ること
である。
【０００９】
【課題を解決するための手段】そこで、本発明者は上記
目的を達成するために鋭意研究を重ねた結果、本発明に
至ったのであり、本発明のＥＥＰＲＯＭメモリセルの要
旨とするところは、基板の表面に形成されたソース領域
及びドレイン領域と、これらの領域の間の基板の表面に
画定されたチャネル領域と、そのチャネル領域の上に形
成されたゲート酸化膜とゲートとを含むＭＯＳＦＥＴ構
造で構成され、メモリとして動作させられる。このＥＥ
ＰＲＯＭメモリセルの電荷蓄積部は、ドレイン領域近傍
のトンネル酸化膜であり、ＧＩＤＬを発生させやすくす
るために、ドレイン領域とゲート酸化膜（ゲート）との
重なりが大きくなるように形成されているのが好まし
い。このＥＥＰＲＯＭメモリセルは、ホットエレクトロ
ンをゲート酸化膜にトラップさせることにより書き込み
され、ホールをゲート酸化膜に注入することにより消去
される。また、このＥＥＰＲＯＭメモリセルの読み出し
は、ゲートに負電圧を印加してドレイン領域のＧＩＤＬ
の変化を観測して行われる。
目的を達成するために鋭意研究を重ねた結果、本発明に
至ったのであり、本発明のＥＥＰＲＯＭメモリセルの要
旨とするところは、基板の表面に形成されたソース領域
及びドレイン領域と、これらの領域の間の基板の表面に
画定されたチャネル領域と、そのチャネル領域の上に形
成されたゲート酸化膜とゲートとを含むＭＯＳＦＥＴ構
造で構成され、メモリとして動作させられる。このＥＥ
ＰＲＯＭメモリセルの電荷蓄積部は、ドレイン領域近傍
のトンネル酸化膜であり、ＧＩＤＬを発生させやすくす
るために、ドレイン領域とゲート酸化膜（ゲート）との
重なりが大きくなるように形成されているのが好まし
い。このＥＥＰＲＯＭメモリセルは、ホットエレクトロ
ンをゲート酸化膜にトラップさせることにより書き込み
され、ホールをゲート酸化膜に注入することにより消去
される。また、このＥＥＰＲＯＭメモリセルの読み出し
は、ゲートに負電圧を印加してドレイン領域のＧＩＤＬ
の変化を観測して行われる。
【００１０】
【発明の実施の形態】次に、本発明に係るＥＥＰＲＯＭ
メモリセルとその製造方法の実施の形態を図面に基づい
て詳しく説明する。
メモリセルとその製造方法の実施の形態を図面に基づい
て詳しく説明する。
【００１１】図１に示すように、本実施形態に係るＥＥ
ＰＲＯＭメモリセル１０は基板１２と、その基板１２の
表面に形成されたソース領域１４及びドレイン領域１６
と、それらソース領域１４とドレイン領域１６との間の
基板１２の表面に画定されたチャネル領域１８と、その
チャネル領域１８の上にソース領域１４とドレイン領域
１６の一部と重なる位置に形成されたゲート酸化膜２０
と、そのゲート酸化膜２０の上に形成されたポリシリコ
ンを含有するゲート２２とを備えて構成されている。
ＰＲＯＭメモリセル１０は基板１２と、その基板１２の
表面に形成されたソース領域１４及びドレイン領域１６
と、それらソース領域１４とドレイン領域１６との間の
基板１２の表面に画定されたチャネル領域１８と、その
チャネル領域１８の上にソース領域１４とドレイン領域
１６の一部と重なる位置に形成されたゲート酸化膜２０
と、そのゲート酸化膜２０の上に形成されたポリシリコ
ンを含有するゲート２２とを備えて構成されている。
【００１２】より詳しく説明すると、基板１２はｐ形シ
リコン基板が好ましいが、ｎ形シリコン基板を用いる場
合は、そのｎ形基板の上にｐウェル層を形成したものが
用いられる。この基板１２の表面には、ほぼ対称な２つ
のｎ+ 領域からなるソース領域１４及びドレイン領域１
６がイオンの打ち込みによって形成されている。このイ
オンの打ち込みは、ゲート酸化膜２０とゲート２２を形
成した後に行われ、ゲート２２（ゲート酸化膜２０）
と、ｎ+ 領域すなわちソース領域１４及びドレイン領域
１６の一部との重なりは、不純物イオンの拡散によって
生ずるものである。
リコン基板が好ましいが、ｎ形シリコン基板を用いる場
合は、そのｎ形基板の上にｐウェル層を形成したものが
用いられる。この基板１２の表面には、ほぼ対称な２つ
のｎ+ 領域からなるソース領域１４及びドレイン領域１
６がイオンの打ち込みによって形成されている。このイ
オンの打ち込みは、ゲート酸化膜２０とゲート２２を形
成した後に行われ、ゲート２２（ゲート酸化膜２０）
と、ｎ+ 領域すなわちソース領域１４及びドレイン領域
１６の一部との重なりは、不純物イオンの拡散によって
生ずるものである。
【００１３】ゲート酸化膜２０は、シリコン基板１２の
表面を熱酸化させて形成したシリコン熱酸化膜、あるい
は所定のガスたとえばＮ2 Ｏガスの存在下で熱酸化させ
て形成した複合熱酸化膜や、ナイトライド膜、オキシナ
イトライド膜などを使用するのが好ましい。また、ゲー
ト２２は、この酸化膜の上にポリシリコン膜を堆積した
後、フォトエッチングによりポリシリコン膜と酸化膜を
所定のパターンに形成して、ゲート２２及びゲート酸化
膜２０を得ることができる。
表面を熱酸化させて形成したシリコン熱酸化膜、あるい
は所定のガスたとえばＮ2 Ｏガスの存在下で熱酸化させ
て形成した複合熱酸化膜や、ナイトライド膜、オキシナ
イトライド膜などを使用するのが好ましい。また、ゲー
ト２２は、この酸化膜の上にポリシリコン膜を堆積した
後、フォトエッチングによりポリシリコン膜と酸化膜を
所定のパターンに形成して、ゲート２２及びゲート酸化
膜２０を得ることができる。
【００１４】このようにして製造されたＥＥＰＲＯＭメ
モリセル１０は、１層の多結晶シリコンのみからなるＭ
ＯＳＦＥＴと同構造をしている。この構造のＥＥＰＲＯ
Ｍメモリセル１０がメモリセルとして動作するには、書
き込み・消去・読み出しができることが必要である。
モリセル１０は、１層の多結晶シリコンのみからなるＭ
ＯＳＦＥＴと同構造をしている。この構造のＥＥＰＲＯ
Ｍメモリセル１０がメモリセルとして動作するには、書
き込み・消去・読み出しができることが必要である。
【００１５】まず、ＥＥＰＲＯＭメモリセル１０の書き
込み動作は、ソース領域１４の電位Ｖｓをグランドに保
ったまま、ドレイン領域１６及びゲート２２の電位Ｖ
ｄ，Ｖｇをそれぞれ高電圧とすることにより行われる。
その結果、ホットエレクトロンがチャネル領域１８から
ゲート酸化膜２０中のドレイン領域１６近傍部にトラッ
プさせられる。
込み動作は、ソース領域１４の電位Ｖｓをグランドに保
ったまま、ドレイン領域１６及びゲート２２の電位Ｖ
ｄ，Ｖｇをそれぞれ高電圧とすることにより行われる。
その結果、ホットエレクトロンがチャネル領域１８から
ゲート酸化膜２０中のドレイン領域１６近傍部にトラッ
プさせられる。
【００１６】また、ＥＥＰＲＯＭメモリセル１０の消去
動作は、ゲート２２の電位Ｖｇをグランドに保つかある
いは負電圧とし、ドレイン領域１６の電位Ｖｄを高電圧
とする一方、ソース領域１４の電位Ｖｓをオープンとす
ることにより行われる。そのメカニズムは、ドレイン領
域１６に高電圧を印加すると、ドレイン領域１６のゲー
ト２２直下で、バンド間トンネル現象によってホールが
生じ、そのホールが基板１２での電界で加速され、アバ
ランシェブレイクダウン（アバランシェ降伏）を起こ
す。その結果、ホットホールが発生し、ゲート酸化膜２
０中に注入される。それにより、ゲート酸化膜２０中の
トラップされていたエレクトロンが電気的に中和され
る。
動作は、ゲート２２の電位Ｖｇをグランドに保つかある
いは負電圧とし、ドレイン領域１６の電位Ｖｄを高電圧
とする一方、ソース領域１４の電位Ｖｓをオープンとす
ることにより行われる。そのメカニズムは、ドレイン領
域１６に高電圧を印加すると、ドレイン領域１６のゲー
ト２２直下で、バンド間トンネル現象によってホールが
生じ、そのホールが基板１２での電界で加速され、アバ
ランシェブレイクダウン（アバランシェ降伏）を起こ
す。その結果、ホットホールが発生し、ゲート酸化膜２
０中に注入される。それにより、ゲート酸化膜２０中の
トラップされていたエレクトロンが電気的に中和され
る。
【００１７】次に、ＥＥＰＲＯＭメモリセル１０の読み
出し動作は、ゲート２２の電位Ｖｇを負電圧とし、ドレ
イン領域１６の電位Ｖｄを高電圧とする一方、ソース領
域１４の電位Ｖｓをオープンとするかあるいはグランド
に保つことにより、ドレイン領域１６で生じるＧＩＤＬ
によるドレイン電流Ｉｄの変化を読み出すことによって
行われる。このドレイン電流Ｉｄを変化させるＧＩＤＬ
は、ゲート酸化膜２０中の電荷に支配され、エレクトロ
ンがトラップさせられていた場合では、数１００ｐＡ以
上、消去されていた場合では数ｐＡとなり、書き込み・
消去前後に２桁の電流差が得られる。そこで、実際のフ
ラッシュＥＥＰＲＯＭメモリセル１０としては、このＧ
ＩＤＬによるドレイン電流差をセンスアンプにより増幅
し、ビット情報の０又は１を区別することができる。
出し動作は、ゲート２２の電位Ｖｇを負電圧とし、ドレ
イン領域１６の電位Ｖｄを高電圧とする一方、ソース領
域１４の電位Ｖｓをオープンとするかあるいはグランド
に保つことにより、ドレイン領域１６で生じるＧＩＤＬ
によるドレイン電流Ｉｄの変化を読み出すことによって
行われる。このドレイン電流Ｉｄを変化させるＧＩＤＬ
は、ゲート酸化膜２０中の電荷に支配され、エレクトロ
ンがトラップさせられていた場合では、数１００ｐＡ以
上、消去されていた場合では数ｐＡとなり、書き込み・
消去前後に２桁の電流差が得られる。そこで、実際のフ
ラッシュＥＥＰＲＯＭメモリセル１０としては、このＧ
ＩＤＬによるドレイン電流差をセンスアンプにより増幅
し、ビット情報の０又は１を区別することができる。
【００１８】以上の構成に係るＥＥＰＲＯＭメモリセル
１０は、１層のポリシリコンにより構成されるゲート２
２を備えるだけの単純な構造のメモリセルであるため、
製造プロセスが簡単であり、生産性を向上させることが
でき、メモリセルの低コスト化を図ることが可能であ
る。また、ＥＥＰＲＯＭメモリセル１０は、ゲート２２
が１つだけであるため、メモリセルの面積を小さくする
ことができ、高度集積化を図ることができる。たとえ
ば、従来のスタック型のメモリセルと比べ、ＥＥＰＲＯ
Ｍメモリセルの面積は約８〜９割となる。さらに、この
ＥＥＰＲＯＭメモリセル１０の動作は、書き込みにはＤ
ＨＥ(Drain Channel Hot Electron)を、消去にはＤＨＩ
(Drain Hole Injection)を、読み出しにはＧＩＤＬ(Gat
e Induced Drain Leakage)の変化を利用するものであ
り、セルの構造上、特殊な構成を必要としない。このた
め、メモリセルの微細化に有利となる。
１０は、１層のポリシリコンにより構成されるゲート２
２を備えるだけの単純な構造のメモリセルであるため、
製造プロセスが簡単であり、生産性を向上させることが
でき、メモリセルの低コスト化を図ることが可能であ
る。また、ＥＥＰＲＯＭメモリセル１０は、ゲート２２
が１つだけであるため、メモリセルの面積を小さくする
ことができ、高度集積化を図ることができる。たとえ
ば、従来のスタック型のメモリセルと比べ、ＥＥＰＲＯ
Ｍメモリセルの面積は約８〜９割となる。さらに、この
ＥＥＰＲＯＭメモリセル１０の動作は、書き込みにはＤ
ＨＥ(Drain Channel Hot Electron)を、消去にはＤＨＩ
(Drain Hole Injection)を、読み出しにはＧＩＤＬ(Gat
e Induced Drain Leakage)の変化を利用するものであ
り、セルの構造上、特殊な構成を必要としない。このた
め、メモリセルの微細化に有利となる。
【００１９】以上、本発明の基本構成に係るＥＥＰＲＯ
Ｍメモリセルの実施形態を説明したが、本発明は上述の
形態に限定されるものではない。
Ｍメモリセルの実施形態を説明したが、本発明は上述の
形態に限定されるものではない。
【００２０】たとえば、図２に示すように、ＥＥＰＲＯ
Ｍメモリセル２４は、ゲ−ト２２とドレイン領域２６の
一部との重なりが、ゲート２２とソース領域１４の一部
との重なりより、大きくされた構造とするのが好まし
い。ゲ−ト２２とドレイン領域２６の一部との重なりを
大きくすることにより、ドレイン領域２６はＧＩＤＬを
発生しやすくなり、メモリセル２４としての性能が向上
する。
Ｍメモリセル２４は、ゲ−ト２２とドレイン領域２６の
一部との重なりが、ゲート２２とソース領域１４の一部
との重なりより、大きくされた構造とするのが好まし
い。ゲ−ト２２とドレイン領域２６の一部との重なりを
大きくすることにより、ドレイン領域２６はＧＩＤＬを
発生しやすくなり、メモリセル２４としての性能が向上
する。
【００２１】このような構成のＥＥＰＲＯＭメモリセル
２４は、次のようにして製造される。すなわち、まず常
法により、基板１２上にゲート酸化膜２０とゲート２２
を形成するステップを経た後、その基板１２に直角方向
からイオンを打ち込み、ソース領域１４及びドレイン領
域１６を形成するステップを行う。次いで、その基板１
２のドレイン領域１６に斜め方向から少なくともゲ−ト
２２とドレイン領域２６との重なり部分へめがけてイオ
ンを打ち込むステップを行うことにより、ゲ−ト２２と
ドレイン領域２６の一部との重なりを大きくすることが
できる。
２４は、次のようにして製造される。すなわち、まず常
法により、基板１２上にゲート酸化膜２０とゲート２２
を形成するステップを経た後、その基板１２に直角方向
からイオンを打ち込み、ソース領域１４及びドレイン領
域１６を形成するステップを行う。次いで、その基板１
２のドレイン領域１６に斜め方向から少なくともゲ−ト
２２とドレイン領域２６との重なり部分へめがけてイオ
ンを打ち込むステップを行うことにより、ゲ−ト２２と
ドレイン領域２６の一部との重なりを大きくすることが
できる。
【００２２】また、ゲ−ト２２とドレイン領域２６の一
部との重なりはほぼ同じ程度であっても、前述と同様に
して、基板１２にドレイン領域１６側から斜め方向にイ
オンを打ち込むステップを行うことにより、ドレイン領
域１６にソース領域よりも高濃度にドープされた拡散層
を形成するようにしてもよい。この場合においても、ド
レイン領域２６はＧＩＤＬを発生しやすくなり、メモリ
セル２４としての性能が向上する。
部との重なりはほぼ同じ程度であっても、前述と同様に
して、基板１２にドレイン領域１６側から斜め方向にイ
オンを打ち込むステップを行うことにより、ドレイン領
域１６にソース領域よりも高濃度にドープされた拡散層
を形成するようにしてもよい。この場合においても、ド
レイン領域２６はＧＩＤＬを発生しやすくなり、メモリ
セル２４としての性能が向上する。
【００２３】次に、図３に示すように、このＥＥＰＲＯ
Ｍメモリセル２８は、基板１２とソース領域１４及びド
レイン領域１６との間に、Ｐ+ 層３０又はＰ- 層を形成
するのも好ましい。このＰ+ 層３０又はＰ- 層は少なく
ともドレイン領域１６と基板１２との間に形成されてい
れば足りる。Ｐ+ 層３０又はＰ- 層は公知の手法によっ
て形成することができる。Ｐ+ 層３０又はＰ- 層を形成
することにより、ショートチャネル効果を抑制し、また
ホットエレクトロンの発生効率を上昇させることができ
る。
Ｍメモリセル２８は、基板１２とソース領域１４及びド
レイン領域１６との間に、Ｐ+ 層３０又はＰ- 層を形成
するのも好ましい。このＰ+ 層３０又はＰ- 層は少なく
ともドレイン領域１６と基板１２との間に形成されてい
れば足りる。Ｐ+ 層３０又はＰ- 層は公知の手法によっ
て形成することができる。Ｐ+ 層３０又はＰ- 層を形成
することにより、ショートチャネル効果を抑制し、また
ホットエレクトロンの発生効率を上昇させることができ
る。
【００２４】以上、本発明に係るＥＥＰＲＯＭメモリセ
ルとその製造方法を図面に基づいて説明したが、本発明
はこの基本構造を基に更なる改良を施して実施すること
が可能である。その他、上述の実施形態を適宜組み合わ
せて実施することができるなど、本発明はその趣旨を逸
脱しない範囲内で、当業者の知識に基づき種々なる改
良、修正、変形を加えた態様で実施し得るものである。
ルとその製造方法を図面に基づいて説明したが、本発明
はこの基本構造を基に更なる改良を施して実施すること
が可能である。その他、上述の実施形態を適宜組み合わ
せて実施することができるなど、本発明はその趣旨を逸
脱しない範囲内で、当業者の知識に基づき種々なる改
良、修正、変形を加えた態様で実施し得るものである。
【００２５】
【実施例】図１及び図４に示す構造のＥＥＰＲＯＭメモ
リセルを形成した。シリコン基板１２を用い、熱酸化に
よりゲート酸化膜２０を形成した。ゲート酸化膜２０の
膜厚は１００Åであった。また、ゲート２２としてポリ
シリコンを堆積させた後、所定のパターンに形成した。
その後、ゲート２２をマスクにして常法通り、イオンを
打ち込み、ソース領域１４及びドレイン領域１６を形成
した。形成されたチャネル領域１８のチャネル幅Ｗは
０．７μｍであり、チャネル長さＬは０．８μｍであっ
た。
リセルを形成した。シリコン基板１２を用い、熱酸化に
よりゲート酸化膜２０を形成した。ゲート酸化膜２０の
膜厚は１００Åであった。また、ゲート２２としてポリ
シリコンを堆積させた後、所定のパターンに形成した。
その後、ゲート２２をマスクにして常法通り、イオンを
打ち込み、ソース領域１４及びドレイン領域１６を形成
した。形成されたチャネル領域１８のチャネル幅Ｗは
０．７μｍであり、チャネル長さＬは０．８μｍであっ
た。
【００２６】得られたＥＥＰＲＯＭメモリセル１０につ
いて、書き込み後の読み出し電流特性を調べた。図５
（ａ）に示すように、ゲート２２に９Ｖ、ドレイン領域
１６に６Ｖを印加するとともにソース領域１４を接地す
る書き込み動作を、１００μｓで１回行った。その後、
同図（ｃ）に示すように、ソース領域１４をオープンに
するとともにドレイン領域１６に３Ｖを印加し、ゲート
２２に０．０Ｖ、−１．０Ｖ、−２．０Ｖ、−３．０Ｖ
を順に印加して、読み出し電流（ドレイン電流）Ｉｄを
測定した。その結果を図６に示すように、ゲート電圧Ｖ
ｇをより大きな負電圧にすることにより、より大きな読
み出し電流Ｉｄが得られた。
いて、書き込み後の読み出し電流特性を調べた。図５
（ａ）に示すように、ゲート２２に９Ｖ、ドレイン領域
１６に６Ｖを印加するとともにソース領域１４を接地す
る書き込み動作を、１００μｓで１回行った。その後、
同図（ｃ）に示すように、ソース領域１４をオープンに
するとともにドレイン領域１６に３Ｖを印加し、ゲート
２２に０．０Ｖ、−１．０Ｖ、−２．０Ｖ、−３．０Ｖ
を順に印加して、読み出し電流（ドレイン電流）Ｉｄを
測定した。その結果を図６に示すように、ゲート電圧Ｖ
ｇをより大きな負電圧にすることにより、より大きな読
み出し電流Ｉｄが得られた。
【００２７】また、得られたＥＥＰＲＯＭメモリセル１
０について、消去後の読み出し電流特性を調べた。図５
（ｂ）に示すように、ゲート２２を接地し、ドレイン領
域１６に８．５Ｖ，１００μｓの電圧パルスにより、ホ
ールを注入した。その後、上述と同様に、同図（ｃ）に
示すように、ソース領域１４をオープンにするとともに
ドレイン領域１６に３Ｖを印加し、ゲート２２に０．０
Ｖ、−１．０Ｖ、−２．０Ｖ、−３．０Ｖを順に印加し
て、読み出し電流Ｉｄを測定した。その結果を図６に示
すように、ゲート２２に印加する電圧によらず、ほぼ一
定の値であった。
０について、消去後の読み出し電流特性を調べた。図５
（ｂ）に示すように、ゲート２２を接地し、ドレイン領
域１６に８．５Ｖ，１００μｓの電圧パルスにより、ホ
ールを注入した。その後、上述と同様に、同図（ｃ）に
示すように、ソース領域１４をオープンにするとともに
ドレイン領域１６に３Ｖを印加し、ゲート２２に０．０
Ｖ、−１．０Ｖ、−２．０Ｖ、−３．０Ｖを順に印加し
て、読み出し電流Ｉｄを測定した。その結果を図６に示
すように、ゲート２２に印加する電圧によらず、ほぼ一
定の値であった。
【００２８】次に、得られたＥＥＰＲＯＭメモリセル１
０について、書き込み特性を調べた。前述の図５（ａ）
に示す条件で、書き込み動作を５μｓで５回行った。１
回書き込み動作を行う毎に、読み出し動作を行い、読み
出し電流Ｉｄを測定した。読み出し動作の条件は、ソー
ス領域１４をオープンにするとともにドレイン領域１６
に３Ｖを印加し、ゲート２２に−３Ｖを印加した。その
結果を図７に示すように、書き込み回数が増える毎に、
読み出し電流Ｉｄが増えており、書き込みが正常に行わ
れていることを示している。
０について、書き込み特性を調べた。前述の図５（ａ）
に示す条件で、書き込み動作を５μｓで５回行った。１
回書き込み動作を行う毎に、読み出し動作を行い、読み
出し電流Ｉｄを測定した。読み出し動作の条件は、ソー
ス領域１４をオープンにするとともにドレイン領域１６
に３Ｖを印加し、ゲート２２に−３Ｖを印加した。その
結果を図７に示すように、書き込み回数が増える毎に、
読み出し電流Ｉｄが増えており、書き込みが正常に行わ
れていることを示している。
【００２９】また、得られたＥＥＰＲＯＭメモリセル１
０について、消去特性を調べた。前述の図５（ｂ）に示
す条件で、消去動作を１０μｓで７回行った。１回消去
動作を行う毎に、読み出し動作を行い、読み出し電流Ｉ
ｄを測定した。読み出し動作の条件は、ソース領域１４
をオープンにするとともにドレイン領域１６に３Ｖを印
加し、ゲート２２に−３Ｖを印加した。その結果を図８
に示すように、消去を行う毎に、読み出し電流Ｉｄが減
少しており、消去が正常に行われていることを示してい
る。
０について、消去特性を調べた。前述の図５（ｂ）に示
す条件で、消去動作を１０μｓで７回行った。１回消去
動作を行う毎に、読み出し動作を行い、読み出し電流Ｉ
ｄを測定した。読み出し動作の条件は、ソース領域１４
をオープンにするとともにドレイン領域１６に３Ｖを印
加し、ゲート２２に−３Ｖを印加した。その結果を図８
に示すように、消去を行う毎に、読み出し電流Ｉｄが減
少しており、消去が正常に行われていることを示してい
る。
【００３０】更に、得られたＥＥＰＲＯＭメモリセル１
０について、書き込み・消去耐性を調べた。書き込み動
作と消去動作を交互に繰り返し、所定回数書き込んだと
きに読み出し動作を行い読み出し電流Ｉｄを測定し、次
いで、所定回数消去したときに読み出し動作を行い読み
出し電流Ｉｄを測定した。書き込み動作、消去動作及び
読み出し動作の条件は前述と同様であった。その結果を
図９に示すように、書き込み動作後の読み出し電流Ｉｄ
が増加しているが、測定を行った１００回までの結果か
らは、書き込み・消去耐性に関して実用上問題はないと
判断される。
０について、書き込み・消去耐性を調べた。書き込み動
作と消去動作を交互に繰り返し、所定回数書き込んだと
きに読み出し動作を行い読み出し電流Ｉｄを測定し、次
いで、所定回数消去したときに読み出し動作を行い読み
出し電流Ｉｄを測定した。書き込み動作、消去動作及び
読み出し動作の条件は前述と同様であった。その結果を
図９に示すように、書き込み動作後の読み出し電流Ｉｄ
が増加しているが、測定を行った１００回までの結果か
らは、書き込み・消去耐性に関して実用上問題はないと
判断される。
【００３１】次に、得られたＥＥＰＲＯＭメモリセル１
０について、データ保持特性を調べた。データ保持特性
は、メモリセル１０に書き込みを行った後、そのメモリ
セル１０を２５０℃で３０分間加熱し、その加熱前後に
おける読み出し電流の変化を調べた。その結果を表１に
示す。なお、比較例として、従来のスタック型ＥＥＰＲ
ＯＭの電荷保持特性とともに示している。２５０℃、３
０分の高温放置特性結果は良好であった。
０について、データ保持特性を調べた。データ保持特性
は、メモリセル１０に書き込みを行った後、そのメモリ
セル１０を２５０℃で３０分間加熱し、その加熱前後に
おける読み出し電流の変化を調べた。その結果を表１に
示す。なお、比較例として、従来のスタック型ＥＥＰＲ
ＯＭの電荷保持特性とともに示している。２５０℃、３
０分の高温放置特性結果は良好であった。
【００３２】
【表１】
【００３３】以上のデータから、本発明に係るＥＥＰＲ
ＯＭメモリセルは、最も基本的なメモリセルとしての動
作が確認された。
ＯＭメモリセルは、最も基本的なメモリセルとしての動
作が確認された。
【００３４】
【発明の効果】本発明のＥＥＰＲＯＭメモリセルは、基
板の表面に形成されたソース領域及びドレイン領域と、
これらの領域の間の基板の表面に画定されたチャネル領
域と、そのチャネル領域の上に形成されたゲート酸化膜
と、そのゲ−ト酸化膜の上に形成されたポリシリコンを
含有するゲートとを含むＭＯＳＦＥＴ構造をしており、
１層のポリシリコンにより構成されるメモリセルである
ため、製造プロセスを簡単にでき、生産性を向上させる
とともに、メモリセルの低コスト化を図ることができ
る。
板の表面に形成されたソース領域及びドレイン領域と、
これらの領域の間の基板の表面に画定されたチャネル領
域と、そのチャネル領域の上に形成されたゲート酸化膜
と、そのゲ−ト酸化膜の上に形成されたポリシリコンを
含有するゲートとを含むＭＯＳＦＥＴ構造をしており、
１層のポリシリコンにより構成されるメモリセルである
ため、製造プロセスを簡単にでき、生産性を向上させる
とともに、メモリセルの低コスト化を図ることができ
る。
【００３５】また、本発明のＥＥＰＲＯＭメモリセル
は、単純な構造であり、しかもゲートが平面的にも１つ
しかないため、微細化に有利であり、メモリセルの面積
を小さくすることができ、高度集積化を図ることができ
る。
は、単純な構造であり、しかもゲートが平面的にも１つ
しかないため、微細化に有利であり、メモリセルの面積
を小さくすることができ、高度集積化を図ることができ
る。
【図１】本発明に係るＥＥＰＲＯＭメモリセルの実施形
態を示す断面模式図である。
態を示す断面模式図である。
【図２】本発明に係るＥＥＰＲＯＭメモリセルの他の実
施形態を示す断面模式図である。
施形態を示す断面模式図である。
【図３】本発明に係るＥＥＰＲＯＭメモリセルのさらに
他の実施形態を示す断面模式図である。
他の実施形態を示す断面模式図である。
【図４】図１に示すＥＥＰＲＯＭメモリセルの平面模式
図である。
図である。
【図５】（ａ）は本発明に係るＥＥＰＲＯＭメモリセル
による書き込み動作、（ｂ）は消去動作、（ｃ）は読み
出し動作を説明するための図である。
による書き込み動作、（ｂ）は消去動作、（ｃ）は読み
出し動作を説明するための図である。
【図６】本発明に係るＥＥＰＲＯＭメモリセルの書き込
み・消去後の読み出し電流を示す図である。
み・消去後の読み出し電流を示す図である。
【図７】本発明に係るＥＥＰＲＯＭメモリセルの書き込
み特性を示す図である。
み特性を示す図である。
【図８】本発明に係るＥＥＰＲＯＭメモリセルの消去特
性を示す図である。
性を示す図である。
【図９】本発明に係るＥＥＰＲＯＭメモリセルの書き込
み・消去耐性を示す図である。
み・消去耐性を示す図である。
【図１０】従来のフラッシュＥＥＰＲＯＭメモリセルを
示す断面模式図である。
示す断面模式図である。
【図１１】従来のＭＮＯＳ型のメモリセルを示す断面模
式図である。
式図である。
【図１２】従来の他のＭＮＯＳ型のメモリセルを示す図
であり、（ａ）は平面模式図、（ｂ）は断面模式図であ
る。
であり、（ａ）は平面模式図、（ｂ）は断面模式図であ
る。
１０，２４，２８：ＥＥＰＲＯＭメモリセル １２：基板（ｐ型シリコン基板又はｐウエル） １４：ソース領域 １６，２６：ドレイン領域 １８：チャネル領域 ２０：ゲート酸化膜 ２２：ゲート ３０：Ｐ+ 層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐々木 勝人 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲事業 所内 (72)発明者 辻村 勉 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲事業 所内 Ｆターム(参考） 5F001 AA13 AA14 AA16 AB02 AC01 AC05 AC30 AD18 AE02 AE03 AE08 AG12 5F083 EP17 EP18 EP22 EP62 EP64 EP69 ER09 ER11 ER22 ER30 GA09 JA04 JA05 JA19 PR37
Claims (10)
- 【請求項１】 ＥＥＰＲＯＭメモリセルであって、基板
と、前記基板の表面に形成されたソース領域及びドレイ
ン領域と、前記ソース領域とドレイン領域との間の基板
の表面に画定されたチャネル領域と、前記チャネル領域
の上にソース領域とドレイン領域の少なくとも一部と重
なるように形成されたゲート酸化膜と、前記酸化膜の上
に形成されたポリシリコンを含有するゲートとを含むこ
とを特徴とするＥＥＰＲＯＭメモリセル。 - 【請求項２】 前記ゲ−トとドレイン領域の一部との重
なりが前記ゲ−トとソース領域の一部との重なりよりも
大きいことを特徴とする請求項１に記載するＥＥＰＲＯ
Ｍメモリセル。 - 【請求項３】 前記ドレイン領域が前記ソース領域より
も高濃度にドープされた拡散層からなることを特徴とす
る請求項１又は請求項２に記載するＥＥＰＲＯＭメモリ
セル。 - 【請求項４】 前記ソース領域及びドレイン領域がｎ+
層により形成されていることを特徴とする請求項１〜請
求項３のいずれかに記載するＥＥＰＲＯＭメモリセル。 - 【請求項５】 少なくとも前記ドレイン領域と基板との
間にＰ+ 層又はＰ-層を含むことを特徴とする請求項４
に記載するＥＥＰＲＯＭメモリセル。 - 【請求項６】 前記ゲート酸化膜は、シリコンから成る
基板の表面を熱酸化させたシリコン熱酸化膜、又は所定
のガスの存在下で熱酸化させた複合熱酸化膜であること
を特徴とする請求項１に記載するＥＥＰＲＯＭメモリセ
ル。 - 【請求項７】 前記ＥＥＰＲＯＭメモリセルの書き込み
動作は、ドレイン領域近傍のゲート酸化膜中にエレクト
ロンをトラップさせることにより行われることを特徴と
する請求項１に記載するＥＥＰＲＯＭメモリセル。 - 【請求項８】 前記ＥＥＰＲＯＭメモリセルの消去動作
は、ドレイン領域近傍のゲート酸化膜中にホールを注入
することにより、トラップさせられているエレクトロン
を中和することを特徴とする請求項７に記載するＥＥＰ
ＲＯＭメモリセル。 - 【請求項９】 前記ＥＥＰＲＯＭメモリセルの読み出し
動作は、ゲートに負電圧を印加して、ドレイン領域で発
生するＧＩＤＬ(Gate Induced Drain Leakage)によるド
レイン電流の変化を読み出すことを特徴とする請求項１
に記載するＥＥＰＲＯＭメモリセル。 - 【請求項１０】 ＥＥＰＲＯＭメモリセルの製造方法で
あって、基板上にゲート酸化膜とゲートを形成するステ
ップと、前記基板に直角方向からイオンを打ち込み、ソ
ース領域及びドレイン領域を形成するステップと、該基
板のドレイン領域に斜め方向からイオンを打ち込むステ
ップとを含むことを特徴とするＥＥＰＲＯＭメモリセル
の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11005037A JP2000208647A (ja) | 1999-01-12 | 1999-01-12 | Ｅｅｐｒｏｍメモリセル及びその製造方法 |
| TW088121180A TW463374B (en) | 1999-01-12 | 1999-12-03 | EEPROM memory cell and method of fabricating the same |
| KR10-2000-0000013A KR100385041B1 (ko) | 1999-01-12 | 2000-01-03 | Ｅｅｐｒｏｍ 메모리 셀 및 그 제조 방법 |
| US09/481,915 US6222766B1 (en) | 1999-01-12 | 2000-01-12 | EEPROM memory cell and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11005037A JP2000208647A (ja) | 1999-01-12 | 1999-01-12 | Ｅｅｐｒｏｍメモリセル及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000208647A true JP2000208647A (ja) | 2000-07-28 |
Family
ID=11600263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11005037A Pending JP2000208647A (ja) | 1999-01-12 | 1999-01-12 | Ｅｅｐｒｏｍメモリセル及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6222766B1 (ja) |
| JP (1) | JP2000208647A (ja) |
| KR (1) | KR100385041B1 (ja) |
| TW (1) | TW463374B (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002359303A (ja) * | 2001-05-31 | 2002-12-13 | Sony Corp | 不揮発性半導体記憶装置、並びにその動作方法および製造方法 |
| JP2006032797A (ja) * | 2004-07-20 | 2006-02-02 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置及びその製造方法 |
| JP2007534160A (ja) * | 2003-11-21 | 2007-11-22 | マイクロン テクノロジー、インコーポレイテッド | 縦型スプリットゲートｎｒｏｍメモリ装置及びその形成方法 |
| JP2007335717A (ja) * | 2006-06-16 | 2007-12-27 | Toppan Printing Co Ltd | 不揮発性メモリ及びその製造方法 |
| JP2009158880A (ja) * | 2007-12-28 | 2009-07-16 | Toppan Printing Co Ltd | 不揮発性半導体記憶素子、及び不揮発性半導体記憶装置 |
| JP2013218779A (ja) * | 2013-06-03 | 2013-10-24 | Toppan Printing Co Ltd | 不揮発性半導体記憶装置 |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6559470B2 (en) | 2000-06-22 | 2003-05-06 | Progressed Technologies, Inc. | Negative differential resistance field effect transistor (NDR-FET) and circuits using the same |
| US6594193B2 (en) | 2000-06-22 | 2003-07-15 | Progressent Technologies, Inc. | Charge pump for negative differential resistance transistor |
| US6724655B2 (en) * | 2000-06-22 | 2004-04-20 | Progressant Technologies, Inc. | Memory cell using negative differential resistance field effect transistors |
| US6894327B1 (en) | 2001-12-21 | 2005-05-17 | Progressant Technologies, Inc. | Negative differential resistance pull up element |
| US7453083B2 (en) * | 2001-12-21 | 2008-11-18 | Synopsys, Inc. | Negative differential resistance field effect transistor for implementing a pull up element in a memory cell |
| US7095659B2 (en) * | 2002-06-28 | 2006-08-22 | Progressant Technologies, Inc. | Variable voltage supply bias and methods for negative differential resistance (NDR) based memory device |
| US6847562B2 (en) * | 2002-06-28 | 2005-01-25 | Progressant Technologies, Inc. | Enhanced read and write methods for negative differential resistance (NDR) based memory device |
| US6864104B2 (en) * | 2002-06-28 | 2005-03-08 | Progressant Technologies, Inc. | Silicon on insulator (SOI) negative differential resistance (NDR) based memory device with reduced body effects |
| US6567292B1 (en) | 2002-06-28 | 2003-05-20 | Progressant Technologies, Inc. | Negative differential resistance (NDR) element and memory with reduced soft error rate |
| US6795337B2 (en) | 2002-06-28 | 2004-09-21 | Progressant Technologies, Inc. | Negative differential resistance (NDR) elements and memory device using the same |
| US6853035B1 (en) | 2002-06-28 | 2005-02-08 | Synopsys, Inc. | Negative differential resistance (NDR) memory device with reduced soft error rate |
| US7098472B2 (en) * | 2002-06-28 | 2006-08-29 | Progressant Technologies, Inc. | Negative differential resistance (NDR) elements and memory device using the same |
| US6912151B2 (en) * | 2002-06-28 | 2005-06-28 | Synopsys, Inc. | Negative differential resistance (NDR) based memory device with reduced body effects |
| FR2846464A1 (fr) * | 2002-10-29 | 2004-04-30 | St Microelectronics Sa | Point memoire, son procede de programmation et son procede de lecture, et circuit integre incorporant de tels points memoire |
| US6979580B2 (en) * | 2002-12-09 | 2005-12-27 | Progressant Technologies, Inc. | Process for controlling performance characteristics of a negative differential resistance (NDR) device |
| US6980467B2 (en) * | 2002-12-09 | 2005-12-27 | Progressant Technologies, Inc. | Method of forming a negative differential resistance device |
| US6849483B2 (en) * | 2002-12-09 | 2005-02-01 | Progressant Technologies, Inc. | Charge trapping device and method of forming the same |
| US6806117B2 (en) * | 2002-12-09 | 2004-10-19 | Progressant Technologies, Inc. | Methods of testing/stressing a charge trapping device |
| US7012833B2 (en) * | 2002-12-09 | 2006-03-14 | Progressant Technologies, Inc. | Integrated circuit having negative differential resistance (NDR) devices with varied peak-to-valley ratios (PVRs) |
| US6812084B2 (en) * | 2002-12-09 | 2004-11-02 | Progressant Technologies, Inc. | Adaptive negative differential resistance device |
| US7005711B2 (en) * | 2002-12-20 | 2006-02-28 | Progressant Technologies, Inc. | N-channel pull-up element and logic circuit |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3358663B2 (ja) * | 1991-10-25 | 2002-12-24 | ローム株式会社 | 半導体記憶装置およびその記憶情報読出方法 |
| JPH05121763A (ja) * | 1991-10-30 | 1993-05-18 | Rohm Co Ltd | 半導体記憶装置の製造方法 |
| JPH06125094A (ja) * | 1992-10-09 | 1994-05-06 | Rohm Co Ltd | 不揮発性記憶素子およびこの素子の製造方法ならびにこの素子を利用した不揮発性記憶装置およびその駆動方法 |
| JP2848223B2 (ja) * | 1993-12-01 | 1999-01-20 | 日本電気株式会社 | 不揮発性半導体記憶装置の消去方法及び製造方法 |
| JPH07211809A (ja) * | 1994-01-21 | 1995-08-11 | Sony Corp | 半導体不揮発性記憶装置およびその製造方法 |
| US5606521A (en) * | 1995-06-28 | 1997-02-25 | Philips Electronics North America Corp. | Electrically erasable and programmable read only memory with non-uniform dielectric thickness |
-
1999
- 1999-01-12 JP JP11005037A patent/JP2000208647A/ja active Pending
- 1999-12-03 TW TW088121180A patent/TW463374B/zh not_active IP Right Cessation
-
2000
- 2000-01-03 KR KR10-2000-0000013A patent/KR100385041B1/ko not_active Expired - Fee Related
- 2000-01-12 US US09/481,915 patent/US6222766B1/en not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002359303A (ja) * | 2001-05-31 | 2002-12-13 | Sony Corp | 不揮発性半導体記憶装置、並びにその動作方法および製造方法 |
| JP2007534160A (ja) * | 2003-11-21 | 2007-11-22 | マイクロン テクノロジー、インコーポレイテッド | 縦型スプリットゲートｎｒｏｍメモリ装置及びその形成方法 |
| JP2006032797A (ja) * | 2004-07-20 | 2006-02-02 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置及びその製造方法 |
| JP2007335717A (ja) * | 2006-06-16 | 2007-12-27 | Toppan Printing Co Ltd | 不揮発性メモリ及びその製造方法 |
| JP2009158880A (ja) * | 2007-12-28 | 2009-07-16 | Toppan Printing Co Ltd | 不揮発性半導体記憶素子、及び不揮発性半導体記憶装置 |
| JP2013218779A (ja) * | 2013-06-03 | 2013-10-24 | Toppan Printing Co Ltd | 不揮発性半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000053369A (ko) | 2000-08-25 |
| KR100385041B1 (ko) | 2003-06-18 |
| TW463374B (en) | 2001-11-11 |
| US6222766B1 (en) | 2001-04-24 |
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