JPH07211809A - 半導体不揮発性記憶装置およびその製造方法 - Google Patents
半導体不揮発性記憶装置およびその製造方法Info
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- JPH07211809A JPH07211809A JP6005193A JP519394A JPH07211809A JP H07211809 A JPH07211809 A JP H07211809A JP 6005193 A JP6005193 A JP 6005193A JP 519394 A JP519394 A JP 519394A JP H07211809 A JPH07211809 A JP H07211809A
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Abstract
(57)【要約】
【目的】書き込み必要電圧の上昇、データ書き込みの特
性バラツキを抑えることができ、繰り返し動作によるゲ
ート絶縁膜の劣化によるデータ書き込み特性への影響が
小さく、信頼性の向上を図れる半導体不揮発性記憶装置
およびその製造方法を実現する。 【構成】ＤＩＮＯＲ型の半導体不揮発性記憶装置におい
て、ドレイン拡散層３ａの構造をソース拡散層２の構造
よりも、フローティングゲート５とのオーバーラップ部
分が大きく、かつ、その部分での拡散濃度を高く設定し
て、いわゆる非対称型メモリセルとして構成する。これ
により、ソース側からの拡散層の伸びを抑え、短チャネ
ル現象の増大をドレイン側のみに限定できる。
性バラツキを抑えることができ、繰り返し動作によるゲ
ート絶縁膜の劣化によるデータ書き込み特性への影響が
小さく、信頼性の向上を図れる半導体不揮発性記憶装置
およびその製造方法を実現する。 【構成】ＤＩＮＯＲ型の半導体不揮発性記憶装置におい
て、ドレイン拡散層３ａの構造をソース拡散層２の構造
よりも、フローティングゲート５とのオーバーラップ部
分が大きく、かつ、その部分での拡散濃度を高く設定し
て、いわゆる非対称型メモリセルとして構成する。これ
により、ソース側からの拡散層の伸びを抑え、短チャネ
ル現象の増大をドレイン側のみに限定できる。
Description
【０００１】
【産業上の利用分野】本発明は、電気的に書き換え可能
な不揮発性メモリ、たとえばフラッシュＥＥＰＲＯＭな
どの半導体不揮発性記憶装置およびその製造方法に関す
るものである。
な不揮発性メモリ、たとえばフラッシュＥＥＰＲＯＭな
どの半導体不揮発性記憶装置およびその製造方法に関す
るものである。
【０００２】
【従来の技術】ＮＯＲ型フラッシュＥＥＰＲＯＭにおい
て、ビット線方向に主ビット線と副ビット線に分割し、
その間に選択トランジスタを１個配置する構造のＤＩＮ
ＯＲ(DIvided bit line NOR)型フラッシュＥＥＰＲＯＭ
が提案されている。このＤＩＮＯＲ型フラッシュＥＥＰ
ＲＯＭの場合、書き込み／消去動作共に、ＦＮ(Fowler-
Nordheim) トンネリングにより行われるため、チャネル
ホットエレクトロン（ＣＨＥ）／ＦＮ方式のＮＯＲ型フ
ラッシュＥＥＰＲＯＭの動作に比べると低消費電流で行
われることから、低電圧化に適している。
て、ビット線方向に主ビット線と副ビット線に分割し、
その間に選択トランジスタを１個配置する構造のＤＩＮ
ＯＲ(DIvided bit line NOR)型フラッシュＥＥＰＲＯＭ
が提案されている。このＤＩＮＯＲ型フラッシュＥＥＰ
ＲＯＭの場合、書き込み／消去動作共に、ＦＮ(Fowler-
Nordheim) トンネリングにより行われるため、チャネル
ホットエレクトロン（ＣＨＥ）／ＦＮ方式のＮＯＲ型フ
ラッシュＥＥＰＲＯＭの動作に比べると低消費電流で行
われることから、低電圧化に適している。
【０００３】図１５は、ビット線方向に８ビット分を単
位別に副ビット線に分割した場合の、たとえば１ビット
ライン１副ビット線部のＤＩＮＯＲ型フラッシュＥＥＰ
ＲＯＭのメモリアレイを示す図である。また、図１６
は、メモリアレイパターンを示す図で、図１５のメモリ
アレイは図１６中、破線で囲んだメモリトランジスタ８
個、選択トランジスタ１個分を示している。図１５およ
び図１６において、ＳＷＬは選択ワード線、ＷＬ１〜Ｗ
Ｌ８はワード線、ＭＢＬは主ビット線、ＳＢＬは副ビッ
ト線、ＳＲＬはソースライン、ＳＴは選択トランジス
タ、ＭＴ１〜ＭＴ８はメモリトランジスタ、ＣＮＴMBL
は主ビット線コンタクト、ＣＮＴSBL は副ビット線コン
タクト、ＬＣＳは素子分離領域をそれぞれ示している。
位別に副ビット線に分割した場合の、たとえば１ビット
ライン１副ビット線部のＤＩＮＯＲ型フラッシュＥＥＰ
ＲＯＭのメモリアレイを示す図である。また、図１６
は、メモリアレイパターンを示す図で、図１５のメモリ
アレイは図１６中、破線で囲んだメモリトランジスタ８
個、選択トランジスタ１個分を示している。図１５およ
び図１６において、ＳＷＬは選択ワード線、ＷＬ１〜Ｗ
Ｌ８はワード線、ＭＢＬは主ビット線、ＳＢＬは副ビッ
ト線、ＳＲＬはソースライン、ＳＴは選択トランジス
タ、ＭＴ１〜ＭＴ８はメモリトランジスタ、ＣＮＴMBL
は主ビット線コンタクト、ＣＮＴSBL は副ビット線コン
タクト、ＬＣＳは素子分離領域をそれぞれ示している。
【０００４】このメモリセルは、図１５に示すように、
主ビット線ＭＢＬから副ビット線ＳＢＬが分岐し、分岐
したそれぞれの副ビット線ＳＢＬに複数個のメモリトラ
ンジスタが、選択トランジスタＳＴを介して並列に並ぶ
配列となっている。
主ビット線ＭＢＬから副ビット線ＳＢＬが分岐し、分岐
したそれぞれの副ビット線ＳＢＬに複数個のメモリトラ
ンジスタが、選択トランジスタＳＴを介して並列に並ぶ
配列となっている。
【０００５】図１７は、ＤＩＮＯＲ型フラッシュＥＥＰ
ＲＯＭのセル構造例を示す断面図である。図１７におい
て、１は基板、２はソース拡散層、３はドレイン拡散
層、４はゲート絶縁膜、５はフローティングゲート、６
はPoly- Poly層間絶縁膜、７はコントロールゲートをそ
れぞれ示している。一般的に、ＤＩＮＯＲ型のメモリセ
ルは、図１７に示すように、ソース拡散層２とドレイン
拡散層３とが、拡散濃度を含めて対称構造をなし、か
つ、フローティングゲート５に対して略等しくオーバー
ラップするように構成されている。
ＲＯＭのセル構造例を示す断面図である。図１７におい
て、１は基板、２はソース拡散層、３はドレイン拡散
層、４はゲート絶縁膜、５はフローティングゲート、６
はPoly- Poly層間絶縁膜、７はコントロールゲートをそ
れぞれ示している。一般的に、ＤＩＮＯＲ型のメモリセ
ルは、図１７に示すように、ソース拡散層２とドレイン
拡散層３とが、拡散濃度を含めて対称構造をなし、か
つ、フローティングゲート５に対して略等しくオーバー
ラップするように構成されている。
【０００６】このような構成を有するＤＩＮＯＲ型フラ
ッシュＥＥＰＲＯＭにおいて、ＦＮトンネリングによる
消去、書き込み、並びに読み出し動作は、以下のように
して行われる。
ッシュＥＥＰＲＯＭにおいて、ＦＮトンネリングによる
消去、書き込み、並びに読み出し動作は、以下のように
して行われる。
【０００７】まず、消去時には、選択ワード線ＳＷＬを
０Ｖに設定して選択トランジスタＳＴをオフ状態にし、
ビット線ＢＬに接続されたドレインをフローティング状
態に設定する。続いて、ワード線ＷＬを１０Ｖ〜２０Ｖ
程度にバイアス、共通ソースラインＳＲＬおよび基板を
マイナス５Ｖ〜６Ｖ程度にバイアスすることにより、フ
ロテーィングゲート５中に電子を注入する。その結果、
メモリトランジスタＭＴのしきい値電圧ＶTHは、５Ｖ〜
６Ｖ以上になり、オフ状態となる。
０Ｖに設定して選択トランジスタＳＴをオフ状態にし、
ビット線ＢＬに接続されたドレインをフローティング状
態に設定する。続いて、ワード線ＷＬを１０Ｖ〜２０Ｖ
程度にバイアス、共通ソースラインＳＲＬおよび基板を
マイナス５Ｖ〜６Ｖ程度にバイアスすることにより、フ
ロテーィングゲート５中に電子を注入する。その結果、
メモリトランジスタＭＴのしきい値電圧ＶTHは、５Ｖ〜
６Ｖ以上になり、オフ状態となる。
【０００８】書き込み時には、選択ワード線ＳＷＬを１
０Ｖ〜１５Ｖに設定して選択トランジスタＳＴをオン状
態にし、共通ソースラインＳＲＬをフローティング状態
に設定する。続いて、ワード線ＷＬをマイナス１０Ｖ〜
１５Ｖ程度にバイアスし、「１」データ書き込みの場合
には、ビット線ＢＬ（ドレイン）に５Ｖ〜６Ｖ程度、
「０」データ書き込みの場合にはビット線ＢＬ（ドレイ
ン）に０Ｖを印加する。その結果、「１」データ書き込
みの場合にのみ、フロテーィングゲート５中の電子がド
レインから引き抜かれ、メモリトランジスタＭＴのしき
い値電圧ＶTHは、１Ｖ〜２Ｖ程度に下がる。
０Ｖ〜１５Ｖに設定して選択トランジスタＳＴをオン状
態にし、共通ソースラインＳＲＬをフローティング状態
に設定する。続いて、ワード線ＷＬをマイナス１０Ｖ〜
１５Ｖ程度にバイアスし、「１」データ書き込みの場合
には、ビット線ＢＬ（ドレイン）に５Ｖ〜６Ｖ程度、
「０」データ書き込みの場合にはビット線ＢＬ（ドレイ
ン）に０Ｖを印加する。その結果、「１」データ書き込
みの場合にのみ、フロテーィングゲート５中の電子がド
レインから引き抜かれ、メモリトランジスタＭＴのしき
い値電圧ＶTHは、１Ｖ〜２Ｖ程度に下がる。
【０００９】読み出し時には、選択ワード線ＳＷＬを３
Ｖ〜５Ｖに設定して選択トランジスタＳＴをオン状態に
し、続いて、ワード線ＷＬを３Ｖ〜５Ｖ程度、ビット線
（ドレイン）に１〜２Ｖ程度印加して、ビット線に十分
電流が流れた場合には「１」データ、流れない場合には
「０」データと判定する。
Ｖ〜５Ｖに設定して選択トランジスタＳＴをオン状態に
し、続いて、ワード線ＷＬを３Ｖ〜５Ｖ程度、ビット線
（ドレイン）に１〜２Ｖ程度印加して、ビット線に十分
電流が流れた場合には「１」データ、流れない場合には
「０」データと判定する。
【００１０】なお、図１８は、上述したＤＩＮＯＲ型フ
ラッシュＥＥＰＲＯＭの消去、書き込み、読み出しの各
動作時の設定電圧を示している。
ラッシュＥＥＰＲＯＭの消去、書き込み、読み出しの各
動作時の設定電圧を示している。
【００１１】
【発明が解決しようとする課題】しかしながら、上述し
た従来型の対称型メモリセルでは、短チャネル現象防止
の観点から、ソース／ドレインとフローティンゲートと
のオーバーラップ部分を大きく、かつ、拡散濃度を高く
設定することが極めて困難である。そのため、データ書
き込み時に、ドレイン拡散層の空乏層の影響を受けてデ
ータ書き込み時の必要電圧が高くなるだけでなく、特性
バラツキが大きくなり、さらには、図１９に示すよう
に、データの書き込み動作を繰り返すうちに、電子トラ
ップＥＴや界面凖位ＩＶが発生する等、ゲート絶縁膜の
劣化の影響を受けやすく、信頼性の低下につながるなど
の問題があった。
た従来型の対称型メモリセルでは、短チャネル現象防止
の観点から、ソース／ドレインとフローティンゲートと
のオーバーラップ部分を大きく、かつ、拡散濃度を高く
設定することが極めて困難である。そのため、データ書
き込み時に、ドレイン拡散層の空乏層の影響を受けてデ
ータ書き込み時の必要電圧が高くなるだけでなく、特性
バラツキが大きくなり、さらには、図１９に示すよう
に、データの書き込み動作を繰り返すうちに、電子トラ
ップＥＴや界面凖位ＩＶが発生する等、ゲート絶縁膜の
劣化の影響を受けやすく、信頼性の低下につながるなど
の問題があった。
【００１２】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、書き込み必要電圧の上昇、デー
タ書き込みの特性バラツキを抑えることができ、繰り返
し動作によるゲート絶縁膜の劣化によるデータ書き込み
特性への影響が小さく、信頼性の向上を図ることができ
る半導体不揮発性記憶装置およびその製造方法を提供す
ることにある。
のであり、その目的は、書き込み必要電圧の上昇、デー
タ書き込みの特性バラツキを抑えることができ、繰り返
し動作によるゲート絶縁膜の劣化によるデータ書き込み
特性への影響が小さく、信頼性の向上を図ることができ
る半導体不揮発性記憶装置およびその製造方法を提供す
ることにある。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、本発明のＦＮトンネリングによりデータの書き込み
および消去を行うＤＩＮＯＲ型の半導体不揮発性記憶装
置では、ソースおよびドレイン拡散構造が非対称に構成
されている。
め、本発明のＦＮトンネリングによりデータの書き込み
および消去を行うＤＩＮＯＲ型の半導体不揮発性記憶装
置では、ソースおよびドレイン拡散構造が非対称に構成
されている。
【００１４】本発明の半導体不揮発性装置では、ソース
およびドレインのうちいずれか一方の拡散構造が他方の
拡散構造よりも、フローティングゲートとのオーバーラ
ップ部分が大きく、かつ、その部分での拡散濃度が高く
設定されている。
およびドレインのうちいずれか一方の拡散構造が他方の
拡散構造よりも、フローティングゲートとのオーバーラ
ップ部分が大きく、かつ、その部分での拡散濃度が高く
設定されている。
【００１５】本発明の半導体不揮発性装置では、書き込
みおよび消去動作と読み出し動作とで、ソースおよびド
レインを切り替える手段を有する。
みおよび消去動作と読み出し動作とで、ソースおよびド
レインを切り替える手段を有する。
【００１６】また、本発明のＤＩＮＯＲ型の半導体不揮
発性記憶装置の製造方法では、ソース拡散層およびドレ
イン拡散層を形成するに際し、イオン注入によりソース
拡散層およびドレイン拡散層を形成した後、ソース拡散
層およびドレイン拡散層のうちいずれか一方の拡散層に
対して追加イオン注入を行い、一方の拡散濃度を他方の
拡散濃度より高く設定する。
発性記憶装置の製造方法では、ソース拡散層およびドレ
イン拡散層を形成するに際し、イオン注入によりソース
拡散層およびドレイン拡散層を形成した後、ソース拡散
層およびドレイン拡散層のうちいずれか一方の拡散層に
対して追加イオン注入を行い、一方の拡散濃度を他方の
拡散濃度より高く設定する。
【００１７】また、本発明のＤＩＮＯＲ型の半導体不揮
発性記憶装置の製造方法では、ソース拡散層およびドレ
イン拡散層を形成するに際し、一方の拡散濃度が他方の
拡散濃度より高くなるように、ソース拡散層とドレイン
拡散層とでイオン注入を別工程で行う。
発性記憶装置の製造方法では、ソース拡散層およびドレ
イン拡散層を形成するに際し、一方の拡散濃度が他方の
拡散濃度より高くなるように、ソース拡散層とドレイン
拡散層とでイオン注入を別工程で行う。
【００１８】
【作用】本発明の半導体不揮発性記憶装置によれば、ソ
ース側またはドレイン側からの拡散層の伸びを抑え、短
チャネル現象の増大をドレイン側またはソース側のみに
限定できる。
ース側またはドレイン側からの拡散層の伸びを抑え、短
チャネル現象の増大をドレイン側またはソース側のみに
限定できる。
【００１９】本発明の半導体不揮発性記憶装置の製造方
法によれば、ソース拡散層およびドレイン拡散層を形成
するに際し、まず、同一工程にて、イオン注入によりソ
ース拡散層およびドレイン拡散層が形成される。そし
て、ソース拡散層およびドレイン拡散層のうちいずれか
一方、たとえばドレイン拡散層に対する追加イオン注入
が高濃度あるいは斜めイオン注入により行われ、ドレイ
ンの拡散濃度がソースの拡散濃度より高く設定される。
法によれば、ソース拡散層およびドレイン拡散層を形成
するに際し、まず、同一工程にて、イオン注入によりソ
ース拡散層およびドレイン拡散層が形成される。そし
て、ソース拡散層およびドレイン拡散層のうちいずれか
一方、たとえばドレイン拡散層に対する追加イオン注入
が高濃度あるいは斜めイオン注入により行われ、ドレイ
ンの拡散濃度がソースの拡散濃度より高く設定される。
【００２０】また、本発明の半導体不揮発性記憶装置の
製造方法によれば、ソース拡散層およびドレイン拡散層
を形成するに際し、別々の工程でイオン注入が行われ
る。そして、たとえばソース側におけるイオン注入より
もドレイン側におけるイオン注入が、高濃度あるいは斜
めイオン注入により行われ、ドレインの拡散濃度がソー
スの拡散濃度より高く設定される。
製造方法によれば、ソース拡散層およびドレイン拡散層
を形成するに際し、別々の工程でイオン注入が行われ
る。そして、たとえばソース側におけるイオン注入より
もドレイン側におけるイオン注入が、高濃度あるいは斜
めイオン注入により行われ、ドレインの拡散濃度がソー
スの拡散濃度より高く設定される。
【００２１】
【実施例】図１は、本発明に係るＤＩＮＯＲ型フラッシ
ュＥＥＰＲＯＭの一実施例を示すセル断面図であって、
従来例を示す図１７と同一構成部分は同一符号をもって
表す。すなわち、１はシリコン基板、２はソース拡散
層、３ａはドレイン拡散層、４はゲート絶縁膜、５はフ
ローティングゲート、６はPoly-Poly 層間絶縁膜、７は
コントロールゲートをそれぞれ示している。
ュＥＥＰＲＯＭの一実施例を示すセル断面図であって、
従来例を示す図１７と同一構成部分は同一符号をもって
表す。すなわち、１はシリコン基板、２はソース拡散
層、３ａはドレイン拡散層、４はゲート絶縁膜、５はフ
ローティングゲート、６はPoly-Poly 層間絶縁膜、７は
コントロールゲートをそれぞれ示している。
【００２２】本メモリセルは、ドレイン拡散層３ａの構
造がソース拡散層２の構造よりも、フローティングゲー
ト５とのオーバーラップ部分が大きく、かつ、その部分
での拡散濃度が高く設定された、いわゆる非対称型メモ
リセルとして構成されている。
造がソース拡散層２の構造よりも、フローティングゲー
ト５とのオーバーラップ部分が大きく、かつ、その部分
での拡散濃度が高く設定された、いわゆる非対称型メモ
リセルとして構成されている。
【００２３】このように構成されたＤＩＮＯＲ型メモリ
セルにおいては、ソース側からの拡散層の伸びを抑え、
短チャネル現象の増大をドレイン側のみに限定できる。
その結果、ドレイン空乏層の広がりによるデータ書き込
み必要電圧の上昇を防ぎ、データ書き込み特性のバラツ
キを小さくし、さらには、データ書き込み動作を繰り返
すうちに生じるゲート絶縁膜４の劣化による信頼性低下
をも防止することが可能となる。
セルにおいては、ソース側からの拡散層の伸びを抑え、
短チャネル現象の増大をドレイン側のみに限定できる。
その結果、ドレイン空乏層の広がりによるデータ書き込
み必要電圧の上昇を防ぎ、データ書き込み特性のバラツ
キを小さくし、さらには、データ書き込み動作を繰り返
すうちに生じるゲート絶縁膜４の劣化による信頼性低下
をも防止することが可能となる。
【００２４】次に、図２〜図１３を参照しながら、図１
のＤＩＮＯＲ型フラッシュＥＥＰＲＯＭの製造方法につ
いて説明する。なお、図２〜図１３はそれぞれ図１５の
レイアウトパターン図中のＡ−Ａ線における断面図に相
当する。
のＤＩＮＯＲ型フラッシュＥＥＰＲＯＭの製造方法につ
いて説明する。なお、図２〜図１３はそれぞれ図１５の
レイアウトパターン図中のＡ−Ａ線における断面図に相
当する。
【００２５】まず、図２に示すように、シリコン基板１
上に、１０〜１１ｎｍのゲート絶縁膜４を形成した後、
１００〜２００ｎｍ程度のフローティングゲートとなる
第１ポリシリコン層５１をＣＶＤ法により形成する。
上に、１０〜１１ｎｍのゲート絶縁膜４を形成した後、
１００〜２００ｎｍ程度のフローティングゲートとなる
第１ポリシリコン層５１をＣＶＤ法により形成する。
【００２６】次に、図３に示すように、選択トランジス
タＳＴ部となる第１ポリシリコン層５１を選択除去した
後に、フローティングゲートとコントロールゲート間の
Poly-Poly 層間絶縁膜用のＯＮＯ積層酸化膜６１を形成
する。このＯＮＯ積層酸化膜６１は、たとえば次によう
に形成される。まず、第１ポリシリコンの熱酸化によ
り、１４ｎｍ程度の熱酸化膜を形成する。次に、１１ｎ
ｍ程度のＳｉ3 Ｎ4 膜をＣＶＤ法により形成する。最後
にＳｉ3Ｎ4 膜上に熱酸化により２ｎｍ程度の熱酸化膜
を形成する。このようにして形成されるＯＮＯ積層酸化
膜６１の膜厚は、ＳｉＯ2 換算で２２ｎｍ程度となる。
タＳＴ部となる第１ポリシリコン層５１を選択除去した
後に、フローティングゲートとコントロールゲート間の
Poly-Poly 層間絶縁膜用のＯＮＯ積層酸化膜６１を形成
する。このＯＮＯ積層酸化膜６１は、たとえば次によう
に形成される。まず、第１ポリシリコンの熱酸化によ
り、１４ｎｍ程度の熱酸化膜を形成する。次に、１１ｎ
ｍ程度のＳｉ3 Ｎ4 膜をＣＶＤ法により形成する。最後
にＳｉ3Ｎ4 膜上に熱酸化により２ｎｍ程度の熱酸化膜
を形成する。このようにして形成されるＯＮＯ積層酸化
膜６１の膜厚は、ＳｉＯ2 換算で２２ｎｍ程度となる。
【００２７】次に、図４に示すように、選択トランジス
タ部のＯＮＯ積層酸化膜６１を選択的に除去する。次い
で、図５に示すように、選択トランジスタ部のゲート絶
縁膜４１を熱酸化により形成する。このゲート絶縁膜４
１は、高耐圧仕様のため、たとえば〜３０ｎｍ程度の膜
厚に形成される。
タ部のＯＮＯ積層酸化膜６１を選択的に除去する。次い
で、図５に示すように、選択トランジスタ部のゲート絶
縁膜４１を熱酸化により形成する。このゲート絶縁膜４
１は、高耐圧仕様のため、たとえば〜３０ｎｍ程度の膜
厚に形成される。
【００２８】次に、図６に示すように、ＣＶＤ法によ
り、２００ｎｍ程度のコントロールゲート７となる第２
ポリシリコン層７１を形成する。次いで、図７に示すよ
うに、第１ポリシリコン層５１、第２ポリシリコン層７
１、ＯＮＯ積層酸化膜６１を加工エッチングして、選択
トランジスタＳＴ、メモリトランジスタＭＴ１〜ＭＴ８
を形成する。この加工は、一般のＥＰＲＯＭと同様にセ
ルフアラインで行われる。
り、２００ｎｍ程度のコントロールゲート７となる第２
ポリシリコン層７１を形成する。次いで、図７に示すよ
うに、第１ポリシリコン層５１、第２ポリシリコン層７
１、ＯＮＯ積層酸化膜６１を加工エッチングして、選択
トランジスタＳＴ、メモリトランジスタＭＴ１〜ＭＴ８
を形成する。この加工は、一般のＥＰＲＯＭと同様にセ
ルフアラインで行われる。
【００２９】次に、図８に示すように、非対称型のソー
ス拡散層２およびドレイン拡散層３ａが形成される。こ
の非対称型のソース／ドレイン拡散層２，３ａを形成す
る具体的方法としては、たとえば図９および図１０に示
す２つの方法がある。
ス拡散層２およびドレイン拡散層３ａが形成される。こ
の非対称型のソース／ドレイン拡散層２，３ａを形成す
る具体的方法としては、たとえば図９および図１０に示
す２つの方法がある。
【００３０】図９に示す方法では、まず、（Ａ）に示す
ように、ソース／ドレインに共通のイオン注入を行う。
このインプラは、フローティングゲートとのオーバーラ
ップ部分が大きくならないように、たとえばＰhos + イ
オンを、４０ｋｅＶ，１Ｅ１４cm-2，注入角度７°で行
う。次に、図９（Ｂ）に示すように、少なくともソース
部をレジストＰＲで覆った状態で、ドレイン部のみのイ
オン注入を行う。このインプラは、フローティングゲー
トとのオーバーラップが大きく、かつ、拡散濃度が大き
くなるよう、たとえばＰhos + イオンを４０ｋｅＶ，５
Ｅ１５cm -2，大注入角度３０°で行う。
ように、ソース／ドレインに共通のイオン注入を行う。
このインプラは、フローティングゲートとのオーバーラ
ップ部分が大きくならないように、たとえばＰhos + イ
オンを、４０ｋｅＶ，１Ｅ１４cm-2，注入角度７°で行
う。次に、図９（Ｂ）に示すように、少なくともソース
部をレジストＰＲで覆った状態で、ドレイン部のみのイ
オン注入を行う。このインプラは、フローティングゲー
トとのオーバーラップが大きく、かつ、拡散濃度が大き
くなるよう、たとえばＰhos + イオンを４０ｋｅＶ，５
Ｅ１５cm -2，大注入角度３０°で行う。
【００３１】また、図１０の方法では、ソース／ドレイ
ン別々にイオン注入を行う。まず、図１０（Ａ）に示す
ように、少なくともドレインとなる領域をレジストＰＲ
で覆った状態で、ソースにイオン注入を行う。このイン
プラは、フローティングゲートとのオーバーラップが大
きくならないように、たとえばＰhos + イオンを、４０
ｋｅＶ，１Ｅ１４cm-2，注入角度７°で行う。次に、図
９（Ｂ）に示すように、ドレイン部のみのイオン注入を
行う。このインプラは、フローティングゲートとのオー
バーラップが大きくかつ、拡散濃度が大きくなるよう、
たとえばＰhos + イオンを、４０ｋｅＶ，５Ｅ１５c
m -2，大注入角度３０°で行う。
ン別々にイオン注入を行う。まず、図１０（Ａ）に示す
ように、少なくともドレインとなる領域をレジストＰＲ
で覆った状態で、ソースにイオン注入を行う。このイン
プラは、フローティングゲートとのオーバーラップが大
きくならないように、たとえばＰhos + イオンを、４０
ｋｅＶ，１Ｅ１４cm-2，注入角度７°で行う。次に、図
９（Ｂ）に示すように、ドレイン部のみのイオン注入を
行う。このインプラは、フローティングゲートとのオー
バーラップが大きくかつ、拡散濃度が大きくなるよう、
たとえばＰhos + イオンを、４０ｋｅＶ，５Ｅ１５c
m -2，大注入角度３０°で行う。
【００３２】次に、図１１に示すように、第１層間絶縁
膜８を２００ｎｍ〜３００ｎｍの膜厚に形成後、副ビッ
ト線と拡散層との接続用コンタクトホールＣＮＨSBL を
形成する。次に、図１２に示すように、ＣＶＤ法により
副ビット線としての第３ポリシリコン層９を２００ｎｍ
程度形成後、パターニング加工する。次に、図１３に示
すように、第２層間絶縁膜１０を２００ｎｍ〜３００ｎ
ｍ形成後、主ビット線と副ビットとの接続用コンタクト
ホールＣＮＨMBL を形成する。そして、主ビット線用の
アルミニウム（Ａｌ）配線１１をスパッタ法にて形成
後、パターニング加工する。
膜８を２００ｎｍ〜３００ｎｍの膜厚に形成後、副ビッ
ト線と拡散層との接続用コンタクトホールＣＮＨSBL を
形成する。次に、図１２に示すように、ＣＶＤ法により
副ビット線としての第３ポリシリコン層９を２００ｎｍ
程度形成後、パターニング加工する。次に、図１３に示
すように、第２層間絶縁膜１０を２００ｎｍ〜３００ｎ
ｍ形成後、主ビット線と副ビットとの接続用コンタクト
ホールＣＮＨMBL を形成する。そして、主ビット線用の
アルミニウム（Ａｌ）配線１１をスパッタ法にて形成
後、パターニング加工する。
【００３３】以上説明したように、本実施例によれば、
ＤＩＮＯＲ型フラッシュＥＥＰＲＯＭにおいて、ソース
／ドレイン拡散構造を非対称として、ドレイン側におい
てソース側におけるよりも、フローティングゲートとの
オーバーラップ部分を大きくし、かつ、その拡散濃度を
高めに設定したので、データ書き込み時に、ドレイン拡
散層の空乏層の広がりを抑え、書き込み必要電圧の上昇
を抑えることができる。また、データ書き込みの特性バ
ラツキを抑えることができる。さらに、繰り返し動作に
よるゲート絶縁膜の劣化によるデータ書き込み特性への
影響が小さく、信頼性の向上を図ることができる。
ＤＩＮＯＲ型フラッシュＥＥＰＲＯＭにおいて、ソース
／ドレイン拡散構造を非対称として、ドレイン側におい
てソース側におけるよりも、フローティングゲートとの
オーバーラップ部分を大きくし、かつ、その拡散濃度を
高めに設定したので、データ書き込み時に、ドレイン拡
散層の空乏層の広がりを抑え、書き込み必要電圧の上昇
を抑えることができる。また、データ書き込みの特性バ
ラツキを抑えることができる。さらに、繰り返し動作に
よるゲート絶縁膜の劣化によるデータ書き込み特性への
影響が小さく、信頼性の向上を図ることができる。
【００３４】なお、上述した実施例においては、図１５
に示すＤＩＮＯＲ型フラッシュＥＥＰＲＯＭに基づいた
セル構造として、ドレイン拡散層３ａのフローティング
ゲート５とのオーバーラップ部分および拡散濃度を、ソ
ース拡散層２より大きく、かつ、高く設定し、データ書
き込み時のドレイン拡散層３ａの空乏層の広がりを抑え
るようにしたが、たとえば、図１４に示すように、主ビ
ット線ＭＢＬとソースラインＳＲＬとの間に選択トラン
ジスタＳＴ２を設け、書き込みおよび消去動作と読み出
し動作とで、ソースおよびドレインを切り替えるように
構成することも可能である。この構成では、ソース拡散
層のフローティングゲート５とのオーバーラップ部分お
よび拡散濃度が、ドレイン拡散層より大きく、かつ、高
く設定される。この場合にも、上述した図１の構成と同
様の効果を得ることができる。
に示すＤＩＮＯＲ型フラッシュＥＥＰＲＯＭに基づいた
セル構造として、ドレイン拡散層３ａのフローティング
ゲート５とのオーバーラップ部分および拡散濃度を、ソ
ース拡散層２より大きく、かつ、高く設定し、データ書
き込み時のドレイン拡散層３ａの空乏層の広がりを抑え
るようにしたが、たとえば、図１４に示すように、主ビ
ット線ＭＢＬとソースラインＳＲＬとの間に選択トラン
ジスタＳＴ２を設け、書き込みおよび消去動作と読み出
し動作とで、ソースおよびドレインを切り替えるように
構成することも可能である。この構成では、ソース拡散
層のフローティングゲート５とのオーバーラップ部分お
よび拡散濃度が、ドレイン拡散層より大きく、かつ、高
く設定される。この場合にも、上述した図１の構成と同
様の効果を得ることができる。
【００３５】
【発明の効果】以上説明したように、本発明によれば、
データ書き込み時に、ドレイン拡散層の空乏層の広がり
を抑え、書き込み必要電圧の上昇を抑えることができ
る。データ書き込みの特性バラツキを抑えることができ
る。繰り返し動作によるゲート絶縁膜の劣化によるデー
タ書き込み特性への影響が小さく、信頼性の向上を図る
ことができる。
データ書き込み時に、ドレイン拡散層の空乏層の広がり
を抑え、書き込み必要電圧の上昇を抑えることができ
る。データ書き込みの特性バラツキを抑えることができ
る。繰り返し動作によるゲート絶縁膜の劣化によるデー
タ書き込み特性への影響が小さく、信頼性の向上を図る
ことができる。
【図１】本発明に係るＤＩＮＯＲ型フラッシュＥＥＰＲ
ＯＭの一実施例を示すメモリセル断面図である。
ＯＭの一実施例を示すメモリセル断面図である。
【図２】本発明に係るＤＩＮＯＲ型フラッシュＥＥＰＲ
ＯＭの製造方法を説明するための図であって、ゲート絶
縁膜および第１ポリシリコン層の形成工程を説明するた
めの図である。
ＯＭの製造方法を説明するための図であって、ゲート絶
縁膜および第１ポリシリコン層の形成工程を説明するた
めの図である。
【図３】本発明に係るＤＩＮＯＲ型フラッシュＥＥＰＲ
ＯＭの製造方法を説明するための図であって、選択トラ
ンジスタ部となる第１ポリシリコン層の選択除去工程お
よびPoly-Poly 層間絶縁膜用のＯＮＯ積層酸化膜の形成
工程を説明するための図である。
ＯＭの製造方法を説明するための図であって、選択トラ
ンジスタ部となる第１ポリシリコン層の選択除去工程お
よびPoly-Poly 層間絶縁膜用のＯＮＯ積層酸化膜の形成
工程を説明するための図である。
【図４】本発明に係るＤＩＮＯＲ型フラッシュＥＥＰＲ
ＯＭの製造方法を説明するための図であって、選択トラ
ンジスタ部のＯＮＯ積層酸化膜の選択的除去工程を説明
するための図である。
ＯＭの製造方法を説明するための図であって、選択トラ
ンジスタ部のＯＮＯ積層酸化膜の選択的除去工程を説明
するための図である。
【図５】本発明に係るＤＩＮＯＲ型フラッシュＥＥＰＲ
ＯＭの製造方法を説明するための図であって、選択トラ
ンジスタ部のゲート絶縁膜の形成工程を説明するための
図である。
ＯＭの製造方法を説明するための図であって、選択トラ
ンジスタ部のゲート絶縁膜の形成工程を説明するための
図である。
【図６】本発明に係るＤＩＮＯＲ型フラッシュＥＥＰＲ
ＯＭの製造方法を説明するための図であって、第２ポリ
シリコン層の形成工程を説明するための図である。
ＯＭの製造方法を説明するための図であって、第２ポリ
シリコン層の形成工程を説明するための図である。
【図７】本発明に係るＤＩＮＯＲ型フラッシュＥＥＰＲ
ＯＭの製造方法を説明するための図であって、選択トラ
ンジスタおよびメモリトランジスタ構成用の第１ポリシ
リコン層、第２ポリシリコン層、ＯＮＯ積層酸化膜の加
工エッチング工程を説明するための図である。
ＯＭの製造方法を説明するための図であって、選択トラ
ンジスタおよびメモリトランジスタ構成用の第１ポリシ
リコン層、第２ポリシリコン層、ＯＮＯ積層酸化膜の加
工エッチング工程を説明するための図である。
【図８】本発明に係るＤＩＮＯＲ型フラッシュＥＥＰＲ
ＯＭの製造方法を説明するための図であって、非対称型
のソース／ドレイン拡散層の形成工程を説明するための
図である。
ＯＭの製造方法を説明するための図であって、非対称型
のソース／ドレイン拡散層の形成工程を説明するための
図である。
【図９】非対称型のソース／ドレイン拡散層の第１の形
成方法を説明するための図であって、（Ａ）はソース／
ドレイン・イオン注入工程を説明するための図、（Ｂ）
はドレインに対する追加イオン注入工程を説明するため
の図である。
成方法を説明するための図であって、（Ａ）はソース／
ドレイン・イオン注入工程を説明するための図、（Ｂ）
はドレインに対する追加イオン注入工程を説明するため
の図である。
【図１０】非対称型のソース／ドレイン拡散層の第２の
形成方法を説明するための図であって、（Ａ）はソース
・イオン注入工程を説明するための図、（Ｂ）はドレイ
ン・イオン注入工程を説明するための図である。
形成方法を説明するための図であって、（Ａ）はソース
・イオン注入工程を説明するための図、（Ｂ）はドレイ
ン・イオン注入工程を説明するための図である。
【図１１】本発明に係るＤＩＮＯＲ型フラッシュＥＥＰ
ＲＯＭの製造方法を説明するための図であって、第１層
間絶縁膜および副ビット線と拡散層との接続用コンタク
トホールの形成工程を説明するための図でる。
ＲＯＭの製造方法を説明するための図であって、第１層
間絶縁膜および副ビット線と拡散層との接続用コンタク
トホールの形成工程を説明するための図でる。
【図１２】本発明に係るＤＩＮＯＲ型フラッシュＥＥＰ
ＲＯＭの製造方法を説明するための図であって、第３ポ
リシリコン層の形成工程およびパターニング加工工程を
説明するための図である。
ＲＯＭの製造方法を説明するための図であって、第３ポ
リシリコン層の形成工程およびパターニング加工工程を
説明するための図である。
【図１３】本発明に係るＤＩＮＯＲ型フラッシュＥＥＰ
ＲＯＭの製造方法を説明するための図であって、第２層
間絶縁膜の形成工程、主ビット線と副ビットとの接続用
コンタクトホールの形成工程および主ビット線用のアル
ミニウム配線の形成、加工工程を説明するための図であ
る。
ＲＯＭの製造方法を説明するための図であって、第２層
間絶縁膜の形成工程、主ビット線と副ビットとの接続用
コンタクトホールの形成工程および主ビット線用のアル
ミニウム配線の形成、加工工程を説明するための図であ
る。
【図１４】ＤＩＮＯＲ型フラッシュＥＥＰＲＯＭの他の
メモリアレイ構成を示す図である。
メモリアレイ構成を示す図である。
【図１５】ビット線方向に８ビット分を単位別に副ビッ
ト線に分割した場合の、１ビットライン１副ビット線部
のＤＩＮＯＲ型フラッシュＥＥＰＲＯＭのメモリアレイ
構成を示す図である。
ト線に分割した場合の、１ビットライン１副ビット線部
のＤＩＮＯＲ型フラッシュＥＥＰＲＯＭのメモリアレイ
構成を示す図である。
【図１６】ＤＩＮＯＲ型フラッシュＥＥＰＲＯＭのメモ
リアレイパターンを示す図である。
リアレイパターンを示す図である。
【図１７】従来のＤＩＮＯＲ型フラッシュＥＥＰＲＯＭ
のセル構造例を示す断面図である。
のセル構造例を示す断面図である。
【図１８】ＤＩＮＯＲ型フラッシュＥＥＰＲＯＭの消
去、書き込み、読み出しの各動作時の設定電圧を示す図
である。
去、書き込み、読み出しの各動作時の設定電圧を示す図
である。
【図１９】従来のメモリセルにおけるデータ書き込み動
作によるドレイン端近傍の劣化現象を説明するための図
である。
作によるドレイン端近傍の劣化現象を説明するための図
である。
１…シリコン基板 ２…ソース拡散層 ３ａ…ドレイン拡散層 ４…ゲート絶縁膜 ５…フローティングゲート ６…Poly-Poly 層間絶縁膜 ７…コントロールゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115
Claims (5)
- 【請求項１】 ＦＮトンネリングによりデータの書き込
みおよび消去を行うＤＩＮＯＲ型の半導体不揮発性記憶
装置であって、 ソースおよびドレイン拡散構造が非対称である半導体不
揮発性記憶装置。 - 【請求項２】 ソースおよびドレインのうちいずれか一
方の拡散構造が他方の拡散構造よりも、フローティング
ゲートとのオーバーラップ部分が大きく、かつ、その部
分での拡散濃度が高く設定されている請求項１記載の半
導体不揮発性記憶装置。 - 【請求項３】 書き込みおよび消去動作と読み出し動作
とで、ソースおよびドレインを切り替える手段を有する
請求項１または請求項２記載の半導体不揮発性記憶装
置。 - 【請求項４】 ＤＩＮＯＲ型の半導体不揮発性記憶装置
の製造方法であって、 ソース拡散層およびドレイン拡散層を形成するに際し、
イオン注入によりソース拡散層およびドレイン拡散層を
形成した後、 ソース拡散層およびドレイン拡散層のうちいずれか一方
の拡散層に対して追加イオン注入を行い、一方の拡散濃
度を他方の拡散濃度より高く設定する半導体不揮発性記
憶装置の製造方法。 - 【請求項５】 ＤＩＮＯＲ型の半導体不揮発性記憶装置
の製造方法であって、 ソース拡散層およびドレイン拡散層を形成するに際し、
一方の拡散濃度が他方の拡散濃度より高くなるように、
ソース拡散層とドレイン拡散層とでイオン注入を別工程
で行う半導体不揮発性記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6005193A JPH07211809A (ja) | 1994-01-21 | 1994-01-21 | 半導体不揮発性記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6005193A JPH07211809A (ja) | 1994-01-21 | 1994-01-21 | 半導体不揮発性記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07211809A true JPH07211809A (ja) | 1995-08-11 |
Family
ID=11604383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6005193A Pending JPH07211809A (ja) | 1994-01-21 | 1994-01-21 | 半導体不揮発性記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07211809A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100385041B1 (ko) * | 1999-01-12 | 2003-06-18 | 인터내셔널 비지네스 머신즈 코포레이션 | Ｅｅｐｒｏｍ 메모리 셀 및 그 제조 방법 |
| US6878984B2 (en) | 2000-01-19 | 2005-04-12 | Nec Electronics Corporation | Non-volatile flash memory having a specific difference between source/floating gate and drain/floating gate overlapped portions |
| JP2006319352A (ja) * | 2000-03-22 | 2006-11-24 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置及びその製造方法 |
| DE102014009640A1 (de) * | 2014-06-26 | 2015-12-31 | Elmos Semiconductor Aktiengesellschaft | Single Poly EEPROM-Zelle ohne separates Control-Gate |
-
1994
- 1994-01-21 JP JP6005193A patent/JPH07211809A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100385041B1 (ko) * | 1999-01-12 | 2003-06-18 | 인터내셔널 비지네스 머신즈 코포레이션 | Ｅｅｐｒｏｍ 메모리 셀 및 그 제조 방법 |
| US6878984B2 (en) | 2000-01-19 | 2005-04-12 | Nec Electronics Corporation | Non-volatile flash memory having a specific difference between source/floating gate and drain/floating gate overlapped portions |
| JP2006319352A (ja) * | 2000-03-22 | 2006-11-24 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置及びその製造方法 |
| DE102014009640A1 (de) * | 2014-06-26 | 2015-12-31 | Elmos Semiconductor Aktiengesellschaft | Single Poly EEPROM-Zelle ohne separates Control-Gate |
| DE102014009640B4 (de) | 2014-06-26 | 2022-06-23 | Elmos Semiconductor Se | Transistor oder Speicherzellentransistor mit Floating-Gate ohne separates Control-Gate |
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