JP2000208714A

JP2000208714A - 半導体装置及びその製造方法

Info

Publication number: JP2000208714A
Application number: JP11009294A
Authority: JP
Inventors: Tomoya Baba; 智也馬場
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1999-01-18
Filing date: 1999-01-18
Publication date: 2000-07-28

Abstract

(57)【要約】【課題】ノイズの種類に関係なく、デジタル回路部で
発生したノイズを広い周波数領域にわたって遮断するこ
とにより、アナログ回路部で誤動作のない、信頼性の高
い半導体装置を得ることを目的とする。【解決手段】第1導電型半導体基板１、埋め込み絶縁
膜２及び半導体層３がこの順に積層されてなるＳＯＩ基
板４上にデジタル回路部Ｄとアナログ回路部Ａとが形成
されてなり、アナログ回路部Ａの下方であって、かつ第
1導電型半導体基板１表面に、電気的にフローティング
状態の第２導電型不純物層１４が形成されてなる半導体
装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、より詳細には、アナログ／デジタル
回路が混在する半導体装置及びその製造方法に関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】従来か
ら、デジタル／アナログ回路が混在する半導体集積回路
においては、デジタル回路での信号が半導体基板を介し
てアナログ回路へノイズとして入り込み、アナログ回路
が誤動作してしまうという問題がある。このような誤動
作は、デジタル回路で接合部電位が局所的に変動した場
合に、その変動が、アナログ回路の基板電位をＡＣ的に
変動させ、アナログ回路におけるＭＯＳトランジスタの
動作しきい値電圧（以後「Ｖｔｈ」と記す）又はゲート
電位を変動することにより、異常な回路動作が生じて発
生する。これに対して、図７に示すように、ノイズの低
減を図る構造を有する半導体装置が提案されている。

【０００３】この半導体装置によれば、アナログ回路部
ＡのｎチャネルＭＯＳトランジスタＴｒ１は、深いＮウ
エル３１によって、半導体基板３０と電気的に分離され
ている。このような構造により、デジタル回路部Ｄで発
生するＡＣ的な基板電流が、低インピーダンスに設計さ
れたＮウエル３１に吸収されるため、トランジスタＴｒ
１の基板電位はデジタル回路部Ｄからのノイズの影響を
ほとんど受けない。

【０００４】しかし、この半導体装置においては、ノイ
ズを取り出すために利用される深いＮウエル３１の電位
を固定する配線３２を新たに形成する必要がある。ま
た、Ｎウエル３１を低インピーダンスにしたとしても、
アナログ回路部ＡのインピーダンスがＮウェル３１のイ
ンピーダンスよりも小さい場合には、ノイズはＮウェル
３１では吸収されず、アナログ回路部Ａに流れる。よっ
て、Ｎウェル３１に対して、アナログ回路部Ａを高イン
ピーダンスに設計する必要が新たに生じる。

【０００５】また、図８に示すように、ノイズの低減を
図るために、ＳＯＩ構造基板上に形成されてなるデバイ
スが提案されている。このデバイスは、シリコン基板１
上に、比較的厚い埋め込み絶縁膜２を形成し、その上に
薄い単結晶シリコン活性層（ＳＯＩ：Silicon On Insul
ator）３が形成されてなるＳＩＭＯＸ（Separation by
Implanted OXigen）基板４を用い、この基板４における
アナログ回路部Ａ及びデジタル回路部Ｄに、それぞれト
ランジスタが形成されてなる。各トランジスタは、下方
の埋め込み絶縁膜２及び単結晶シリコン活性層３に形成
された素子分離膜５によって分離されている。よって、
ＤＣ的には、電流が埋め込み絶縁膜２、素子分離膜５を
通してもれることはほとんどないため、デジタル回路部
Ｄでの信号がアナログ回路部Ａへノイズとして入り込む
ことはない。

【０００６】しかし、電気的には、デジタル回路部とア
ナログ回路部との下方のシリコン基板１が、埋め込み絶
縁膜２を介して結合しており、また、シリコン基板１の
抵抗値は約１０Ωｍと比較的低抵抗のため、ノイズの周
波数が１ＧＨｚ以上になった場合には、埋め込み絶縁膜
２でのインピーダンス低下が顕著となる。よって、ＡＣ
的には、デジタル回路部Ｄでの信号がアナログ回路部Ａ
へノイズとして入り込むこととなる。

【０００７】よって、このようなノイズを防止するため
には、アナログ回路部Ａを高インピーダンスに設計する
必要がある。その方法として、例えば、絶縁膜の容量を
低減化する方法がある。この方法では、埋め込み絶縁膜
２の膜厚を厚くすることが有効であるが、その一方で、
埋め込み絶縁膜２の欠陥を抑制するという観点からは厚
膜化は望ましくないという課題がある。

【０００８】さらに、デジタル回路部Ｄからアナログ回
路部Ａへのノイズの伝播を抑制する方法として、シリコ
ン基板１の抵抗を上げる方法がある。しかし、抵抗が高
いシリコン基板を成長させることは、結晶性の問題から
困難であり、現状では５０Ω・ｃｍ程度の抵抗値しか実
現されていない。

【０００９】また、シリコン基板１にトランジスタを作
製する際に抵抗を上げる方法として、図９に示すよう
に、Ｐ型シリコン基板１の全表面にＮ型不純物をイオン
注入することによりＰ^-領域１ａを形成する方法が、特
開平１０−１２７１７号公報に提案されている。

【００１０】しかし、埋め込み絶縁膜２下のシリコン基
板１の不純物濃度が低い場合には、ゲート電極８、１１
やドレイン領域６、９の下方のシリコン基板１に空乏層
が形成されやすくなる。よって、ＳＯＩ構造基板４の単
結晶シリコン活性層３を薄くした完全空乏化型トランジ
スタにおいては、しきい値電圧が高くなり、ひいては電
流駆動能力が低下するという問題がある。

【００１１】これに対して、図１０に示すように、Ｐ型
シリコン基板１の全表面にＰ型不純物の高濃度領域１ｂ
を形成し、シリコン基板１の空乏化を防止する方法が提
案されている。しかし、この方法においては、シリコン
基板１が低インピーダンスとなり、ノイズに対ずる抑制
効果は期待できなくなる。

【００１２】また、図１１に示すように、Ｐ型シリコン
基板１の表面が部分的に、つまり、ＰＭＯＳトランジス
タの下方にのみ、Ｎウェル１ｃを配置させたＣＭＯＳが
ある（Proceeding 1995 IEEE International SOI confe
rence 14P，Oct 1995）。このＣＭＯＳにおいては、個
々のＰＭＯＳトランジスタの下方にＮウェル１ｃを配置
する場合には基板の空乏化の抑制には有効である。

【００１３】しかし、このＣＭＯＳは、Ｎウェル１ｃが
電位固定用の電極１８によって電源電圧に固定されるこ
とにより、基板バイアス効果を抑制することを目的とし
ているものであるため、Ｎ型不純物濃度を高く設定して
基板抵抗を低下させており、ノイズに対する抑制効果は
期待できない。しかも、個々のトランジスタの下方に配
置するＮウェル１ｃのそれぞれに電位固定用の電極を形
成するとすると、ＣＭＯＳの占有面積が増大し、半導体
装置の縮小化はできない。

【００１４】本発明は上記課題に鑑みなされたものであ
り、ＳＩＭＯＸ基板上に形成されたアナログ／デジタル
混載回路において、特に１ＧＨｚ以上のノイズ低減化を
達成することができる半導体装置及びその製造方法を提
供するものである。

【００１５】

【課題を解決するための手段】本発明によれば、第1導
電型半導体基板、埋め込み絶縁膜及び半導体層がこの順
に積層されてなるＳＯＩ基板上にデジタル回路部とアナ
ログ回路部とが形成されてなり、前記アナログ回路部の
下方又はデジタル回路部の下方であって、かつ前記第1
導電型半導体基板表面に、電気的にフローティング状態
の第２導電型不純物層が形成されてなる半導体装置が提
供される。

【００１６】また、本発明によれば、第1導電型半導体
基板、埋め込み絶縁膜及び半導体層がこの順に積層され
てなるＳＯＩ基板上にデジタル回路部とアナログ回路部
とが形成されてなり、前記アナログ回路部の下方及びデ
ジタル回路部の下方であって、かつ前記第1導電型半導
体基板表面に、電気的にフローティング状態の第２導電
型不純物層がそれぞれ形成され、これら第2導電型不純
物層が互いに分離されてなる半導体装置が提供される。

【００１７】さらに、本発明によれば、ＳＯＩ基板を構
成する第1導電型半導体基板表面に、デジタル回路部及
び／又はアナログ回路部の形成領域に開口を有する注入
マスクを用いて、第2導電型不純物をイオン注入するこ
とからなる上記半導体装置の製造方法が提供される。

【００１８】

【発明の実施の態様】本発明の半導体装置は、主とし
て、ＳＯＩ基板上にデジタル回路部とアナログ回路部と
を有して構成されている。本発明におけるＳＯＩ基板
は、第1導電型半導体基板上に、埋め込み絶縁膜、さら
にその上に半導体層が形成されてなり、貼り合わせＳＯ
Ｉ（ＢＥＳＯＩ）、ＳＩＭＯＸ（Separation by Implan
tation of Oxygen）型基板等として用いられるものが挙
げられる。

【００１９】第1導電型半導体基板としては、例えば、
シリコン、ゲルマニウム等の半導体基板、ＧａＡｓ、Ｉ
ｎＧａＡｓ等の化合物半導体等、種々の基板を使用する
ことができる。なかでもシリコン基板が好ましい。ここ
で、第1導電型とはリン、砒素等によるＮ型又はボロン
等によるＰ型のいずれかの導電型を意味する。また、第
1導電型半導体基板は、比較的低抵抗のものが好まし
く、例えば、１０Ω・ｃｍ程度以下の抵抗を有している
ことが好ましい。

【００２０】埋め込み絶縁膜としては、例えばＳｉＯ₂
膜、ＳｉＮ膜等が挙げられる。なかでもＳｉＯ₂膜が好
ましい。この際の膜厚は、得ようとする半導体装置の特
性、得られた半導体装置を使用する際の印加電圧の高さ
等を考慮して適宜調整することができるが、例えば、５
０ｎｍ〜５００ｎｍ程度が挙げられる。

【００２１】半導体層は、トランジスタを形成するため
の活性層として機能する半導体薄膜であり、シリコン、
ゲルマニウム等の半導体、ＧａＡｓ、ＩｎＧａＡｓ等の
化合物半導体等による薄膜で形成することができる。な
かでもシリコンが好ましい。また、この場合のシリコン
は、単結晶シリコンであることがより好ましい。半導体
層の膜厚は、得られる半導体装置の特性等を考慮して適
宜調整することができ、例えば、５０ｎｍ〜２００ｎｍ
程度が挙げられる。なお、この半導体層上には、後述す
るようにデジタル回路とアナログ回路とが形成されてお
り、さらに、素子分離膜、ウェル等が形成されていても
よい。

【００２２】ＳＯＩ基板上には、デジタル回路とアナロ
グ回路との双方が形成されている。デジタル回路部は、
ｐＭＯＳトランジスタ、ｎＭＯＳトランジスタ、ＣＭＯ
Ｓトランジスタ、ｐｎｐバイポーラトランジスタ、ｎｐ
ｎバイポーラトランジスタ、抵抗、キャパシタ、ダイオ
ード等の種々の素子が組み合わせられて構成することが
でき、アナログ回路部は、ｐＭＯＳトランジスタ、ｎＭ
ＯＳトランジスタ、ＣＭＯＳトランジスタ、ｐｎｐバイ
ポーラトランジスタ、ｎｐｎバイポーラトランジスタ、
抵抗、キャパシタ、ダイオード等の種々の素子が組み合
わせられて構成することができる。これらの素子は、通
常、半導体装置を構成する特性を有する限り、特にその
構造、大きさ、材料等は限定されるものではない。

【００２３】また、本発明の半導体装置は、アナログ回
路部及び／又はデジタル回路部の下方であって、かつ前
記第1導電型半導体基板表面に、電気的にフローティン
グ状態の第２導電型不純物層が形成されている。ここ
で、第2導電型不純物層とは、半導体基板とは異なる導
電性を有することを意味する。

【００２４】第2導電型不純物層は、ＳＯＩ基板の埋め
込み絶縁膜と第1導電型半導体基板との間、つまり、第1
導電型半導体基板の表面に配置されている。この第2導
電型不純物層は、電気的にフローティング状態で形成さ
れていることが好ましい。第2導電型不純物層は、アナ
ログ回路部、デジタル回路部が、上記のいずれの素子又
は素子の組み合わせにより構成されている場合でも、ア
ナログ回路部下方の全領域にわたる不純物層が１つ及び
／又はデジタル回路部下方の全領域にわたる不純物層が
１つ、あるいは各１つずつ形成されていることが好まし
い。なお、各回路部下方に１つずつ形成されている場合
には、両者が接近しすぎると、第２導電型不純物層がつ
ながってしまい、それを通じてノイズが伝播してしま
い、ノイズ低減効果が得られないので、ある程度は分離
されていることが好ましい。この場合の分離とは、半導
体装置自体の大きさ、各回路部の構成等により適宜調整
することができるが、例えば、０．５μｍ程度以上、さ
らに１μｍ程度以上離れていることが好ましい。

【００２５】また、第2導電型不純物層の深さは、その
上方に形成される素子の種類、最終的に得られる半導体
装置の特性等に応じて適宜調整することができるが、例
えば、０．１〜１．０μｍ程度が挙げられる。さらに、
第2導電型不純物層は、第1導電型半導体基板における第
1導電型不純物を相殺して形成するために、不純物濃度
のバラツキ防止の点から、第2導電型不純物層の不純物
濃度は、低濃度より中濃度以上とすることが好ましい
が、半導体層や埋め込み絶縁膜への注入によるダメージ
又はシリコン基板のインピーダンスの観点から、例え
ば、１×１０¹⁷ｃｍ ^-3程度以下が好ましく、より好まし
くは、１×１０¹⁶〜１×１０¹⁷ｃｍ^-3程度が挙げられ
る。

【００２６】第2導電型不純物層は、例えば、ＳＯＩ基
板を構成する第1導電型半導体基板表面に、デジタル回
路部及び／又はアナログ回路部の形成領域に開口を有す
る注入マスクを用いて、第2導電型不純物をイオン注入
することにより形成することができる。この際、半導体
層には素子分離膜やウェル等が形成された状態であって
もよいが、素子分離膜形成前の表面が平坦な状態である
ことがもっとも好ましい。これにより、第1導電型半導
体基板の表面に均一に不純物を分布させることができ
る。デジタル回路部及び／又はアナログ回路部の形成領
域に開口を有する注入マスクを形成する方法は、公知の
方法、例えばフォトリソグラフィ及びエッチング工程に
より行うことができる。この注入マスクを用いて、第2
導電型不純物を注入する際、第2導電型不純物として
は、例えば、Ｐ型の場合はボロン、ＢＦ₂、アルミニウ
ム、ガリウム、インジウム等が挙げられ、Ｎ型の場合
は、リン又は砒素等が挙げられる。そのドーズは、１×
１０¹²〜１×１０¹³ｃｍ^-2程度が挙げられ、その注入エ
ネルギーは、埋め込み絶縁膜及び半導体層の膜厚等によ
り適宜調整することができるが、例えば、リンの場合、
１００〜１８０ＫｅＶ程度が挙げられる。

【００２７】以下に本発明の半導体装置の実施の形態を
図面に基づいて説明する。なお、本発明はこの実施の形
態により制限を受けるものではない。

【００２８】実施の形態１この実施の形態１の半導体装置は、図１に示すように、
Ｐ型シリコン基板１（抵抗値約１０Ω・ｃｍ）、膜厚約
１００ｎｍの埋め込み絶縁膜２及び膜厚約５０ｎｍの単
結晶シリコン活性層３からなるＳＩＭＯＸ基板４上に、
アナログ回路部ＡのトランジスタＴｒＡとデジタル回路
部ＤのトランジスタＴｒＤとが形成されて構成されてい
る。トランジスタＴｒＡは、単結晶シリコン活性層３に
形成されたソース／ドレイン領域６、チャネル領域７及
びゲート電極８から構成され、トランジスタＴｒＤは、
単結晶シリコン活性層３に形成されたソース／ドレイン
領域９、チャネル領域１０及びゲート電極１１から構成
される。また、アナログ回路部ＡのトランジスタＴｒＡ
下のシリコン基板表面、また、アナログ回路部Ａのトラ
ンジスタＴｒＡ下のシリコン基板１表面には、Ｎ型拡散
層１４が形成されている。なお、アナログ回路部Ａのト
ランジスタＴｒＡ及びデジタル回路部Ｄのトランジスタ
ＴｒＤは、それぞれ素子分離膜５により電気的に分離さ
れている。

【００２９】図1の半導体装置の製造方法を以下に説明
する。まず、図２（ａ）に示すように、公知の方法によ
って得られ、Ｐ型シリコン基板１、埋め込み絶縁膜２及
び単結晶シリコン活性層３からなるＳＩＭＯＸ基板４表
面に、公知の技術を用いて、埋め込み絶縁膜２に至る素
子分離膜４を形成し、トランジスタの活性領域１２を規
定する。

【００３０】次いで、図２（ｂ）に示すように、フォト
リソグラフィ工程で、アナログ回路部Ａにのみ開口を有
するレジストパターン１３を形成し、このレジストパタ
ーン１３をマスクとして用いて、ＳＩＭＯＸ基板４のシ
リコン基板１表面に、リンを、注入エネルギー１８０Ｋ
ｅＶ、ドーズ１×１０¹³ｃｍ^-2でイオン注入する。

【００３１】続いて、図２（ｃ）に示すように、単結晶
シリコン活性層３上全面にゲート絶縁膜（図示せず）を
形成し、さらにポリシリコン膜を形成し、フォトリソグ
ラフィ及びエッチング工程で、所望の形状のゲート電極
８、１１を、アナログ回路部Ａ及びデジタル回路部Ｄに
形成する。これらゲート電極８、１１をマスクとして用
いて、リンを、注入エネルギー３０ＫｅＶ、ドーズ５
×１０¹⁵ｃｍ^-2でイオン注入する。その後、得られた基
板４を熱処理することにより、イオンの活性化を行い、
アナログ回路部Ａのトランジスタ下のシリコン基板１表
面に５×１０¹⁶ｃｍ^-3の不純物濃度のＮ型拡散層１４を
形成するとともに、単結晶シリコン層３に１×１０²⁰ｃ
ｍ^-3の不純物濃度のソース／ドレイン領域６、９を形成
する。以上により、図1に示す半導体装置が完成する。

【００３２】図1の半導体装置のノイズに対する電気的
な等価回路図を図３に示す。図３においては、ノイズ発
生源となっているデジタル回路部Ｄのソース／ドレイン
領域９の入力インピーダンスをＺin、アナログ回路部Ａ
のゲート電極８の出力インピーダンスをＺout、ソース
／ドレイン領域９とノイズが注入されるアナログ回路部
Ａのソース／ドレイン領域６との間の素子分離膜５の容
量をＣ１、ソース／ドレイン領域６、９下の埋め込み絶
縁膜の容量をＣ２、Ｎ型拡散層１４とＰ型シリコン基板
１との間の接合容量をＣ３、ゲート電極８、１１とチャ
ネル領域７、１０との間のゲート酸化膜容量をＣ４と
し、ソース／ドレイン領域６とソース／ドレイン領域９
との横方向拡散層抵抗をＲ１、縦方向拡散抵抗をＲ２、
トランジスタＴｒＡ、ＴｒＤ下の基板の裏面間抵抗をＲ
３、シリコン基板１の縦方向の抵抗をＲ４、Ｎ型拡散層
１４とＰ型シリコン基板１との間の接合順方向抵抗をＲ
５とする。

【００３３】ソース／ドレイン領域９からゲート電極８
までのインピーダンスは、下式で表すことができる。 Zn＝〔Z1＋（Z2＋Z3＋Z4＋Z5）^-1＋Z6＋Zin ＋Zout〕ここで、Z1＝２R1−j/(2πｆ・C1）、 Z2＝R2−j/(2πｆ・C2）、 Z3＝（1/R3＋1/2R4)^-1、 Z4＝R5−j/(2πｆ・C3）、 Z5＝R2−j/(2πｆ・C2）、 Z6＝−j/(2πｆ・C4）である。

【００３４】上式によって計算されるノイズの周波数に
対するインピーダンスの変化を図４に示す。また、図1
に示す半導体装置のように、シリコン基板１の表面にＮ
型拡散層１４が存在しない、従来のＳＩＭＯＸ基板を用
いた場合のノイズの周波数に対するインピーダンスの変
化も図４に示す。

【００３５】図４から、Ｎ型拡散層１４が存在すること
により、インピーダンスは持ち上げられ、より高い周波
数領域までノイズを防止する効果が得られることがわか
る。一方、Ｎ型拡散層が存在しない場合には、周波数１
００ＭＨｚ以上の高周波数側でインピーダンスの低下が
顕著となり、トランジスタが高速で動作した場合に発生
するノイズに十分対応できないことがわかる。

【００３６】つまり、本発明の半導体装置によれば、Ｎ
型拡散層がシリコン基板と埋め込み絶縁膜との間に存在
することにより、約２倍、適用周波数を高めることがで
き、広帯域で、ノイズがアナログ回路部及ぼす影響を抑
制することが可能となる。

【００３７】実施の形態２この実施の形態２の半導体装置は、図５に示すように、
デジタル回路部ＤのトランジスタＴｒＤ下のシリコン基
板１の表面にのみＮ型拡散層２４を配置する以外は、図
1の半導体装置と同様の構成を有している。図５の半導
体装置においては、図３の等価回路図において、破線で
囲んだＲ５とＣ３とが、他方のＣ２下に移動した状態と
なるのみである。よって、上記したのと同様の計算式を
用いて、同様のノイズの周波数に対するインピーダンス
の変化を得ることができ、広帯域で、ノイズがアナログ
回路部及ぼす影響を抑制することが可能となる。

【００３８】実施の形態３この実施の形態３の半導体装置は、図６に示すように、
デジタル回路部ＤのトランジスタＴｒＤとアナログ回路
部ＡのトランジスタＴｒＡとの双方の下のシリコン基板
１の表面にＮ型拡散層１４、２４を配置する以外は、図
1の半導体装置と同様の構成を有している。なお、ここ
でＮ型拡散層１４、２４間の距離は０．５μｍ程度であ
る。図６の半導体装置においては、Ｎ型拡散層１４、２
４が、基板側でのインピーダンスをより高める方向に作
用するため、ノイズ低減化を図ることができる。

【００３９】

【発明の効果】以上のように、本発明の半導体装置にお
いては、アナログ回路部下方の第1導電型半導体基板の
表面に、第2導電型不純物層を形成することにより、ア
ナログ回路部が高い入力インピーダンスを有するため
に、ノイズの種類に関係なく、つまり、デジタル回路部
で発生した高周波側の広帯域のノイズ、特に１ＧＨｚ以
上の高速動作をしているデジタル回路部からのノイズを
広い周波数領域にわたってＡＣ的に遮断することができ
る。

【００４０】つまり、第2導電型不純物層は、第1導電型
基板からアナログ回路部へ伝播するノイズを遮断するた
めに、基板のノイズによる電位変動に対し十分大きな遮
断の時定数を持つ必要がある。

【００４１】通常、アナログ回路で問題となるのは、順
バイアスパルスノイズ印加時の接合ＡＣ電流であるが、
その時の接合部のインピーダンスＺｄは下式のように、
拡散コンダクタンス（第１項）と拡散容量（第２項）と
により周波数ｆの関数として表すことができる。Ｚｄ＝Ｒｄ−ｊ／（２πｆ・Ｃｄ） ……（１）式中、Ｒｄは拡散抵抗、ｊは虚数単位、Ｃｄは拡散容量
である。

【００４２】ここで、容量成分は周波数依存性を有し、
ノイズの周波数が大きくなるにしたがって上式第２項目
の拡散容量成分は小さくなり、抵抗成分が支配的にな
る。その拡散抵抗成分は、少数キャリアの拡散で決定さ
れ、数ＧＨｚ以上の周波数範囲では、大きく変動しない
ので有効なインピーダンスとして使用可能である。ま
た、本発明の半導体装置においては、デジタル回路部下
方の第1導電型半導体基板の表面に、第2導電型不純物層
を形成することにより、上記と同様に、デジタル回路部
で発生したノイズを、この第2導電型不純物層により遮
断することができ、アナログ回路部へのノイズの影響を
抑制することができる。

【００４３】しかも、上記のように、ノイズの種類を考
慮して対策を行う必要がないため、その設計の自由度を
増大させることができる。さらに、本発明においては、
ノイズに対する対策を、基板の深さ方向において行って
いるために、デバイスの縮小化に制限を与えることな
く、ＬＳＩ等の半導体装置の縮小化に対しても妨げにな
らない。

【図面の簡単な説明】

【図１】本発明の半導体装置の一実施例を説明するため
の要部の概略断面図である。

【図２】本発明の半導体装置の製造方法を説明するため
の工程断面図である。ある。

【図３】図１の半導体装置の等価回路図である。

【図４】本発明の半導体装置における第2導電型不純物
層の有無におけるインピーダンスとノイズ周波数との関
係を示す図である。

【図５】本発明の半導体装置の別の実施例を説明するた
めの要部の概略断面図である。

【図６】本発明の半導体装置のさらに別の実施例を説明
するための要部の概略断面図である。

【図７】従来のバルク基板を用いた半導体装置の概略断
面図である。

【図８】従来のＳＯＩ基板を用いた半導体装置の概略断
面図である。

【図９】従来のＳＯＩ基板を用いた別の半導体装置の概
略断面図である。

【図１０】従来のＳＯＩ基板を用いたさらに別の半導体
装置の概略断面図である。

【図１１】従来のＳＯＩ基板を用いたＣＭＯＳのＰＭＯ
Ｓ下方にのみｎ型拡散層を形成した半導体装置の概略断
面図である。

【符号の説明】

１Ｐ型シリコン基板（第1導電型半導体基板）２埋め込み絶縁膜３単結晶シリコン活性層（半導体層）４ＳＩＯＭＯＸ基板（ＳＯＩ基板）５素子分離膜６、９ソース/ドレイン領域７、１０チャネル領域８、１１ゲート電極１２活性領域１３レジストパターン１４、２４Ｎ型拡散層（第2導電型拡散層）Ａアナログ回路部Ｄデジタル回路部ＴｒＡアナログ回路部のトランジスタＴｒＢデジタル回路部のトランジスタ

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F032 AA06 AA07 CA10 CA14 CA15 CA17 CA18 DA60 DA71 5F038 BH19 BH20 DF12 EZ06 EZ13 5F110 AA30 BB20 CC02 DD01 DD05 DD13 DD14 DD22 EE09 GG02 GG03 GG04 GG12 GG25 HJ01 HJ04 HJ13 HJ23 NN62 NN63 NN78 QQ11

Claims

【特許請求の範囲】

【請求項１】第1導電型半導体基板、埋め込み絶縁膜
及び半導体層がこの順に積層されてなるＳＯＩ基板上に
デジタル回路部とアナログ回路部とが形成されてなり、前記アナログ回路部の下方であって、かつ前記第1導電
型半導体基板表面に、電気的にフローティング状態の第
２導電型不純物層が形成されてなる半導体装置。
【請求項２】第1導電型半導体基板、埋め込み絶縁膜
及び半導体層がこの順に積層されてなるＳＯＩ基板上に
デジタル回路部とアナログ回路部とが形成されてなり、前記デジタル回路部の下方であって、かつ前記第1導電
型半導体基板表面に、電気的にフローティング状態の第
２導電型不純物層が形成されてなる半導体装置。
【請求項３】第1導電型半導体基板、埋め込み絶縁膜
及び半導体層がこの順に積層されてなるＳＯＩ基板上に
デジタル回路部とアナログ回路部とが形成されてなり、前記アナログ回路部の下方及びデジタル回路部の下方で
あって、かつ前記第1導電型半導体基板表面に、電気的
にフローティング状態の第２導電型不純物層がそれぞれ
形成され、これら第2導電型不純物層が互いに分離され
てなる半導体装置。
【請求項４】第2導電型不純物層が、１×１０¹⁷ｃｍ
^-3以下の不純物濃度を有してなる請求項１〜３のいずれ
かに記載の半導体装置。
【請求項５】ＳＯＩ基板を構成する第1導電型半導体
基板表面に、デジタル回路部及び／又はアナログ回路部
の形成領域に開口を有する注入マスクを用いて、第2導
電型不純物をイオン注入することからなる請求項１〜４
のいずれかに記載の半導体装置の製造方法。