JPH02260653A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH02260653A JPH02260653A JP1083497A JP8349789A JPH02260653A JP H02260653 A JPH02260653 A JP H02260653A JP 1083497 A JP1083497 A JP 1083497A JP 8349789 A JP8349789 A JP 8349789A JP H02260653 A JPH02260653 A JP H02260653A
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Landscapes
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、同一半導体基板内にバイポーラトランジスタ
とＭＯＳトランジスタを形成する半導体集積回路の製造
方法に関するものである。
とＭＯＳトランジスタを形成する半導体集積回路の製造
方法に関するものである。
従来の技術
近年、半導体集積回路の高速化やアナログ・デジタル共
存機能が望まれ、バイポーラトランジスタとＣＭＯ８（
相補型Ｍｏ５）トランジスタを同一基板内に集積化した
Ｂ ｉ −ＣＭＯ３集債回路が注目されている。とりわ
け高性能のアナログ回路をデジタル回路と１チツプに集
積するために高性能のｐｎｐ トランジスタがｎｐｎト
ランジスタ及びＭＯＳ トランジスタと共存するＢ ｉ
−ＣＭＯ８集精回路装置の実現が望まれている。従来
のＢｉ−ＣＭＯ３集積回路装置は第２図ａに示すような
構造をしていた。以下、第２図ａを参照して従来のＢ
ｉ −ＣＭＯ８集積回路装置の構造とその製造方法の一
例について説明する。
存機能が望まれ、バイポーラトランジスタとＣＭＯ８（
相補型Ｍｏ５）トランジスタを同一基板内に集積化した
Ｂ ｉ −ＣＭＯ３集債回路が注目されている。とりわ
け高性能のアナログ回路をデジタル回路と１チツプに集
積するために高性能のｐｎｐ トランジスタがｎｐｎト
ランジスタ及びＭＯＳ トランジスタと共存するＢ ｉ
−ＣＭＯ８集精回路装置の実現が望まれている。従来
のＢｉ−ＣＭＯ３集積回路装置は第２図ａに示すような
構造をしていた。以下、第２図ａを参照して従来のＢ
ｉ −ＣＭＯ８集積回路装置の構造とその製造方法の一
例について説明する。
まず、ｎ型埋め込み領域２，２１及びｎ型埋め込み領域
３，３１が選択的に形成されたｐ型単結晶シリコン基板
１の上に比抵抗が１〜５Ωｃｍのｎ型またはｐ型のシリ
コンエピタキシャル層４を形成し、ｎ型埋め込み領域２
，２１の上にはこれにつながるｎウェル領域５を、また
、ｎ型埋め込み領域３の上にはこれにつながる分離領域
６を形成し、ｎ型埋め込み領域３１の上にはｎウェル領
域７を形成する。さらに選択酸化法により、厚いシリコ
ン酸化膜８を成長させ、素子間を分離する。
３，３１が選択的に形成されたｐ型単結晶シリコン基板
１の上に比抵抗が１〜５Ωｃｍのｎ型またはｐ型のシリ
コンエピタキシャル層４を形成し、ｎ型埋め込み領域２
，２１の上にはこれにつながるｎウェル領域５を、また
、ｎ型埋め込み領域３の上にはこれにつながる分離領域
６を形成し、ｎ型埋め込み領域３１の上にはｎウェル領
域７を形成する。さらに選択酸化法により、厚いシリコ
ン酸化膜８を成長させ、素子間を分離する。
さらにゲート酸化膜となる薄いシリコン酸化膜９を形成
し、この上に多結晶シリコン膜などを選択的に形成して
ゲート電極１０を形成する。次にｎ型の不純物を選択的
にイオン注入してｎチャネルＭＯＳ トランジスタのｎ
−ソース領域１１及びｎ−ドレイン領域１１１とし、シ
リコン酸化膜などによりゲート電極１０に側壁１２を形
成した後、ｎ型の不純物を選択的にイオン注入してｎチ
ャネルＭＯＳトランジスタのｎ＋ソース領域１３及びｎ
＋ドレイン領域１１３とすることにより、ｎチャネルＭ
ＯＳ トランジスタのＬＤＤ構造を形成すると同時に横
型ｐｎｐトランジスタのベースコンタクト領域１４を形
成する。さらに、ｐ型の不純物を選択的にイオン注入し
てｐチャネルＭＯＳトランジスタのｐ＋ソース領域１５
及びｐ＋ドレイン領域１１５を形成すると同時に横型ｐ
ｎｐトランジスタのエミッタ領域１６及びコレクタ領域
１７を形成する。
し、この上に多結晶シリコン膜などを選択的に形成して
ゲート電極１０を形成する。次にｎ型の不純物を選択的
にイオン注入してｎチャネルＭＯＳ トランジスタのｎ
−ソース領域１１及びｎ−ドレイン領域１１１とし、シ
リコン酸化膜などによりゲート電極１０に側壁１２を形
成した後、ｎ型の不純物を選択的にイオン注入してｎチ
ャネルＭＯＳトランジスタのｎ＋ソース領域１３及びｎ
＋ドレイン領域１１３とすることにより、ｎチャネルＭ
ＯＳ トランジスタのＬＤＤ構造を形成すると同時に横
型ｐｎｐトランジスタのベースコンタクト領域１４を形
成する。さらに、ｐ型の不純物を選択的にイオン注入し
てｐチャネルＭＯＳトランジスタのｐ＋ソース領域１５
及びｐ＋ドレイン領域１１５を形成すると同時に横型ｐ
ｎｐトランジスタのエミッタ領域１６及びコレクタ領域
１７を形成する。
第２図すは第２図ａに示された半導体集積回路装置のう
ちの横型ｐｎｐトランジスタの平面図である。１８．１
９．２０はそれぞれ横型ｐｎｐトランジスタのエミッタ
、ベース、コレクタに対するコンタクト窓であり、２６
は横型ｐｎｐ トランジスタの活性ベース領域である。
ちの横型ｐｎｐトランジスタの平面図である。１８．１
９．２０はそれぞれ横型ｐｎｐトランジスタのエミッタ
、ベース、コレクタに対するコンタクト窓であり、２６
は横型ｐｎｐ トランジスタの活性ベース領域である。
発明が解決しようどする課題
この様な従来の半導体集積回路の製造方法では横型ｐｎ
ｐ トランジスタの活性ベース領域２６に製造途中工程
で再結合電流増加の原因となるプラズマダメージが入り
やすく、余分なベース電流の増加により電流増幅率が減
少するという欠点を有していた。また横型ｐｎｐトラン
ジスタの活性ベース領域２６の表面電位が安定化されな
いために、活性ベース領域の表面近傍の空乏化及び反転
が生じやす（なり、エミッタコレクタ間のリーク電流が
増大し、素子の信頼性が低下するという欠点を有してい
た。本発明はこのような上記従来の課題を解決するもの
で、製造途中工程のプラズマダメージから活性ベース領
域１を保護して再結合電流の増加を抑制し、電流増幅率
の低下を防止するものである。更に、活性ベース領域の
表面電位を安定化することにより、活性ベース領域の表
面近傍の空乏化及び反転を防いでエミッタコレクタ間の
リーク電流を防止した信頼性の高い半導体集積回路の製
造方法を提供することを目的とする。
ｐ トランジスタの活性ベース領域２６に製造途中工程
で再結合電流増加の原因となるプラズマダメージが入り
やすく、余分なベース電流の増加により電流増幅率が減
少するという欠点を有していた。また横型ｐｎｐトラン
ジスタの活性ベース領域２６の表面電位が安定化されな
いために、活性ベース領域の表面近傍の空乏化及び反転
が生じやす（なり、エミッタコレクタ間のリーク電流が
増大し、素子の信頼性が低下するという欠点を有してい
た。本発明はこのような上記従来の課題を解決するもの
で、製造途中工程のプラズマダメージから活性ベース領
域１を保護して再結合電流の増加を抑制し、電流増幅率
の低下を防止するものである。更に、活性ベース領域の
表面電位を安定化することにより、活性ベース領域の表
面近傍の空乏化及び反転を防いでエミッタコレクタ間の
リーク電流を防止した信頼性の高い半導体集積回路の製
造方法を提供することを目的とする。
課題を解決するための手段
これらの課題を解決するために本発明の半導体集積回路
の製造方法は、薄い酸化膜と窒化膜を連続して成長し複
合膜を設ける工程と、前記複合膜を選択的に除去して少
なくともバイポーラトランジスタとなる領域上に前記複
合膜を残留させる工程と、ゲート酸化膜と多結晶シリコ
ン膜を連続的に成長した後前記多結晶シリコン膜を選択
的にエツチングしてＭＯＳトランジスタのゲート電極と
同時に横型バイポーラトランジスタの活性ベース領域上
に電極を形成する工程と、前記電極をマスクにして不純
物を注入してＭＯＳトランジスタのソース領域及びドレ
イン領域と横型バイポーラトランジスタのエミッタ領域
及びコレクタ領域を同時に形成する工程と、横型バイポ
ーラトランジスタのエミッタと前記活性ベース領域上の
電極を電気的に接続する工程を有している。
の製造方法は、薄い酸化膜と窒化膜を連続して成長し複
合膜を設ける工程と、前記複合膜を選択的に除去して少
なくともバイポーラトランジスタとなる領域上に前記複
合膜を残留させる工程と、ゲート酸化膜と多結晶シリコ
ン膜を連続的に成長した後前記多結晶シリコン膜を選択
的にエツチングしてＭＯＳトランジスタのゲート電極と
同時に横型バイポーラトランジスタの活性ベース領域上
に電極を形成する工程と、前記電極をマスクにして不純
物を注入してＭＯＳトランジスタのソース領域及びドレ
イン領域と横型バイポーラトランジスタのエミッタ領域
及びコレクタ領域を同時に形成する工程と、横型バイポ
ーラトランジスタのエミッタと前記活性ベース領域上の
電極を電気的に接続する工程を有している。
作用
この構成により、横型ｐｎｐ トランジスタの活性ベー
ス領域はＭＯＳ トランジスタのゲート電極として用い
る導電膜で覆われているために活性ベース領域に製造途
中工程で再結合電流の原因となるプラズマダメージが入
るのを防げるので、余分なベース電流の増加による電流
増幅率の低下を抑制することができる。また横型ｐｎｐ
トランジスタの活性ベース領域の表面電位を安定化する
ことができ、活性ベース表面近傍の空乏化及び反転を防
げるのでエミッタコレクタ間のリーク電流の増加を防ぐ
ことができ、信頼性の低下を抑制することができる。
ス領域はＭＯＳ トランジスタのゲート電極として用い
る導電膜で覆われているために活性ベース領域に製造途
中工程で再結合電流の原因となるプラズマダメージが入
るのを防げるので、余分なベース電流の増加による電流
増幅率の低下を抑制することができる。また横型ｐｎｐ
トランジスタの活性ベース領域の表面電位を安定化する
ことができ、活性ベース表面近傍の空乏化及び反転を防
げるのでエミッタコレクタ間のリーク電流の増加を防ぐ
ことができ、信頼性の低下を抑制することができる。
実施例
本発明の一実施例について第１図ａ−ｅの断面図と第１
図ｆの平面図を参照しながら説明する。
図ｆの平面図を参照しながら説明する。
まず第１図ａのように、ｎ型埋め込み領域２゜２１及び
ｎ型埋め込み領域３，３１が選択的に形成されたｐ型車
結晶シリコン基板１の上に、比抵抗０．３〜１０ΩＣｍ
のｎ型またはｐ型のシリコンエピタキシャル層４を形成
し、ｎ型埋め込み領域２．２１の上にはこれにつながる
ｎウェル領域５を、また、ｎ型埋め込み領域３の上には
これにつながる分離領域６を形成し、ｎ型埋め込み領域
３１の上にはｎウェル領域７を形成する。さらに選択酸
化法により厚いシリコン酸化膜８を成長させ、素子間を
分離する。
ｎ型埋め込み領域３，３１が選択的に形成されたｐ型車
結晶シリコン基板１の上に、比抵抗０．３〜１０ΩＣｍ
のｎ型またはｐ型のシリコンエピタキシャル層４を形成
し、ｎ型埋め込み領域２．２１の上にはこれにつながる
ｎウェル領域５を、また、ｎ型埋め込み領域３の上には
これにつながる分離領域６を形成し、ｎ型埋め込み領域
３１の上にはｎウェル領域７を形成する。さらに選択酸
化法により厚いシリコン酸化膜８を成長させ、素子間を
分離する。
次に第１図すのように薄いシリコン酸化膜２２を形成し
た後連続的にシリコン窒化膜２３を形成し、バイポーラ
トランジスタ領域にシリコン窒化膜２３が残るようにシ
リコン窒化膜２３を選択的に除去し、ＭＯＳトランジス
タのスレシュホールド電圧制御の不純物ドープを行なう
。この後、ＭＯＳトランジスリス１域の薄いシリコン酸
化膜２２をシリコン窒化膜２３をマスクとして選択的に
除去する。
た後連続的にシリコン窒化膜２３を形成し、バイポーラ
トランジスタ領域にシリコン窒化膜２３が残るようにシ
リコン窒化膜２３を選択的に除去し、ＭＯＳトランジス
タのスレシュホールド電圧制御の不純物ドープを行なう
。この後、ＭＯＳトランジスリス１域の薄いシリコン酸
化膜２２をシリコン窒化膜２３をマスクとして選択的に
除去する。
次に第１図Ｃのようにシリコン窒化膜２３をマスクとし
てゲート酸化膜となる薄いシリコン酸化膜９を選択的に
形成し、連続的に多結晶シリコン膜を成長してこれを選
択的にエツチングすることによりＭＯＳトランジスタの
ゲート電極１０及び横型ｐｎｐ トランジスタの活性ベ
ース領域を覆う電極２４を形成する。
てゲート酸化膜となる薄いシリコン酸化膜９を選択的に
形成し、連続的に多結晶シリコン膜を成長してこれを選
択的にエツチングすることによりＭＯＳトランジスタの
ゲート電極１０及び横型ｐｎｐ トランジスタの活性ベ
ース領域を覆う電極２４を形成する。
次に第１図ｄのよう°にｎ型の不純物を選択的にイオン
注入してｎチャネルＭＯＳトランジスタのｎ−ソース領
域１１及びｎ−ドレイン領域１１１とし、シリコン酸化
膜などによりゲート電極１０に側壁１２を形成する。
注入してｎチャネルＭＯＳトランジスタのｎ−ソース領
域１１及びｎ−ドレイン領域１１１とし、シリコン酸化
膜などによりゲート電極１０に側壁１２を形成する。
次に第１図ｅのようにｎ型の不純物を選択的にイオン注
入してｎチャネルＭＯＳ トランジスタのｎ＋ソース領
域１３及びｎ＋ドレイン領域１１３とすることにより、
ｎチャネルＭＯＳトランジスタのＬＤＤ構造を形成する
と同時に横型ｐｎｐ トランジスタのベースコンタクト
領域１４を形成する。さらに、ｐ型の不純物を選択的に
イオン注入して、ｐチャネルＭＯＳトランジスタのｐ＋
ソース領域１５、ｐ＋ドレイン領域１１５及び横型ｐｎ
ｐトランジスタのエミッタ領域１６、コレクタ領域１７
を同時に形成する。この時電極２４の下に活性ベース領
域２６が形成される。
入してｎチャネルＭＯＳ トランジスタのｎ＋ソース領
域１３及びｎ＋ドレイン領域１１３とすることにより、
ｎチャネルＭＯＳトランジスタのＬＤＤ構造を形成する
と同時に横型ｐｎｐ トランジスタのベースコンタクト
領域１４を形成する。さらに、ｐ型の不純物を選択的に
イオン注入して、ｐチャネルＭＯＳトランジスタのｐ＋
ソース領域１５、ｐ＋ドレイン領域１１５及び横型ｐｎ
ｐトランジスタのエミッタ領域１６、コレクタ領域１７
を同時に形成する。この時電極２４の下に活性ベース領
域２６が形成される。
第１図ｆは本発明の半導体集積回路装置の横型ｐｎｐ
トランジスタの平面図であり、（図示していないが）活
性ベース領域２６は表面上方を電極２４に覆われ、電極
２４の電位はコンタクト窓１８とコンタクト窓２５を電
気的に接続してエミッタと同電位にする。
トランジスタの平面図であり、（図示していないが）活
性ベース領域２６は表面上方を電極２４に覆われ、電極
２４の電位はコンタクト窓１８とコンタクト窓２５を電
気的に接続してエミッタと同電位にする。
以上のように構成された本実施例によれば、横型ｐｎｐ
トランジスタの活性ベース領域２６の表面をシリコン
酸化膜２２．シリコン窒化膜２３及び多結晶シリコン電
極２４から構成される複合膜で覆うため、製造途中工程
のプラズマダメージが活性ベース領域２６に入ることを
防止し再結合電流の増加を抑制できるため、電流増幅率
の低下を防ぐ事が可能となる。また電極２４はエミッタ
引出し電極と電気的に接続することによってエミッタ領
域１６と同電位になるため、活性ベース領域２６の表面
近−傍の空乏化及び反転を防止できエミッタ領域１６と
コレクタ領域１７の間のリーク電流を防止することが可
能で信頼性の高い素子を実現できる。
トランジスタの活性ベース領域２６の表面をシリコン
酸化膜２２．シリコン窒化膜２３及び多結晶シリコン電
極２４から構成される複合膜で覆うため、製造途中工程
のプラズマダメージが活性ベース領域２６に入ることを
防止し再結合電流の増加を抑制できるため、電流増幅率
の低下を防ぐ事が可能となる。また電極２４はエミッタ
引出し電極と電気的に接続することによってエミッタ領
域１６と同電位になるため、活性ベース領域２６の表面
近−傍の空乏化及び反転を防止できエミッタ領域１６と
コレクタ領域１７の間のリーク電流を防止することが可
能で信頼性の高い素子を実現できる。
発明の効果
以上のように本発明は、横型ｐｎｐ トランジスタの活
性ベース領域をエミッタと同電位の導電膜と絶縁膜とで
構成され°た複合膜で覆うことにより電流増幅率の低下
を防ぎ、活性ベース領域の表面電位を安定化することが
可能なため信頼性の高い半導体集積回路の製造方法を実
現する事ができる。
性ベース領域をエミッタと同電位の導電膜と絶縁膜とで
構成され°た複合膜で覆うことにより電流増幅率の低下
を防ぎ、活性ベース領域の表面電位を安定化することが
可能なため信頼性の高い半導体集積回路の製造方法を実
現する事ができる。
第１図は本発明の実施例による半導体集積回路装置を示
す断面図と平面図、第２図ａ、ｂは従来構造の半導体集
積回路装置を示す断面図と平面図である。 １・・・・・・ｐ型車結晶シリコン基板、９・・・・・
・シリコン酸化膜、１０・・・・・・ゲート電極、１４
・・・・・・ベースコンタクト領域、１６・・・・・・
エミッタ領域、１７・・・・・・コレクタ領域、２６・
・・・・・活性ベース領域、２２・・・・・・シリコン
酸化膜、２３・・・・・・シリコン窒化膜、２４・・・
・・・電極。 代理人の氏名 弁理士 粟野重孝 ほか１名萬１図 １ 図 １４゛−ヘースゴンタグト↑貢域 Ｉ６− エミ・７ダ傾罷戒 １７°゛コレググ領職 ２Ｊ−−一活框ベース領域 ／−Ｐ翌単沼品シリコン基板 Ｑ、ＺＺ−−シワボン酸メ巳４稟。 １０・−ケート酸、涯 、ダ ２４−ｔ、 ！ ｆ・・−Ｐ！単綺晶ンリゴン基板
す断面図と平面図、第２図ａ、ｂは従来構造の半導体集
積回路装置を示す断面図と平面図である。 １・・・・・・ｐ型車結晶シリコン基板、９・・・・・
・シリコン酸化膜、１０・・・・・・ゲート電極、１４
・・・・・・ベースコンタクト領域、１６・・・・・・
エミッタ領域、１７・・・・・・コレクタ領域、２６・
・・・・・活性ベース領域、２２・・・・・・シリコン
酸化膜、２３・・・・・・シリコン窒化膜、２４・・・
・・・電極。 代理人の氏名 弁理士 粟野重孝 ほか１名萬１図 １ 図 １４゛−ヘースゴンタグト↑貢域 Ｉ６− エミ・７ダ傾罷戒 １７°゛コレググ領職 ２Ｊ−−一活框ベース領域 ／−Ｐ翌単沼品シリコン基板 Ｑ、ＺＺ−−シワボン酸メ巳４稟。 １０・−ケート酸、涯 、ダ ２４−ｔ、 ！ ｆ・・−Ｐ！単綺晶ンリゴン基板
Claims (1)
- 薄い酸化膜と窒化膜を連続して成長し複合膜を設ける工
程と、前記複合膜を選択的に除去して少なくともバイポ
ーラトランジスタとなる領域上に前記複合膜を残留させ
る工程と、ゲート酸化膜と多結晶シリコン膜を連続的に
成長した後前記多結晶シリコン膜を選択的にエッチング
して、ＭＯＳトランジスタのゲート電極と同時に横型バ
イポーラトランジスタの活性ベース領域上に電極を形成
する工程と、前記電極をマスクにして不純物を注入して
ＭＯＳトランジスタのソース領域及びドレイン領域と横
型バイポーラトランジスタのエミッタ領域及びコレクタ
領域を同時に形成する工程と、横型バイポーラトランジ
スタのエミッタと前記活性ベース領域上の電極を電気的
に接続する工程を備えた半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1083497A JPH02260653A (ja) | 1989-03-31 | 1989-03-31 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1083497A JPH02260653A (ja) | 1989-03-31 | 1989-03-31 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02260653A true JPH02260653A (ja) | 1990-10-23 |
Family
ID=13804117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1083497A Pending JPH02260653A (ja) | 1989-03-31 | 1989-03-31 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02260653A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05267586A (ja) * | 1992-03-18 | 1993-10-15 | Sanyo Electric Co Ltd | 出力保護回路 |
| JP2009295654A (ja) * | 2008-06-03 | 2009-12-17 | Seiko Epson Corp | 半導体装置の製造方法および半導体装置 |
-
1989
- 1989-03-31 JP JP1083497A patent/JPH02260653A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05267586A (ja) * | 1992-03-18 | 1993-10-15 | Sanyo Electric Co Ltd | 出力保護回路 |
| JP2009295654A (ja) * | 2008-06-03 | 2009-12-17 | Seiko Epson Corp | 半導体装置の製造方法および半導体装置 |
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