JP2000209042A - 増幅回路およびミキサ回路 - Google Patents
増幅回路およびミキサ回路Info
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- JP2000209042A JP2000209042A JP11010122A JP1012299A JP2000209042A JP 2000209042 A JP2000209042 A JP 2000209042A JP 11010122 A JP11010122 A JP 11010122A JP 1012299 A JP1012299 A JP 1012299A JP 2000209042 A JP2000209042 A JP 2000209042A
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Abstract
(57)【要約】
【課題】 １個のトランジスタで２入力信号の加算を行
う。 【解決手段】 ドレインに負荷抵抗１６を接続したトラ
ンジスタＴ１のゲートを第１入力端子１１に、バックゲ
ートを第２入力端子１２に接続し、第１，第２入力端子
１１，１２の入力信号の和の信号を増幅してドレインか
ら出力する。
う。 【解決手段】 ドレインに負荷抵抗１６を接続したトラ
ンジスタＴ１のゲートを第１入力端子１１に、バックゲ
ートを第２入力端子１２に接続し、第１，第２入力端子
１１，１２の入力信号の和の信号を増幅してドレインか
ら出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログ信号の増
幅を行う増幅回路や同信号の変調を行うミキサ回路に関
するものである。
幅を行う増幅回路や同信号の変調を行うミキサ回路に関
するものである。
【０００２】
【従来の技術】アナログ信号の増幅に用いられる最も基
本的な回路は、図５に示すソース接地増幅回路である。
この増幅回路は、ＮＭＯＳトランジスタＴ５１のゲート
を入力端子５１に、ドレインを出力端子５２に、ソース
を接地端子５３に各々接続し、さらにドレインと電源端
子５４の間に負荷抵抗５５を接続して構成したものであ
る。
本的な回路は、図５に示すソース接地増幅回路である。
この増幅回路は、ＮＭＯＳトランジスタＴ５１のゲート
を入力端子５１に、ドレインを出力端子５２に、ソース
を接地端子５３に各々接続し、さらにドレインと電源端
子５４の間に負荷抵抗５５を接続して構成したものであ
る。
【０００３】この回路では、トランジスタＴ５１のしき
い値電圧をＶth、入力端子５１の入力電圧をＶｉとする
と、そのドレイン電流Ｉｄは、 Ｉｄ＝ａ・（Ｖｉ−Ｖth）2 (1) となり、出力端子５２に現れる出力電圧Ｖｏは、負荷抵
抗５５の抵抗値をＲとすると、 Ｖｏ＝Ｒ・Ｉｄ ＝Ｒ・ａ・（Ｖｉ−Ｖth）2 (2) となる。ａは定数である。
い値電圧をＶth、入力端子５１の入力電圧をＶｉとする
と、そのドレイン電流Ｉｄは、 Ｉｄ＝ａ・（Ｖｉ−Ｖth）2 (1) となり、出力端子５２に現れる出力電圧Ｖｏは、負荷抵
抗５５の抵抗値をＲとすると、 Ｖｏ＝Ｒ・Ｉｄ ＝Ｒ・ａ・（Ｖｉ−Ｖth）2 (2) となる。ａは定数である。
【０００４】次に、２つの信号の差分をとる回路とし
て、図６に示すような差動増幅回路が用いられている。
この差動増幅回路は、図５に示したソース接地増幅回路
を符号５０，６０に示すように２組用いて構成したもの
である。６１は入力端子、６２は出力端子、６５は負荷
抵抗、７１は電流源である。
て、図６に示すような差動増幅回路が用いられている。
この差動増幅回路は、図５に示したソース接地増幅回路
を符号５０，６０に示すように２組用いて構成したもの
である。６１は入力端子、６２は出力端子、６５は負荷
抵抗、７１は電流源である。
【０００５】この回路では、入力端子５１の電圧Ｖa+が
高くなると、回路５０を流れる電流が大きくなり回路６
０を流れる電流が小さくなる。よって、出力端子５２の
電圧Ｖo-は低下し、出力端子６２の電圧Ｖo+は上昇す
る。このように、回路５０の入力端子５１の電圧Ｖa+を
変化させると、回路６０の出力端子６２の電圧Ｖo+も変
動して、入力端子５１，６１の電圧Ｖa+、Ｖa-の差分を
増幅した電位差の差動信号が、出力端子５２，６２の間
に発生する。
高くなると、回路５０を流れる電流が大きくなり回路６
０を流れる電流が小さくなる。よって、出力端子５２の
電圧Ｖo-は低下し、出力端子６２の電圧Ｖo+は上昇す
る。このように、回路５０の入力端子５１の電圧Ｖa+を
変化させると、回路６０の出力端子６２の電圧Ｖo+も変
動して、入力端子５１，６１の電圧Ｖa+、Ｖa-の差分を
増幅した電位差の差動信号が、出力端子５２，６２の間
に発生する。
【０００６】このような差動増幅回路を応用した回路と
して、ギルバート型ミキサ回路がある。この回路につい
ては、「ＣＭＯＳアナログ回路設計技術」（トリケプス
社ISBN4-88657-733-4 C3055）等に詳しく述べられてい
る。
して、ギルバート型ミキサ回路がある。この回路につい
ては、「ＣＭＯＳアナログ回路設計技術」（トリケプス
社ISBN4-88657-733-4 C3055）等に詳しく述べられてい
る。
【０００７】この回路は、図７に示すように、ＮＭＯＳ
トランジスタＴ５１と抵抗５５による回路５０、ＮＭＯ
ＳトランジスタＴ５２と抵抗６５による回路６０の両ト
ランジスタＴ５１，Ｔ５２のソースをＮＭＯＳトランジ
スタＴ５５のドレインに接続し、別に設けたＮＭＯＳト
ランジスタＴ５３，Ｔ５４のソースをＮＭＯＳトランジ
スタＴ５６のドレインに接続し、このトランジスタＴ５
５，Ｔ５６のソースを電流源７２を介して接地端子５３
に接続したものである。入力端子５１はトランジスタＴ
５１，Ｔ５４のゲートに、入力端子６１はトランジスタ
Ｔ５２，Ｔ５３のゲートに各々接続され、出力端子５２
はトランジスタＴ５１，Ｔ５３のドレインに、出力端子
６２はトランジスタＴ５２，Ｔ５４のドレインに各々接
続されている。７３，７４はトランジスタＴ５５，Ｔ５
６のゲートへの差動パルス信号の入力端子である。
トランジスタＴ５１と抵抗５５による回路５０、ＮＭＯ
ＳトランジスタＴ５２と抵抗６５による回路６０の両ト
ランジスタＴ５１，Ｔ５２のソースをＮＭＯＳトランジ
スタＴ５５のドレインに接続し、別に設けたＮＭＯＳト
ランジスタＴ５３，Ｔ５４のソースをＮＭＯＳトランジ
スタＴ５６のドレインに接続し、このトランジスタＴ５
５，Ｔ５６のソースを電流源７２を介して接地端子５３
に接続したものである。入力端子５１はトランジスタＴ
５１，Ｔ５４のゲートに、入力端子６１はトランジスタ
Ｔ５２，Ｔ５３のゲートに各々接続され、出力端子５２
はトランジスタＴ５１，Ｔ５３のドレインに、出力端子
６２はトランジスタＴ５２，Ｔ５４のドレインに各々接
続されている。７３，７４はトランジスタＴ５５，Ｔ５
６のゲートへの差動パルス信号の入力端子である。
【０００８】この回路では、入力端子７３の電圧Ｖb+が
高レベル（Ｖｄｄ）、入力端子７４の電圧Ｖb-が低レベ
ル（ＧＮＤ）のときは、トランジスタＴ５５がオンし、
トランジスタＴ５６がオフするので、入力端子５１，６
１の信号Ｖa+,Ｖa-はトランジスタＴ５１，Ｔ５２で差
動増幅されて出力端子６２，５２に現れる。一方、入力
端子７３の電圧Ｖb+が低レベル、入力端子７４の電圧Ｖ
b-が高レベルのときは、トランジスタＴ５５がオフし、
トランジスタＴ５６がオンするので、入力端子５１，６
１の信号Ｖa+,Ｖa-はトランジスタＴ５３，Ｔ５４で差
動増幅されて出力端子６２，５２に現れるが、極性が逆
になる。これにより、入力電圧Ｖａ（入力端子５１，６
１間の電圧）と入力電圧Ｖｂ（入力端子７３，７４間の
電圧）の極性との乗算結果の電圧Ｖｏが、出力端子６
２，５２の間に得られる。
高レベル（Ｖｄｄ）、入力端子７４の電圧Ｖb-が低レベ
ル（ＧＮＤ）のときは、トランジスタＴ５５がオンし、
トランジスタＴ５６がオフするので、入力端子５１，６
１の信号Ｖa+,Ｖa-はトランジスタＴ５１，Ｔ５２で差
動増幅されて出力端子６２，５２に現れる。一方、入力
端子７３の電圧Ｖb+が低レベル、入力端子７４の電圧Ｖ
b-が高レベルのときは、トランジスタＴ５５がオフし、
トランジスタＴ５６がオンするので、入力端子５１，６
１の信号Ｖa+,Ｖa-はトランジスタＴ５３，Ｔ５４で差
動増幅されて出力端子６２，５２に現れるが、極性が逆
になる。これにより、入力電圧Ｖａ（入力端子５１，６
１間の電圧）と入力電圧Ｖｂ（入力端子７３，７４間の
電圧）の極性との乗算結果の電圧Ｖｏが、出力端子６
２，５２の間に得られる。
【０００９】
【発明が解決しようとする課題】ところが、図５の回路
では、入力が１つのみであるため、２つの信号の和をと
ることはできない。また、図６の回路では、２個の入力
信号についてしか処理することができない。さらに図７
の回路では差動回路が縦積みとなるので、出力電圧の振
幅を大きくすることができない。
では、入力が１つのみであるため、２つの信号の和をと
ることはできない。また、図６の回路では、２個の入力
信号についてしか処理することができない。さらに図７
の回路では差動回路が縦積みとなるので、出力電圧の振
幅を大きくすることができない。
【００１０】本発明の課題は、従来困難であった２以上
の信号の加算を可能にし、また回路の縦積み段数を減ら
して出力振幅を大きくすることができる増幅回路やミキ
サ回路を提供することである。
の信号の加算を可能にし、また回路の縦積み段数を減ら
して出力振幅を大きくすることができる増幅回路やミキ
サ回路を提供することである。
【００１１】
【課題を解決するための手段】上記課題を解決するため
の第１の発明の増幅回路は、ドレインに負荷を接続した
トランジスタのゲートを第１入力端子に、バックゲート
を第２入力端子に接続してなり、前記第１，第２入力端
子の入力信号の和の信号を増幅して前記ドレインから出
力するように構成した。
の第１の発明の増幅回路は、ドレインに負荷を接続した
トランジスタのゲートを第１入力端子に、バックゲート
を第２入力端子に接続してなり、前記第１，第２入力端
子の入力信号の和の信号を増幅して前記ドレインから出
力するように構成した。
【００１２】第２の発明の差動増幅回路は、ドレインに
第１負荷を接続した第１トランジスタのゲートを第１入
力端子に、バックゲートを第２入力端子に各々接続し、
ドレインに第２負荷を接続した第２トランジスタのゲー
トを第３入力端子に、バックゲートを第４入力端子に各
々接続し、且つ前記第１，第２トランジスタのソースを
電流源に共通接続してなり、前記第１、第２入力端子の
入力信号の和の信号と、前記第３、第４入力端子の入力
信号の和の信号の差を増幅して前記第１、第２トランジ
スタのドレインから出力するように構成した。
第１負荷を接続した第１トランジスタのゲートを第１入
力端子に、バックゲートを第２入力端子に各々接続し、
ドレインに第２負荷を接続した第２トランジスタのゲー
トを第３入力端子に、バックゲートを第４入力端子に各
々接続し、且つ前記第１，第２トランジスタのソースを
電流源に共通接続してなり、前記第１、第２入力端子の
入力信号の和の信号と、前記第３、第４入力端子の入力
信号の和の信号の差を増幅して前記第１、第２トランジ
スタのドレインから出力するように構成した。
【００１３】第３の発明の差動増幅回路は、ドレインを
第１負荷を介して第１電源に接続した第１トランジスタ
のゲートを第１入力端子に、ドレインを第２負荷を介し
て前記第１電源に接続した第２トランジスタのゲートを
第２入力端子に各々接続し、第３トランジスタのゲート
を前記第２入力端子に、第４トランジスタのゲートを前
記第１入力端子に各々接続し、前記第３，第４トランジ
スタのドレインを前記第１，第２，第３，第４トランジ
スタのバックゲートに共通接続して該接続点を電流源を
介して前記第１電源に接続し、且つ前記第１，第２，第
３，第４トランジスタのソースを第２電源に共通接続し
てなり、前記第１、第２入力端子の入力信号の和の信号
と、前記第３、第４入力端子の入力信号の和の信号の差
を増幅して前記第１、第２トランジスタのドレインから
出力するように構成した。
第１負荷を介して第１電源に接続した第１トランジスタ
のゲートを第１入力端子に、ドレインを第２負荷を介し
て前記第１電源に接続した第２トランジスタのゲートを
第２入力端子に各々接続し、第３トランジスタのゲート
を前記第２入力端子に、第４トランジスタのゲートを前
記第１入力端子に各々接続し、前記第３，第４トランジ
スタのドレインを前記第１，第２，第３，第４トランジ
スタのバックゲートに共通接続して該接続点を電流源を
介して前記第１電源に接続し、且つ前記第１，第２，第
３，第４トランジスタのソースを第２電源に共通接続し
てなり、前記第１、第２入力端子の入力信号の和の信号
と、前記第３、第４入力端子の入力信号の和の信号の差
を増幅して前記第１、第２トランジスタのドレインから
出力するように構成した。
【００１４】第４の発明のギルバート型ミキサ回路は、
ドレインを第１負荷を介して第１電源に接続した第１ト
ランジスタのゲートを第１入力端子に、ドレインを第２
負荷を介して前記第１電源に接続した第２トランジスタ
のゲートを第２入力端子に各々接続し、第３トランジス
タのゲートを前記第２入力端子に、第４トランジスタの
ゲートを前記第１入力端子に各々接続し、前記第１，第
３トランジスタのドレインを第１出力端子に、前記第
２，第４トランジスタのドレインを第２出力端子に各々
接続し、前記第１，第２トランジスタのバックゲートを
第３入力端子に、前記第３，第４トランジスタのバック
ゲートに第４入力端子に各々接続し、且つ且つ前記第
１，第２，第３，第４トランジスタのソースを電流源を
介して第２電源に共通接続してなり、前記第１、第２入
力端子の差動信号と、前記第３、第４入力端子の差動信
号との乗算結果の差動信号を前記第１、第２出力端子か
ら出力するように構成した。
ドレインを第１負荷を介して第１電源に接続した第１ト
ランジスタのゲートを第１入力端子に、ドレインを第２
負荷を介して前記第１電源に接続した第２トランジスタ
のゲートを第２入力端子に各々接続し、第３トランジス
タのゲートを前記第２入力端子に、第４トランジスタの
ゲートを前記第１入力端子に各々接続し、前記第１，第
３トランジスタのドレインを第１出力端子に、前記第
２，第４トランジスタのドレインを第２出力端子に各々
接続し、前記第１，第２トランジスタのバックゲートを
第３入力端子に、前記第３，第４トランジスタのバック
ゲートに第４入力端子に各々接続し、且つ且つ前記第
１，第２，第３，第４トランジスタのソースを電流源を
介して第２電源に共通接続してなり、前記第１、第２入
力端子の差動信号と、前記第３、第４入力端子の差動信
号との乗算結果の差動信号を前記第１、第２出力端子か
ら出力するように構成した。
【００１５】
【発明の実施の形態】［実施形態１］図１は本発明の実
施形態１の増幅回路を示す図である。この増幅回路は、
ＮＭＯＳトランジスタＴ１のゲートを入力端子１１に、
バックゲートを入力端子１２に、ドレインを出力端子１
３に、ソースを接地端子１４に各々接続し、さらにドレ
インと電源端子１５の間に負荷抵抗１６（抵抗値Ｒ）を
接続して構成したものである。
施形態１の増幅回路を示す図である。この増幅回路は、
ＮＭＯＳトランジスタＴ１のゲートを入力端子１１に、
バックゲートを入力端子１２に、ドレインを出力端子１
３に、ソースを接地端子１４に各々接続し、さらにドレ
インと電源端子１５の間に負荷抵抗１６（抵抗値Ｒ）を
接続して構成したものである。
【００１６】この回路では、入力端子１２の電圧Ｖi2に
応じてトランジスタＴ１のしきい値電圧がΔＶtだけ変
化するものとすると、 ΔＶt＝ｂ・Ｖi2 (3) となる。ｂは定数である。
応じてトランジスタＴ１のしきい値電圧がΔＶtだけ変
化するものとすると、 ΔＶt＝ｂ・Ｖi2 (3) となる。ｂは定数である。
【００１７】したがって、トランジスタＴ１のしきい値
電圧をＶth、入力端子１１の電圧をＶi1とすると、その
ドレイン電流Ｉｄは、(1)式と同様に、 Ｉｄ＝ａ・（Ｖi1−Ｖth＋ΔＶt）2 ＝ａ・（Ｖi1−Ｖth＋（ｂ・Ｖi2））2 (4) となり、ｂ＝１に近づくようにトランジスタＴ１の構造
を設定すれば、 Ｉｄ＝ａ・（Ｖi1＋Ｖi2−Ｖth）2 (5) となる。そして、出力端子１３に現れる出力電圧Ｖｏ
は、 Ｖｏ＝Ｒ・Ｉｄ ＝Ｒ・ａ・（Ｖi1＋Ｖi2−Ｖth）2 (6) となって、１個のトランジスタで入力電圧Ｖi1とＶi2の
和の増幅を行う増幅回路が実現できる。
電圧をＶth、入力端子１１の電圧をＶi1とすると、その
ドレイン電流Ｉｄは、(1)式と同様に、 Ｉｄ＝ａ・（Ｖi1−Ｖth＋ΔＶt）2 ＝ａ・（Ｖi1−Ｖth＋（ｂ・Ｖi2））2 (4) となり、ｂ＝１に近づくようにトランジスタＴ１の構造
を設定すれば、 Ｉｄ＝ａ・（Ｖi1＋Ｖi2−Ｖth）2 (5) となる。そして、出力端子１３に現れる出力電圧Ｖｏ
は、 Ｖｏ＝Ｒ・Ｉｄ ＝Ｒ・ａ・（Ｖi1＋Ｖi2−Ｖth）2 (6) となって、１個のトランジスタで入力電圧Ｖi1とＶi2の
和の増幅を行う増幅回路が実現できる。
【００１８】これに対して、前記した図５に示した回路
においては、ＮＭＯＳトランジスタＴ５１に別のＮＭＯ
Ｓトランジスタ（図示せず）を並列に接続しその別のト
ランジスタのゲートに電圧Ｖi2を入力したとき、その出
力端子５２の電圧Ｖｏは、 Ｖｏ＝Ｒ・ａ・（Ｖi1−Ｖth）2＋Ｒ・ａ・（Ｖi2−Ｖth）2 ＝Ｒ・ａ｛（Ｖi1−Ｖth）2＋（Ｖi2−Ｖth）2｝ (7) となり、電圧Ｖi1、Ｖi2の自乗の電圧を加算することに
なってしまい、２個のトランジスタを使用しても、入力
電圧Ｖi1とＶi2の和の増幅を行うことはできない。
においては、ＮＭＯＳトランジスタＴ５１に別のＮＭＯ
Ｓトランジスタ（図示せず）を並列に接続しその別のト
ランジスタのゲートに電圧Ｖi2を入力したとき、その出
力端子５２の電圧Ｖｏは、 Ｖｏ＝Ｒ・ａ・（Ｖi1−Ｖth）2＋Ｒ・ａ・（Ｖi2−Ｖth）2 ＝Ｒ・ａ｛（Ｖi1−Ｖth）2＋（Ｖi2−Ｖth）2｝ (7) となり、電圧Ｖi1、Ｖi2の自乗の電圧を加算することに
なってしまい、２個のトランジスタを使用しても、入力
電圧Ｖi1とＶi2の和の増幅を行うことはできない。
【００１９】［実施形態２］図２は実施形態２の増幅回
路を示す図である。この増幅回路は、図１に示した回路
と同じ構成の回路１０，２０のトランジスタＴ１，Ｔ２
のソースを電流源３１を介して接地端子１４に接続した
ものである。２１，２２は入力端子、２３は出力端子で
ある。抵抗２６の抵抗値はＲである。
路を示す図である。この増幅回路は、図１に示した回路
と同じ構成の回路１０，２０のトランジスタＴ１，Ｔ２
のソースを電流源３１を介して接地端子１４に接続した
ものである。２１，２２は入力端子、２３は出力端子で
ある。抵抗２６の抵抗値はＲである。
【００２０】ここでは、入力端子１１、１２，２１，２
２の電圧を各々Ｖi1、Ｖi2、Ｖi3、Ｖi4とし、出力端子
１３，２３の電圧をＶo1、Ｖo2とすると、 Ｖo2−Ｖo1＝Ｒ・ａ（Ｖi1＋ｂ・Ｖi2 −Ｖi3−ｂ・Ｖi4）2 (8) となり、４入力（Ｖi1、Ｖi2、Ｖi3、Ｖi4）の加減算が
可能となる。
２の電圧を各々Ｖi1、Ｖi2、Ｖi3、Ｖi4とし、出力端子
１３，２３の電圧をＶo1、Ｖo2とすると、 Ｖo2−Ｖo1＝Ｒ・ａ（Ｖi1＋ｂ・Ｖi2 −Ｖi3−ｂ・Ｖi4）2 (8) となり、４入力（Ｖi1、Ｖi2、Ｖi3、Ｖi4）の加減算が
可能となる。
【００２１】なお、回路１０，２０の抵抗１６，２６
は、図８の(b)に示すように、電圧ＶBでバイアスされ飽
和領域で動作するＰＭＯＳトランジスタＴ１１，Ｔ１２
に置換したり、あるいは同図の(c)に示すように、カレ
ントミラー接続しシングルエンドの形に接続したＰＭＯ
ＳトランジスタＴ１３，Ｔ１４としても、同様の効果が
得られる。
は、図８の(b)に示すように、電圧ＶBでバイアスされ飽
和領域で動作するＰＭＯＳトランジスタＴ１１，Ｔ１２
に置換したり、あるいは同図の(c)に示すように、カレ
ントミラー接続しシングルエンドの形に接続したＰＭＯ
ＳトランジスタＴ１３，Ｔ１４としても、同様の効果が
得られる。
【００２２】［実施形態３］図３は実施形態３の増幅回
路を示す図である。この増幅回路は、図２に示した回路
１０，２０と新たに設けたＮＭＯＳトランジスタＴ３
（Ｔ１と同一），Ｔ４（Ｔ２と同一）と電流源３２を用
いたものであり、トランジスタＴ１，Ｔ４のゲートを入
力端子３３に、トランジスタＴ２，Ｔ３のゲートを入力
端子３４に、トランジスタＴ１のドレインを出力端子３
５に、トランジスタＴ２のドレインを出力端子３６に、
各々接続している。また、トランジスタＴ３，Ｔ４のド
レインとトランジスタＴ１〜Ｔ４のバックゲートを共通
接続し、この接続点を電流源３２を介して電源端子１５
に接続し、さらにトランジスタＴ１〜Ｔ４のソースを接
地端子１４に接続している。
路を示す図である。この増幅回路は、図２に示した回路
１０，２０と新たに設けたＮＭＯＳトランジスタＴ３
（Ｔ１と同一），Ｔ４（Ｔ２と同一）と電流源３２を用
いたものであり、トランジスタＴ１，Ｔ４のゲートを入
力端子３３に、トランジスタＴ２，Ｔ３のゲートを入力
端子３４に、トランジスタＴ１のドレインを出力端子３
５に、トランジスタＴ２のドレインを出力端子３６に、
各々接続している。また、トランジスタＴ３，Ｔ４のド
レインとトランジスタＴ１〜Ｔ４のバックゲートを共通
接続し、この接続点を電流源３２を介して電源端子１５
に接続し、さらにトランジスタＴ１〜Ｔ４のソースを接
地端子１４に接続している。
【００２３】トランジスタＴ３，Ｔ４のドレインをＡ点
とすると、入力端子３３の電位Ｖa+が高くなるときは、
出力端子３５の電位Ｖo-が低下し、またトランジスタＴ
４を流れる電流が増大するため、電流源３２での電圧降
下が大きくなって、Ａ点の電位が低下する。この結果、
トランジスタＴ１〜Ｔ４のバックゲートの電位が低下し
て、それらトランジスタＴ１〜Ｔ４を流れる電流が減少
する。よって、出力端子３６の電位Ｖo+が高くなる。か
くして、トランジスタＴ１，Ｔ２のバックゲートとトラ
ンジスタＴ３，Ｔ４により、従来の差動増幅器と全く同
じ動作を実現できる。
とすると、入力端子３３の電位Ｖa+が高くなるときは、
出力端子３５の電位Ｖo-が低下し、またトランジスタＴ
４を流れる電流が増大するため、電流源３２での電圧降
下が大きくなって、Ａ点の電位が低下する。この結果、
トランジスタＴ１〜Ｔ４のバックゲートの電位が低下し
て、それらトランジスタＴ１〜Ｔ４を流れる電流が減少
する。よって、出力端子３６の電位Ｖo+が高くなる。か
くして、トランジスタＴ１，Ｔ２のバックゲートとトラ
ンジスタＴ３，Ｔ４により、従来の差動増幅器と全く同
じ動作を実現できる。
【００２４】しかも、従来の差動増幅器では、例えば図
６の回路についてみれば、電流源７１での電圧降下をＶ
ｆ、トランジスタＴ５１，Ｔ５２での電圧降下をＶｇと
すると、その出力電圧Ｖｏの振幅は Ｖｏ＝Ｖｄｄ−Ｖｇ−Ｖｆ (9) しか得られないのに対し、図３の回路では、電流源３２
が縦積みにならないので、同様にトランジスタＴ１〜Ｔ
４の電圧降下をＶｇとすると、その出力電圧Ｖｏの振幅
は、 Ｖｏ＝Ｖｄｄ−Ｖｇ (10) となり、電流源での電圧降下分だけ大きくなる。つま
り、従来の回路よりも電圧Ｖｆ分だけ出力信号の振幅が
大きくなる。
６の回路についてみれば、電流源７１での電圧降下をＶ
ｆ、トランジスタＴ５１，Ｔ５２での電圧降下をＶｇと
すると、その出力電圧Ｖｏの振幅は Ｖｏ＝Ｖｄｄ−Ｖｇ−Ｖｆ (9) しか得られないのに対し、図３の回路では、電流源３２
が縦積みにならないので、同様にトランジスタＴ１〜Ｔ
４の電圧降下をＶｇとすると、その出力電圧Ｖｏの振幅
は、 Ｖｏ＝Ｖｄｄ−Ｖｇ (10) となり、電流源での電圧降下分だけ大きくなる。つま
り、従来の回路よりも電圧Ｖｆ分だけ出力信号の振幅が
大きくなる。
【００２５】なお、この図３に示した回路でも、その抵
抗１６，２６を図８の(b)，(c)に示すように、能動負荷
やカレントミラー負荷に置換することができる。
抗１６，２６を図８の(b)，(c)に示すように、能動負荷
やカレントミラー負荷に置換することができる。
【００２６】［実施形態４］図４は実施形態４の増幅回
路を示す図であり、ギルバート型ミキサ回路に適用した
ものである。ここでは、回路１０，２０とトランジスタ
Ｔ３（Ｔ１と同一），Ｔ４（Ｔ２と同一）と電流源３７
を用いている。トランジスタＴ１，Ｔ４のゲートは入力
端子４１に、トランジスタＴ２，Ｔ３のゲートは入力端
子４２に、トランジスタＴ１，Ｔ２のバックゲートは入
力端子４３に、トランジスタＴ３，Ｔ４のバックゲート
は入力端子４４に、トランジスタＴ１，Ｔ３のドレイン
は出力端子４５に、トランジスタＴ２，Ｔ４のドレイン
は出力端子４６に接続されている。
路を示す図であり、ギルバート型ミキサ回路に適用した
ものである。ここでは、回路１０，２０とトランジスタ
Ｔ３（Ｔ１と同一），Ｔ４（Ｔ２と同一）と電流源３７
を用いている。トランジスタＴ１，Ｔ４のゲートは入力
端子４１に、トランジスタＴ２，Ｔ３のゲートは入力端
子４２に、トランジスタＴ１，Ｔ２のバックゲートは入
力端子４３に、トランジスタＴ３，Ｔ４のバックゲート
は入力端子４４に、トランジスタＴ１，Ｔ３のドレイン
は出力端子４５に、トランジスタＴ２，Ｔ４のドレイン
は出力端子４６に接続されている。
【００２７】この回路では、入力端子４３の信号Ｖb+を
高レベル（Ｖｄｄ）に、入力端子４４の信号Ｖb-を低レ
ベル（ＧＮＤ）にすると、トランジスタＴ１，Ｔ２は動
作するがトランジスタＴ３，Ｔ４は動作しない。また、
入力端子４３の信号Ｖb+を低レベルに、入力端子４４の
信号Ｖb-を高レベルにすると、トランジスタＴ１，Ｔ２
は動作しないがトランジスタＴ３，Ｔ４は動作する。
高レベル（Ｖｄｄ）に、入力端子４４の信号Ｖb-を低レ
ベル（ＧＮＤ）にすると、トランジスタＴ１，Ｔ２は動
作するがトランジスタＴ３，Ｔ４は動作しない。また、
入力端子４３の信号Ｖb+を低レベルに、入力端子４４の
信号Ｖb-を高レベルにすると、トランジスタＴ１，Ｔ２
は動作しないがトランジスタＴ３，Ｔ４は動作する。
【００２８】したがって、出力端子４５，４６間には、
入力端子４１，４２間に入力する電圧Ｖａと入力端子４
３，４４間に入力する電圧Ｖｂを乗算した電圧Ｖｏが出
力されることになる。
入力端子４１，４２間に入力する電圧Ｖａと入力端子４
３，４４間に入力する電圧Ｖｂを乗算した電圧Ｖｏが出
力されることになる。
【００２９】前記した図７のギルバート型ミキサ回路と
比較してみると、図７におけるトランジスタＴ５５，Ｔ
５６が不要になり、またこのトランジスタの削除により
図３の回路と同様に出力振幅が大きくなる。
比較してみると、図７におけるトランジスタＴ５５，Ｔ
５６が不要になり、またこのトランジスタの削除により
図３の回路と同様に出力振幅が大きくなる。
【００３０】なお、この図４に示した回路でも、その抵
抗１６，２６を図８の(b)，(c)に示すように、能動負荷
やカレントミラー負荷に置換することができる。
抗１６，２６を図８の(b)，(c)に示すように、能動負荷
やカレントミラー負荷に置換することができる。
【００３１】［他の実施形態］また、以上の各実施形態
においてはＮＭＯＳトランジスタを使用した場合につい
て説明したが、ＰＭＯＳトランジスタを使用した場合で
も、電源の極性が反対になるほかは、全く同様に実現で
きる。
においてはＮＭＯＳトランジスタを使用した場合につい
て説明したが、ＰＭＯＳトランジスタを使用した場合で
も、電源の極性が反対になるほかは、全く同様に実現で
きる。
【００３２】
【発明の効果】以上から本発明によれば、トランジスタ
のバックゲートに信号を入力することにより、従来では
実現が困難であった２信号の加算を１個のトランジスタ
で実現できるようになる。また、差動増幅回路では４個
の入力信号の加減算ができ、さらにこの差動増幅回路や
ギルバート型ミキサ回路に適用するときは、縦積みの段
数を削減でき出力振幅を大きくすることができる利点が
ある。
のバックゲートに信号を入力することにより、従来では
実現が困難であった２信号の加算を１個のトランジスタ
で実現できるようになる。また、差動増幅回路では４個
の入力信号の加減算ができ、さらにこの差動増幅回路や
ギルバート型ミキサ回路に適用するときは、縦積みの段
数を削減でき出力振幅を大きくすることができる利点が
ある。
【図１】 本発明の実施形態１の増幅回路の回路図であ
る。
る。
【図２】 本発明の実施形態２の増幅回路の回路図であ
る。
る。
【図３】 本発明の実施形態３の差動増幅回路の回路図
である。
である。
【図４】 本発明の実施形態４のギルバート型ミキサ回
路の回路図である。
路の回路図である。
【図５】 従来の増幅回路の回路図である。
【図６】 従来の差動増幅回路の回路図である。
【図７】 従来のギルバート型ミキサ回路の回路図であ
る。
る。
【図８】 本発明の実施形態２，３，４の負荷の変形例
を示す回路図である。
を示す回路図である。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J066 AA01 AA12 AA57 CA33 CA92 FA00 HA10 HA25 KA05 KA09 KA26 MA21 ND01 ND11 ND22 ND23 PD02 5J092 AA01 AA12 AA57 CA33 CA92 FA00 HA10 HA25 KA05 KA09 KA26 MA21 VL04
Claims (4)
- 【請求項１】ドレインに負荷を接続したトランジスタの
ゲートを第１入力端子に、バックゲートを第２入力端子
に接続してなり、 前記第１，第２入力端子の入力信号の和の信号を増幅し
て前記ドレインから出力するようにしたことを特徴とす
る増幅回路。 - 【請求項２】ドレインに第１負荷を接続した第１トラン
ジスタのゲートを第１入力端子に、バックゲートを第２
入力端子に各々接続し、ドレインに第２負荷を接続した
第２トランジスタのゲートを第３入力端子に、バックゲ
ートを第４入力端子に各々接続し、且つ前記第１，第２
トランジスタのソースを電流源に共通接続してなり、 前記第１、第２入力端子の入力信号の和の信号と、前記
第３、第４入力端子の入力信号の和の信号の差を増幅し
て前記第１、第２トランジスタのドレインから出力する
ようにしたことを特徴とする差動増幅回路。 - 【請求項３】ドレインを第１負荷を介して第１電源に接
続した第１トランジスタのゲートを第１入力端子に、ド
レインを第２負荷を介して前記第１電源に接続した第２
トランジスタのゲートを第２入力端子に各々接続し、第
３トランジスタのゲートを前記第２入力端子に、第４ト
ランジスタのゲートを前記第１入力端子に各々接続し、
前記第３，第４トランジスタのドレインを前記第１，第
２，第３，第４トランジスタのバックゲートに共通接続
して該接続点を電流源を介して前記第１電源に接続し、
且つ前記第１，第２，第３，第４トランジスタのソース
を第２電源に共通接続してなり、 前記第１、第２入力端子の入力信号の和の信号と、前記
第３、第４入力端子の入力信号の和の信号の差を増幅し
て前記第１、第２トランジスタのドレインから出力する
ようにしたことを特徴とする差動増幅回路。 - 【請求項４】ドレインを第１負荷を介して第１電源に接
続した第１トランジスタのゲートを第１入力端子に、ド
レインを第２負荷を介して前記第１電源に接続した第２
トランジスタのゲートを第２入力端子に各々接続し、第
３トランジスタのゲートを前記第２入力端子に、第４ト
ランジスタのゲートを前記第１入力端子に各々接続し、
前記第１，第３トランジスタのドレインを第１出力端子
に、前記第２，第４トランジスタのドレインを第２出力
端子に各々接続し、前記第１，第２トランジスタのバッ
クゲートを第３入力端子に、前記第３，第４トランジス
タのバックゲートに第４入力端子に各々接続し、且つ且
つ前記第１，第２，第３，第４トランジスタのソースを
電流源を介して第２電源に共通接続してなり、 前記第１、第２入力端子の差動信号と、前記第３、第４
入力端子の差動信号との乗算結果の差動信号を前記第
１、第２出力端子から出力するようにしたことを特徴と
するギルバート型ミキサ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11010122A JP2000209042A (ja) | 1999-01-19 | 1999-01-19 | 増幅回路およびミキサ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11010122A JP2000209042A (ja) | 1999-01-19 | 1999-01-19 | 増幅回路およびミキサ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000209042A true JP2000209042A (ja) | 2000-07-28 |
Family
ID=11741504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11010122A Pending JP2000209042A (ja) | 1999-01-19 | 1999-01-19 | 増幅回路およびミキサ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000209042A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008206004A (ja) * | 2007-02-22 | 2008-09-04 | Sharp Corp | ミキサ回路 |
| KR101013381B1 (ko) | 2008-11-20 | 2011-02-14 | 한양대학교 산학협력단 | 주파수 혼합기 |
| CN112953540A (zh) * | 2019-12-10 | 2021-06-11 | 因西亚瓦(控股)有限公司 | 能够精确测量小电信号的放大器电路 |
| US20220247405A1 (en) * | 2021-01-29 | 2022-08-04 | Renesas Electronics Corporation | Semiconductor device |
-
1999
- 1999-01-19 JP JP11010122A patent/JP2000209042A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008206004A (ja) * | 2007-02-22 | 2008-09-04 | Sharp Corp | ミキサ回路 |
| KR101013381B1 (ko) | 2008-11-20 | 2011-02-14 | 한양대학교 산학협력단 | 주파수 혼합기 |
| CN112953540A (zh) * | 2019-12-10 | 2021-06-11 | 因西亚瓦(控股)有限公司 | 能够精确测量小电信号的放大器电路 |
| JP2023506449A (ja) * | 2019-12-10 | 2023-02-16 | インシアヴァ （ピーティーワイ） リミテッド | 微小な電気信号の正確な測定を実現する増幅回路 |
| JP7763758B2 (ja) | 2019-12-10 | 2025-11-04 | インシアヴァ （ピーティーワイ） リミテッド | 微小な電気信号の正確な測定を実現する増幅回路 |
| US20220247405A1 (en) * | 2021-01-29 | 2022-08-04 | Renesas Electronics Corporation | Semiconductor device |
| US11843371B2 (en) * | 2021-01-29 | 2023-12-12 | Renesas Electronics Corporation | Semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040511 |