JPH0612856B2 - 増幅回路 - Google Patents
増幅回路Info
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- JPH0612856B2 JPH0612856B2 JP21711985A JP21711985A JPH0612856B2 JP H0612856 B2 JPH0612856 B2 JP H0612856B2 JP 21711985 A JP21711985 A JP 21711985A JP 21711985 A JP21711985 A JP 21711985A JP H0612856 B2 JPH0612856 B2 JP H0612856B2
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Description
【発明の詳細な説明】 ［発明の技術分野］ この発明は、例えば単一電源のマイクアンプや磁気ヘッ
ドアンプ等に用いる増幅回路に関する。
ドアンプ等に用いる増幅回路に関する。
［発明の技術的背景とその問題点］ マイクアンプ等は、マイク等から出力される極めて低レ
ベルの信号を増幅するのでローノイズのものが求められ
る。
ベルの信号を増幅するのでローノイズのものが求められ
る。
第９図は、このような従来の増幅回路の一例を示すもの
で、オペアンプＡ４を用いた単一電源の反転増幅回路で
構成されている。第９図中符号Ｒ11は入力抵抗、Ｒ12は
フィードバック抵抗で、入力抵抗Ｒ11に入力コンデンサ
Ｃを介してマイクＭＩＣが接続されている。Ｒ13、Ｒ14
はバイアス電圧設定用の抵抗で、通常、電源電圧Ｖｄｄ
の１／２の電圧がバイアス電圧点ａにバイアス電圧とし
て設定される。
で、オペアンプＡ４を用いた単一電源の反転増幅回路で
構成されている。第９図中符号Ｒ11は入力抵抗、Ｒ12は
フィードバック抵抗で、入力抵抗Ｒ11に入力コンデンサ
Ｃを介してマイクＭＩＣが接続されている。Ｒ13、Ｒ14
はバイアス電圧設定用の抵抗で、通常、電源電圧Ｖｄｄ
の１／２の電圧がバイアス電圧点ａにバイアス電圧とし
て設定される。
この増幅回路の電圧ゲインは（Ｒ11＋Ｒ12）／Ｒ11であ
る。
る。
しかしながら、この増幅回路では、電源電圧Ｖｄｄにノ
イズが乗ると、バイアス電圧点ａからほぼ１／２レベル
のノイズがオペアンプＡ４に入力し、これが（Ｒ11＋Ｒ
12）／Ｒ11倍されて出力される。このため電源電圧Ｖｄ
ｄに乗ったノイズによってはＳ／Ｎが悪化するという問
題点があった。これを防止するためには、電源を高級な
安定化電源とする等の対策が必要であり、装置がコスト
高になってしまう。
イズが乗ると、バイアス電圧点ａからほぼ１／２レベル
のノイズがオペアンプＡ４に入力し、これが（Ｒ11＋Ｒ
12）／Ｒ11倍されて出力される。このため電源電圧Ｖｄ
ｄに乗ったノイズによってはＳ／Ｎが悪化するという問
題点があった。これを防止するためには、電源を高級な
安定化電源とする等の対策が必要であり、装置がコスト
高になってしまう。
これに対し、第１０図に示すようにマイクＭＩＣ等の信
号源の基準電位も、バイアス電圧点ａに接続したものが
ある。この増幅回路では、電源電圧Ｖｄｄにノイズが乗
ったとしても、オペアンプＡ４の出力には、バイアス電
圧点ａに現われる１／２レベルのノイズと、同レベルの
ノイズが含まれるだけなので、前記第９図に示したもの
のようにＳ／Ｎは悪化しない。
号源の基準電位も、バイアス電圧点ａに接続したものが
ある。この増幅回路では、電源電圧Ｖｄｄにノイズが乗
ったとしても、オペアンプＡ４の出力には、バイアス電
圧点ａに現われる１／２レベルのノイズと、同レベルの
ノイズが含まれるだけなので、前記第９図に示したもの
のようにＳ／Ｎは悪化しない。
しかしながら上記のものは、マイクＭＩＣのアース線
（ａ点）と、ＧＮＤ電位との間に、バイアス電圧と等し
い電位差があるので、通常ＧＮＤ電位である増幅回路の
筐体と、マイクＭＩＣのアース線が接触をすると電圧シ
ョートを生じてしまうという問題がある。またマイクＭ
ＩＣは、人間が手でつかんで使用することが多いのでバ
イアス点ａのインピーダンスが高いと、このバイアス電
圧点ａに大きな誘導性のノイズが発生し、これがオペア
ンプＡ４に入力して前記のものと同様にＳ／Ｎが悪化す
るという問題点があった。
（ａ点）と、ＧＮＤ電位との間に、バイアス電圧と等し
い電位差があるので、通常ＧＮＤ電位である増幅回路の
筐体と、マイクＭＩＣのアース線が接触をすると電圧シ
ョートを生じてしまうという問題がある。またマイクＭ
ＩＣは、人間が手でつかんで使用することが多いのでバ
イアス点ａのインピーダンスが高いと、このバイアス電
圧点ａに大きな誘導性のノイズが発生し、これがオペア
ンプＡ４に入力して前記のものと同様にＳ／Ｎが悪化す
るという問題点があった。
第１１図に示す増幅回路は、上記第１０図のもののＳ／
Ｎが悪化する点をさらに改善したもので、バイアス抵抗
Ｒ13、Ｒ14によるバイアス電圧の発生点と、バイアス電
圧点ａとの間に、他のオペアンプＡ５で構成したボルテ
ージホロワを接続して、バイアス電圧点ａを低インピー
ダンス化したものである。
Ｎが悪化する点をさらに改善したもので、バイアス抵抗
Ｒ13、Ｒ14によるバイアス電圧の発生点と、バイアス電
圧点ａとの間に、他のオペアンプＡ５で構成したボルテ
ージホロワを接続して、バイアス電圧点ａを低インピー
ダンス化したものである。
しかしながらこのものも、前記第１０図に示したものと
同様にマイクＭＩＣのアース線と、ＧＮＤ電位との間に
バイアス電圧と等しい電位差が生じているので、マイク
ＭＩＣのアース線と増幅回路の筐体との間で電圧ショー
トを起すおそれがあるという前記と同様の問題点があっ
た。また低インピーダンス化用のオペアンプＡ５は、大
電流で駆動力の大きいものとする必要があるので、消費
電力が増大するとともに、ＩＣチップのサイズが大きく
なってしまうという難点があった。
同様にマイクＭＩＣのアース線と、ＧＮＤ電位との間に
バイアス電圧と等しい電位差が生じているので、マイク
ＭＩＣのアース線と増幅回路の筐体との間で電圧ショー
トを起すおそれがあるという前記と同様の問題点があっ
た。また低インピーダンス化用のオペアンプＡ５は、大
電流で駆動力の大きいものとする必要があるので、消費
電力が増大するとともに、ＩＣチップのサイズが大きく
なってしまうという難点があった。
［発明の目的］ この発明は上記事情に基づいてなされたもので、電源ノ
イズによるＳ／Ｎの悪化がなく、増幅回路の筐体とマイ
ク等の信号源のアース線が接触しても電圧ショート等の
事故の発生がなく、さらにはバイアス電圧点を低インピ
ーダンス化するための消費電力の比較的大きいオペアン
プは不要とした増幅回路を提供することを目的とする。
イズによるＳ／Ｎの悪化がなく、増幅回路の筐体とマイ
ク等の信号源のアース線が接触しても電圧ショート等の
事故の発生がなく、さらにはバイアス電圧点を低インピ
ーダンス化するための消費電力の比較的大きいオペアン
プは不要とした増幅回路を提供することを目的とする。
［発明の概要］ この発明は上記目的を達成するために、入力電圧により
電流値が制御される第１の電流源回路と、帰還入力端子
を備えていて帰還入力の電位で電流値が制御される第２
の電流源回路とにより、入力段差動回路を構成し、第２
の電流源回路には、フィードバック回路により出力電圧
を所要値に減衰した帰還電圧を帰還して第２の電流源回
路の第２の電流の値を出力電圧に応じて可変し、さらに
第１の電流源回路の第１の電流を、カレントミラー等の
制御手段によって第２の電流と等しくなるように制御す
ることにより、電圧ゲインはフィードバック回路の特性
のみに依存させて、電源電圧の影響を受けないようにし
たものである。
電流値が制御される第１の電流源回路と、帰還入力端子
を備えていて帰還入力の電位で電流値が制御される第２
の電流源回路とにより、入力段差動回路を構成し、第２
の電流源回路には、フィードバック回路により出力電圧
を所要値に減衰した帰還電圧を帰還して第２の電流源回
路の第２の電流の値を出力電圧に応じて可変し、さらに
第１の電流源回路の第１の電流を、カレントミラー等の
制御手段によって第２の電流と等しくなるように制御す
ることにより、電圧ゲインはフィードバック回路の特性
のみに依存させて、電源電圧の影響を受けないようにし
たものである。
［発明の効果］ この発明によれば、入力電圧により電流値が制御される
第１の電流源回路と、出力電圧を所要値に減衰した帰還
電圧により電流値が可変される第２の電流源回路とを入
力段に配設し、第１の電流源回路の第１の電流をこの可
変された第２の電流源回路の第２の電流と、常に等しく
なるように制御手段で制御して、電圧ゲインは電源電圧
等の電圧の影響を受けないようにしたので、電源電圧等
の電圧にノイズが乗ってもＳ／Ｎの悪化することがな
く、またマイク等の信号源のアース線は、増幅回路側の
バイアス電位等の電位に浮上らせる必要がないので、増
幅回路の筐体とマイク等の信号源のアース線が接触して
も電圧ショート等の事故の生じることがなく、さらには
バイアス電圧点を低インピーダンス化するための消費電
力の比較的大きいオペアンプは不要となるという利点が
ある。
第１の電流源回路と、出力電圧を所要値に減衰した帰還
電圧により電流値が可変される第２の電流源回路とを入
力段に配設し、第１の電流源回路の第１の電流をこの可
変された第２の電流源回路の第２の電流と、常に等しく
なるように制御手段で制御して、電圧ゲインは電源電圧
等の電圧の影響を受けないようにしたので、電源電圧等
の電圧にノイズが乗ってもＳ／Ｎの悪化することがな
く、またマイク等の信号源のアース線は、増幅回路側の
バイアス電位等の電位に浮上らせる必要がないので、増
幅回路の筐体とマイク等の信号源のアース線が接触して
も電圧ショート等の事故の生じることがなく、さらには
バイアス電圧点を低インピーダンス化するための消費電
力の比較的大きいオペアンプは不要となるという利点が
ある。
［第１実施例］ 以下この発明の実施例を第１図および第２図の（Ａ）
（Ｂ）に基づいて説明する。この実施例はマイクアンプ
に適用されている。
（Ｂ）に基づいて説明する。この実施例はマイクアンプ
に適用されている。
まず構成を説明すると、第１図中符号１は第１の電流源
回路で、デプレッション形のｎＭＯＳトランジスタＱ１
が備えられている。ＭＯＳトランジスタＱ１のゲートに
は、マイクＭＩＣが信号入力端子３を介して接続され、
ソースは第１の基準電位Ｖｓｓに接続されている。第１
の電流源回路１は、ＭＯＳトランジスタＱ１により、入
力端子３から入力する入力信号Ｖｉの電位と、第１の基
準電位Ｖｓｓとの差電圧に応じて第１の電流Ｉ１の値が
制御される。
回路で、デプレッション形のｎＭＯＳトランジスタＱ１
が備えられている。ＭＯＳトランジスタＱ１のゲートに
は、マイクＭＩＣが信号入力端子３を介して接続され、
ソースは第１の基準電位Ｖｓｓに接続されている。第１
の電流源回路１は、ＭＯＳトランジスタＱ１により、入
力端子３から入力する入力信号Ｖｉの電位と、第１の基
準電位Ｖｓｓとの差電圧に応じて第１の電流Ｉ１の値が
制御される。
一方、符号２は第２の電流源回路で、デプレッション形
のｎＭＯＳトランジスタＱ２が備えられている。ＭＯＳ
トランジスタＱ２のゲートには、帰還入力端子４が設け
られ、ソースには、第２の基準電位Ｖｒｅｆの入力端子
５が接続されている。第２の電流源回路２は、ＭＯＳト
ランジスタＱ２により、後述のフィードバック回路９を
介して入力する帰還入力の電位と第２の基準電位Ｖｒｅ
ｆとの差電圧に応じて第２の電流Ｉ２の値が制御され
る。
のｎＭＯＳトランジスタＱ２が備えられている。ＭＯＳ
トランジスタＱ２のゲートには、帰還入力端子４が設け
られ、ソースには、第２の基準電位Ｖｒｅｆの入力端子
５が接続されている。第２の電流源回路２は、ＭＯＳト
ランジスタＱ２により、後述のフィードバック回路９を
介して入力する帰還入力の電位と第２の基準電位Ｖｒｅ
ｆとの差電圧に応じて第２の電流Ｉ２の値が制御され
る。
上記の第１の電流源回路１と、第２の電流源回路２によ
り入力段の作動回路が構成されている。差動回路の構成
素子である前記のペアトランジスタＱ１、Ｑ２は、Ｗ／
Ｌ（Ｗはゲート幅、Ｌはゲート長）が等しく、同一特性
を有するものが用いられている。
り入力段の作動回路が構成されている。差動回路の構成
素子である前記のペアトランジスタＱ１、Ｑ２は、Ｗ／
Ｌ（Ｗはゲート幅、Ｌはゲート長）が等しく、同一特性
を有するものが用いられている。
また差動回路の能動負荷として、１対のｐＭＯＳトラン
ジスタＱ３、Ｑ４で構成されたカレントミラー回路６が
接続されている。このカレントミラー回路６により第２
の電流Ｉ２と第１の電流Ｉ１とが等しくなるように制御
する制御手段が構成されている。
ジスタＱ３、Ｑ４で構成されたカレントミラー回路６が
接続されている。このカレントミラー回路６により第２
の電流Ｉ２と第１の電流Ｉ１とが等しくなるように制御
する制御手段が構成されている。
第１の電流源回路１には、第１の電流Ｉ１と第２の電流
Ｉ２との差電流に応じた駆動用信号の出力端子１ａが設
けられ、この出力端子１ａが出力手段７を構成するｐＭ
ＯＳトランジスタＱ５のゲートに接続されている。出力
手段７は、上記ｐＭＯＳトランジスタＱ５と、ｎＭＯＳ
トランジスタＱ６および定電圧源Ｖｂで形成された定電
流源とからなるソース接地反転増幅器で構成されてい
る。
Ｉ２との差電流に応じた駆動用信号の出力端子１ａが設
けられ、この出力端子１ａが出力手段７を構成するｐＭ
ＯＳトランジスタＱ５のゲートに接続されている。出力
手段７は、上記ｐＭＯＳトランジスタＱ５と、ｎＭＯＳ
トランジスタＱ６および定電圧源Ｖｂで形成された定電
流源とからなるソース接地反転増幅器で構成されてい
る。
８ａはソース接地出力手段７の出力端子で、出力端子の
他方８ｂは第２の基準電位Ｖｒｅｆに保持されている。
他方８ｂは第２の基準電位Ｖｒｅｆに保持されている。
また出力端子８ａは、フィードバック回路９を介して第
２の電流源回路２の帰還入力端子４に接続されている。
フィードバック回路９は２個の抵抗Ｒ１、Ｒ２により構
成され、その中間接続点が、帰還入力端子４に接続さ
れ、抵抗Ｒ１の他端は、第２の基準電位Ｖｒｅｆの入力
端子５に接続されている。出力端子Ｖ０の電位と第２の
基準電位Ｖｒｅｆとの差電圧がフィードバック回路９に
よりＲ１／（Ｒ１＋Ｒ２）の比に減衰され、この減衰さ
れた電圧が帰還電圧としてＭＯＳトランジスタＱ２のゲ
ートに帰還される。
２の電流源回路２の帰還入力端子４に接続されている。
フィードバック回路９は２個の抵抗Ｒ１、Ｒ２により構
成され、その中間接続点が、帰還入力端子４に接続さ
れ、抵抗Ｒ１の他端は、第２の基準電位Ｖｒｅｆの入力
端子５に接続されている。出力端子Ｖ０の電位と第２の
基準電位Ｖｒｅｆとの差電圧がフィードバック回路９に
よりＲ１／（Ｒ１＋Ｒ２）の比に減衰され、この減衰さ
れた電圧が帰還電圧としてＭＯＳトランジスタＱ２のゲ
ートに帰還される。
次に作用を説明する。
第２の電流Ｉ２は、カレントミラー回路６の作用により
第１の電流源回路１側に反転される。この電流をＩ２′
とすると、ソース接地出力手段７におけるＭＯＳトラン
ジスタＱ５のゲートは、第１の電流Ｉ１と反転された電
流Ｉ２′との差電流に応じた信号、云い換えれば第１の
電流Ｉ１と第２の電流Ｉ２との差電流に応じた信号で駆
動される。
第１の電流源回路１側に反転される。この電流をＩ２′
とすると、ソース接地出力手段７におけるＭＯＳトラン
ジスタＱ５のゲートは、第１の電流Ｉ１と反転された電
流Ｉ２′との差電流に応じた信号、云い換えれば第１の
電流Ｉ１と第２の電流Ｉ２との差電流に応じた信号で駆
動される。
一方、ソース接地出力手段７は、そのゲインが十分大に
設定されているものとすれば、ＭＯＳトランジスタＱ５
のゲート電位は、ほぼＶｄｄ−Ｖｔｈ（ＶｔｈはＱ５の
しきい値電圧）で一定となっている。
設定されているものとすれば、ＭＯＳトランジスタＱ５
のゲート電位は、ほぼＶｄｄ−Ｖｔｈ（ＶｔｈはＱ５の
しきい値電圧）で一定となっている。
次いで入力端子３に、マイクＭＩＣからの出力Ｖｉの電
圧が入力すると、ＭＯＳトランジスタＱ１の相互コンダ
クタンスｇｍにより、第１の電流Ｉ１は入力電圧のレベ
ルに応じた電流値に増大する。第１の電流Ｉ１が増大す
ると、第１の電流Ｉ１および第２の電流Ｉ２の差電流に
応じた信号も増大して、出力手段７におけるＭＯＳトラ
ンジスタＱ５のゲート電位が低下し、これによりソース
接地出力手段７の電流が増加して、出力電圧Ｖ０の電位
が上昇する。
圧が入力すると、ＭＯＳトランジスタＱ１の相互コンダ
クタンスｇｍにより、第１の電流Ｉ１は入力電圧のレベ
ルに応じた電流値に増大する。第１の電流Ｉ１が増大す
ると、第１の電流Ｉ１および第２の電流Ｉ２の差電流に
応じた信号も増大して、出力手段７におけるＭＯＳトラ
ンジスタＱ５のゲート電位が低下し、これによりソース
接地出力手段７の電流が増加して、出力電圧Ｖ０の電位
が上昇する。
出力電圧Ｖ０が上昇すると、この出力電圧Ｖ０の電位と
第２の基準電位Ｖｒｅｆの差電圧が、所定比率Ｒ１／
（Ｒ１＋Ｒ２）に減衰され、この減衰電圧が、ＭＯＳト
ランジスタＱ２のゲートに帰還電圧として帰還される。
第２の基準電位Ｖｒｅｆの差電圧が、所定比率Ｒ１／
（Ｒ１＋Ｒ２）に減衰され、この減衰電圧が、ＭＯＳト
ランジスタＱ２のゲートに帰還電圧として帰還される。
この帰還電圧によりＭＯＳトランジスタＱ２が駆動さ
れ、第２の電流Ｉ２が、帰還量、即ち出力電圧Ｖ０の増
大分に応じた電流レベルまで増大する。
れ、第２の電流Ｉ２が、帰還量、即ち出力電圧Ｖ０の増
大分に応じた電流レベルまで増大する。
第２の電流Ｉ２が増大すると、カレントミラー回路６の
作用により、この電流Ｉ２は、第１の電流源回路１側に
転換され、フィードバック系は第１の電流Ｉ１と第２の
電流Ｉ２が同値の状態、即ちＩ１＝Ｉ２の状態で安定す
る。
作用により、この電流Ｉ２は、第１の電流源回路１側に
転換され、フィードバック系は第１の電流Ｉ１と第２の
電流Ｉ２が同値の状態、即ちＩ１＝Ｉ２の状態で安定す
る。
この安定状態では、前記のように、両電流源回路１、２
における両ＭＯＳトランジスタＱ１、Ｑ２のゲート・ソ
ース間電圧ＶｇＳも等しくなる。
における両ＭＯＳトランジスタＱ１、Ｑ２のゲート・ソ
ース間電圧ＶｇＳも等しくなる。
したがってＭＯＳトランジスタＱ２のゲートの電位と、
第２の基準電位Ｖｒｅｆとの間の電位差は、入力電圧Ｖ
ｉの値と等しくなる。
第２の基準電位Ｖｒｅｆとの間の電位差は、入力電圧Ｖ
ｉの値と等しくなる。
このため出力端子８ａ、８ｂ間に現われる出力電圧Ｖ０
と、入力電圧Ｖｉとの関係は Ｖｉ＝Ｖ０・Ｒ１／（Ｒ１＋Ｒ２） …(1) となり、電圧ゲインＧは、 Ｇ＝Ｖ０／Ｖｉ＝（Ｒ１＋Ｒ２）／Ｒ１ …(2) となる。
と、入力電圧Ｖｉとの関係は Ｖｉ＝Ｖ０・Ｒ１／（Ｒ１＋Ｒ２） …(1) となり、電圧ゲインＧは、 Ｇ＝Ｖ０／Ｖｉ＝（Ｒ１＋Ｒ２）／Ｒ１ …(2) となる。
このようにして、この発明に係わる増幅回路の電圧ゲイ
ンＧは、フィードバック回路９の特性のみにより決めら
れる。
ンＧは、フィードバック回路９の特性のみにより決めら
れる。
したがって第１の基準電位Ｖｓｓと、電源電圧Ｖｄｄ、
または第２の基準電位Ｖｒｅｆ等との間にノイズが乗っ
たとしても、前記(2)式の電圧ゲインＧの表式には、こ
れらの電圧値を含んでいないので、出力電圧Ｖ０には、
ノイズの影響が現われることはない。
または第２の基準電位Ｖｒｅｆ等との間にノイズが乗っ
たとしても、前記(2)式の電圧ゲインＧの表式には、こ
れらの電圧値を含んでいないので、出力電圧Ｖ０には、
ノイズの影響が現われることはない。
ただし第２の基準電位Ｖｒｅｆにノイズが乗ると、出力
電圧Ｖ０は、この第２の基準電圧Ｖｒｅｆを基準として
いるので、電圧ゲインが１の状態で、ノイズが出力電圧
Ｖ０に含まれることになる。しかしマイク等からの入力
電圧Ｖｉに対しては、これが大きな電圧ゲインで増幅さ
れて出力に現われるので、十分良好なＳ／Ｎをとること
ができ、ノイズの影響は無視することができる。
電圧Ｖ０は、この第２の基準電圧Ｖｒｅｆを基準として
いるので、電圧ゲインが１の状態で、ノイズが出力電圧
Ｖ０に含まれることになる。しかしマイク等からの入力
電圧Ｖｉに対しては、これが大きな電圧ゲインで増幅さ
れて出力に現われるので、十分良好なＳ／Ｎをとること
ができ、ノイズの影響は無視することができる。
したがって、当該実施例に係わるマイクアンプの後段に
接続される第２段目以降のアンプについても、第８図に
示すように第２の基準電位Ｖｒｅｆを基準の電位として
増幅を行なえば、十分高いＳ／Ｎとすることができる。
接続される第２段目以降のアンプについても、第８図に
示すように第２の基準電位Ｖｒｅｆを基準の電位として
増幅を行なえば、十分高いＳ／Ｎとすることができる。
またこの実施例のようにマイクアンプとして適用した場
合、マイクのＧＮＤ端子を、第２の基準電位Ｖｓｓの電
位点に直接接続することができる。したがって前記第１
０図および第１１図の従来例で述べたような、当該増幅
回路の筐体とマイクＭＩＣとのショート事故等は生じな
い。
合、マイクのＧＮＤ端子を、第２の基準電位Ｖｓｓの電
位点に直接接続することができる。したがって前記第１
０図および第１１図の従来例で述べたような、当該増幅
回路の筐体とマイクＭＩＣとのショート事故等は生じな
い。
第２図の（Ａ）、（Ｂ）は、それぞれ第２の基準電位Ｖ
ｒｅｆの発生回路の例を示している。同図（Ａ）は、電
源電圧Ｖｄｄと第１の基準電位Ｖｓｓ間の電圧Ｖｄｄ−
Ｖｓｓを２個の抵抗Ｒ３、Ｒ４で分圧したもので、簡単
な回路構成とすることができる。
ｒｅｆの発生回路の例を示している。同図（Ａ）は、電
源電圧Ｖｄｄと第１の基準電位Ｖｓｓ間の電圧Ｖｄｄ−
Ｖｓｓを２個の抵抗Ｒ３、Ｒ４で分圧したもので、簡単
な回路構成とすることができる。
一方、第２図（Ｂ）は、上記の抵抗分割式の基準電位発
生回路に、さらにオペアンプＡ１を用いたボルテージホ
ロワ回路を接続して、基準電位発生回路の出力インピー
ダンスを低下させたものである。オペアンプはＩＣ内部
等の第２の基準電位Ｖｒｅｆを固定するだけの駆動力を
有するものであれば十分であるため、第２図（Ｂ）のよ
うな基準電位発生回路を用いても、当該増幅回路を組込
んだ半導体チップの面積、および消費電力の増大の程度
はごく僅かである。
生回路に、さらにオペアンプＡ１を用いたボルテージホ
ロワ回路を接続して、基準電位発生回路の出力インピー
ダンスを低下させたものである。オペアンプはＩＣ内部
等の第２の基準電位Ｖｒｅｆを固定するだけの駆動力を
有するものであれば十分であるため、第２図（Ｂ）のよ
うな基準電位発生回路を用いても、当該増幅回路を組込
んだ半導体チップの面積、および消費電力の増大の程度
はごく僅かである。
［第２実施例］ 第３図には、この発明の第２実施例を示す。なお第３図
および後述の第４図〜第７図において前記第１図におけ
る回路素子等と同一ないし均等のものは、前記と同一符
号を以って示し重複した説明を省略する。
および後述の第４図〜第７図において前記第１図におけ
る回路素子等と同一ないし均等のものは、前記と同一符
号を以って示し重複した説明を省略する。
この実施例は、第１の電流源回路１、および第２の電流
源回路２に、それぞれ負荷抵抗Ｒ５、Ｒ６を接続し、当
該回路１、２における各出力点１ａ、２ａをオペアンプ
Ａ２の両入力端子にそれぞれ接続し、このオペアン
プＡ２から出力電圧Ｖ０を出力させるようにしたもので
ある。
源回路２に、それぞれ負荷抵抗Ｒ５、Ｒ６を接続し、当
該回路１、２における各出力点１ａ、２ａをオペアンプ
Ａ２の両入力端子にそれぞれ接続し、このオペアン
プＡ２から出力電圧Ｖ０を出力させるようにしたもので
ある。
負荷抵抗Ｒ５、Ｒ６は同一の抵抗値を有するものが用い
られる。
られる。
オペアンプＡ２における両入力端子のイマジナリシ
ョートの原理から、第１の電流Ｉ１と第２の電流Ｉ２と
が同値になるように制御される。
ョートの原理から、第１の電流Ｉ１と第２の電流Ｉ２と
が同値になるように制御される。
したがって、この実施例では、オペアンプＡ２により第
１の電流Ｉ１と第２の電流Ｉ２とを同値に制御する制御
手段、および出力手段が構成されて、回路構成の簡易化
が図られる。
１の電流Ｉ１と第２の電流Ｉ２とを同値に制御する制御
手段、および出力手段が構成されて、回路構成の簡易化
が図られる。
増幅回路の電圧ゲインＧが、フィードバック回路９の特
性のみによって決められ出力電圧Ｖ０がノイズの影響を
受けなくなる等の作用は前記第１実施例のものとほぼ同
様である。
性のみによって決められ出力電圧Ｖ０がノイズの影響を
受けなくなる等の作用は前記第１実施例のものとほぼ同
様である。
［第３実施例］ 第４図には、この発明の第３実施例を示す。
この実施例は、第１、第２の両電流源回路１、２で第１
の差動回路Ｄ１が構成され、新たにＭＯＳトランジスタ
Ｑ７を備えた第３の電流源回路１１と、ＭＯＳトランジ
スタＱ８を備えた第４の電流源回路１２とが配設され、
この第３、第４の両電流源回路１１、１２で第２の差動
回路Ｄ２が構成されている。カレントミラー回路６は、
第１、第２の両差動回路Ｄ１、Ｄ２に対する共通の能動
負荷とされている。４個のＭＯＳトランジスタＱ１、Ｑ
２、Ｑ７、Ｑ８はＷ／Ｌが等しく同一特性を有するもの
が用いられている。ＭＯＳトランジスタＱ９、Ｑ10は、
それぞれ定電圧源Ｖｄとともに定電流源を構成してい
る。
の差動回路Ｄ１が構成され、新たにＭＯＳトランジスタ
Ｑ７を備えた第３の電流源回路１１と、ＭＯＳトランジ
スタＱ８を備えた第４の電流源回路１２とが配設され、
この第３、第４の両電流源回路１１、１２で第２の差動
回路Ｄ２が構成されている。カレントミラー回路６は、
第１、第２の両差動回路Ｄ１、Ｄ２に対する共通の能動
負荷とされている。４個のＭＯＳトランジスタＱ１、Ｑ
２、Ｑ７、Ｑ８はＷ／Ｌが等しく同一特性を有するもの
が用いられている。ＭＯＳトランジスタＱ９、Ｑ10は、
それぞれ定電圧源Ｖｄとともに定電流源を構成してい
る。
第１の差動回路Ｄ１における第１、第２の電流Ｉ１、Ｉ
２は、入力電圧Ｖｉの電位と、第１の基準電位Ｖｓｓと
の差電圧により制御され、第２の差動回路Ｄ２における
第３、第４の電流Ｉ３、Ｉ４は、フィードバック回路９
を介して入力する帰還電圧の電位と、第２の基準電位Ｖ
ｒｅｆとの差電圧によって制御される。
２は、入力電圧Ｖｉの電位と、第１の基準電位Ｖｓｓと
の差電圧により制御され、第２の差動回路Ｄ２における
第３、第４の電流Ｉ３、Ｉ４は、フィードバック回路９
を介して入力する帰還電圧の電位と、第２の基準電位Ｖ
ｒｅｆとの差電圧によって制御される。
またソース接地出力手段７におけるＭＯＳトランジスタ
Ｑ５のゲートは、第１の差動回路Ｄ１における第１の電
流Ｉ１と、第２の差動回路Ｄ２における第３の電流Ｉ３
との和を第１の和電流（Ｉ１＋Ｉ３）とし、第１の差動
回路Ｄ１における第２の電流Ｉ２と、第２の差動回路Ｄ
２における第４の電流Ｉ４との和を第２の和電流（Ｉ２
＋Ｉ４）としたとき、第１の和電流（Ｉ１＋Ｉ３）と第
２の和電流（Ｉ２＋Ｉ４）との差電流に対応した信号に
より駆動される。カレントミラー回路６の電流反転作
用、およびフイードバック回路９の出力帰還作用によ
り、平衡状態に達したとき、第１〜第４の電流Ｉ１〜Ｉ
４はＩ１＝Ｉ２＝Ｉ３＝Ｉ４で、且つ第１の和電流と、
第２の和電流とは Ｉ１＋Ｉ３＝Ｉ２＋Ｉ４ …(8) が成立する。
Ｑ５のゲートは、第１の差動回路Ｄ１における第１の電
流Ｉ１と、第２の差動回路Ｄ２における第３の電流Ｉ３
との和を第１の和電流（Ｉ１＋Ｉ３）とし、第１の差動
回路Ｄ１における第２の電流Ｉ２と、第２の差動回路Ｄ
２における第４の電流Ｉ４との和を第２の和電流（Ｉ２
＋Ｉ４）としたとき、第１の和電流（Ｉ１＋Ｉ３）と第
２の和電流（Ｉ２＋Ｉ４）との差電流に対応した信号に
より駆動される。カレントミラー回路６の電流反転作
用、およびフイードバック回路９の出力帰還作用によ
り、平衡状態に達したとき、第１〜第４の電流Ｉ１〜Ｉ
４はＩ１＝Ｉ２＝Ｉ３＝Ｉ４で、且つ第１の和電流と、
第２の和電流とは Ｉ１＋Ｉ３＝Ｉ２＋Ｉ４ …(8) が成立する。
また第１、第２の電流源回路１、２における両ＭＯＳト
ランジスタＱ１、Ｑ２の両ゲート間の電位差は０Ｖであ
り、これにしたがって第３、第４の電流源回路１１、１
２における両ＭＯＳトランジスタＱ７、Ｑ８の両ゲート
間の電位差も０Ｖである。
ランジスタＱ１、Ｑ２の両ゲート間の電位差は０Ｖであ
り、これにしたがって第３、第４の電流源回路１１、１
２における両ＭＯＳトランジスタＱ７、Ｑ８の両ゲート
間の電位差も０Ｖである。
入力端子３に、あるレベルの電圧Ｖｉが入力すると、第
１の差動回路Ｄ１における第１の電流Ｉ１と、第２の電
流Ｉ２とはアンバランスになり、一方が増加すると、他
方は等しい量だけ減少する。
１の差動回路Ｄ１における第１の電流Ｉ１と、第２の電
流Ｉ２とはアンバランスになり、一方が増加すると、他
方は等しい量だけ減少する。
そして第１、第２の電流Ｉ１、Ｉ２の変化に伴ない、カ
レントミラー回路およびフィードバック回路９等の作用
で再び前記(3)式の関係が満たされるので、上記第１、
第２の電流Ｉ１、Ｉ２の変化分に等しい量だけ、第２の
差動回路Ｄ２における第３、第４の電流Ｉ３、Ｉ４が変
化する。即ち第１の電流Ｉ１がΔＩ増加すると、第３の
電流Ｉ３がΔＩだけ減少する。
レントミラー回路およびフィードバック回路９等の作用
で再び前記(3)式の関係が満たされるので、上記第１、
第２の電流Ｉ１、Ｉ２の変化分に等しい量だけ、第２の
差動回路Ｄ２における第３、第４の電流Ｉ３、Ｉ４が変
化する。即ち第１の電流Ｉ１がΔＩ増加すると、第３の
電流Ｉ３がΔＩだけ減少する。
これを各ＭＯＳトランジスタＱ１、Ｑ２、Ｑ７、Ｑ８の
ゲート電圧の変化で云えば、第１の差動回路Ｄ１におい
てＭＯＳトランジスタＱ１のゲート電圧に対しＱ２のゲ
ート電圧がΔＶ高くなったとき、第２の差動回路Ｄ２に
おいても、ＭＯＳトランジスタＱ４のゲート電圧に対し
Ｑ３のゲート電圧がΔＶだけ高くなる。
ゲート電圧の変化で云えば、第１の差動回路Ｄ１におい
てＭＯＳトランジスタＱ１のゲート電圧に対しＱ２のゲ
ート電圧がΔＶ高くなったとき、第２の差動回路Ｄ２に
おいても、ＭＯＳトランジスタＱ４のゲート電圧に対し
Ｑ３のゲート電圧がΔＶだけ高くなる。
このようにして、いま入力電圧Ｖｉが＋電圧であるとす
ると、これによりＭＯＳトランジスタＱ１が駆動されて
第１の電流Ｉ１が減少し、第２の電流Ｉ２が増加する。
ると、これによりＭＯＳトランジスタＱ１が駆動されて
第１の電流Ｉ１が減少し、第２の電流Ｉ２が増加する。
第１の電流Ｉ１が減少すると、これに応じてソース接地
出力手段７におけるＭＯＳトランジスタＱ５のドレイン
電流が減少し、出力電圧Ｖ０の電位が増大する。
出力手段７におけるＭＯＳトランジスタＱ５のドレイン
電流が減少し、出力電圧Ｖ０の電位が増大する。
出力電圧Ｖ０が増加すると、これに対応した帰還電圧が
フィードバック回路を介して第４の電流源回路における
ＭＯＳトランジスタＱ８のゲートに帰還され、第４の電
流Ｉ４の減少と第３の電流Ｉ３の増加をもたらす。而し
て第１の電流Ｉ１の減少分と、第３の電流Ｉ３増加分と
が等しくなり、また第２の電流Ｉ２の増加分と第４の電
流Ｉ４の減少分が等しくなると前記(3)式の関係が満た
されて、その状態で安定する。このとき前記したように
第１の差動回路Ｄ１における両ＭＯＳトランジスタ
Ｑ１、Ｑ２のゲート間の電位差は、第２の差動回路Ｄ２
における両ＭＯＳトランジスタＱ７、Ｑ８のゲート間の
電位差と等しくなる。
フィードバック回路を介して第４の電流源回路における
ＭＯＳトランジスタＱ８のゲートに帰還され、第４の電
流Ｉ４の減少と第３の電流Ｉ３の増加をもたらす。而し
て第１の電流Ｉ１の減少分と、第３の電流Ｉ３増加分と
が等しくなり、また第２の電流Ｉ２の増加分と第４の電
流Ｉ４の減少分が等しくなると前記(3)式の関係が満た
されて、その状態で安定する。このとき前記したように
第１の差動回路Ｄ１における両ＭＯＳトランジスタ
Ｑ１、Ｑ２のゲート間の電位差は、第２の差動回路Ｄ２
における両ＭＯＳトランジスタＱ７、Ｑ８のゲート間の
電位差と等しくなる。
而してこの実施例においても前記第１実施例における
(1)、(2)両式が成立する。
(1)、(2)両式が成立する。
したがって電源電圧Ｖｄｄ等にノイズが乗っても、出力
電圧Ｖ０はノイズの影響を受けることがない等の、前記
第１実施例のものと全く同様の効果がこの実施例におい
ても得られる。
電圧Ｖ０はノイズの影響を受けることがない等の、前記
第１実施例のものと全く同様の効果がこの実施例におい
ても得られる。
［第４実施例］ 第５図にはこの発明の第４実施例を示す。この実施例
は、前記第１実施例（第１図）に対する第２実施例（第
３図）の関係と全く同様の関係で、前記第３実施例にお
けるカレントミラー６およびソース接地出力手段７に代
えて、この両者の機能を併せ有するオペアンプＡ２を配
設したものである。
は、前記第１実施例（第１図）に対する第２実施例（第
３図）の関係と全く同様の関係で、前記第３実施例にお
けるカレントミラー６およびソース接地出力手段７に代
えて、この両者の機能を併せ有するオペアンプＡ２を配
設したものである。
作用、効果は前記第３実施例におけるものと、ほぼ同様
である。
である。
［第５実施例］ 第６図にはこの発明の第５実施例を示す。この実施例
は、前記第３実施例（第４図）において、入力端子３を
接続するＭＯＳトランジスタを、第１の差動回路Ｄ１に
おけるＭＯＳトランジスタＱ１のゲートに代えて、これ
とペアトランジスタを構成している他のＭＯＳトランジ
スタＱ２のゲートに接続したものである。その他の構成
は、前記第３実施例のものと同様である。
は、前記第３実施例（第４図）において、入力端子３を
接続するＭＯＳトランジスタを、第１の差動回路Ｄ１に
おけるＭＯＳトランジスタＱ１のゲートに代えて、これ
とペアトランジスタを構成している他のＭＯＳトランジ
スタＱ２のゲートに接続したものである。その他の構成
は、前記第３実施例のものと同様である。
結果だけを述べるとこの実施例においては、電圧ゲイン
Ｇを表わす前記(2)式がその符号のみ異なって次のよう
に表わされる。
Ｇを表わす前記(2)式がその符号のみ異なって次のよう
に表わされる。
Ｇ＝Ｖ０／Ｖｉ＝−（Ｒ１＋Ｒ２）／Ｒ１…(4) (4)式から、この実施例においても、電源電圧Ｖｄｄ等
にノイズが乗っても、出力電圧Ｖ０はノイズの影響を受
けることがない等の前記第３実施例のものと同様の効果
が得られる。
にノイズが乗っても、出力電圧Ｖ０はノイズの影響を受
けることがない等の前記第３実施例のものと同様の効果
が得られる。
［第６実施例］ 第７図にはこの発明の第６実施例を示す。
この実施例は、前記第３実施例（第４図）における第
１、第２の差動回路Ｄ１、Ｄ２の各電流源回路１、２、
１１、１２と第１の基準電位Ｖｓｓとの間に、定電圧源
Ｖｂ１とＭＯＳトランジスタＱ11、Ｑ12からなる定電流
源を配設し、またカレントミラー６の各線路にはＭＯＳ
トランジスタＱ13、Ｑ14のゲート接地回路を配設して、
前記(3)式の成立精度を一層高めたものである。
１、第２の差動回路Ｄ１、Ｄ２の各電流源回路１、２、
１１、１２と第１の基準電位Ｖｓｓとの間に、定電圧源
Ｖｂ１とＭＯＳトランジスタＱ11、Ｑ12からなる定電流
源を配設し、またカレントミラー６の各線路にはＭＯＳ
トランジスタＱ13、Ｑ14のゲート接地回路を配設して、
前記(3)式の成立精度を一層高めたものである。
２個のＭＯＳトランジスタＱ11、Ｑ12はＷ／Ｌが等し
く、しきい値電圧Ｖｔｈ等が同一のものが用いられてい
る。
く、しきい値電圧Ｖｔｈ等が同一のものが用いられてい
る。
安定状態にあるとき、各電流の間に次のような式が成立
する。
する。
Ｉ１＋Ｉ３＋Ｉ７＝Ｉ５ Ｉ２＋Ｉ４＋Ｉ８＝Ｉ６ …(4) Ｉ７＝Ｉ８ …(5) Ｉ５＝Ｉ６ …(6) したがって上記(4)、(5)、(6)式から前記(3)式が成立
し、さらに前記(2)が成立して、この実施例のものも、
電源電圧Ｖｄｄ等にノイズが乗っても、出力電圧Ｖ
０は、ノイズの影響を受けることがない等の前記第３実
施例のものと同様の効果が得られる。
し、さらに前記(2)が成立して、この実施例のものも、
電源電圧Ｖｄｄ等にノイズが乗っても、出力電圧Ｖ
０は、ノイズの影響を受けることがない等の前記第３実
施例のものと同様の効果が得られる。
なお上述の各実施例において各素子はＭＯＳトランジス
タ（ＭＯＳＦＥＴ）で示したが、ＪＦＥＴ、バイポーラ
トランジスタ等のその他の素子を用いることもできる。
またフィードバック回路は、２個の抵抗で構成したが、
Ｃ、Ｒ、Ｌ等を含むその他の素子で構成することもでき
る。
タ（ＭＯＳＦＥＴ）で示したが、ＪＦＥＴ、バイポーラ
トランジスタ等のその他の素子を用いることもできる。
またフィードバック回路は、２個の抵抗で構成したが、
Ｃ、Ｒ、Ｌ等を含むその他の素子で構成することもでき
る。
第１図はこの発明に係る増幅回路の第１実施例を示す回
路図、第２図は同上実施例に適用する第２の基準電位発
生回路の例を示す回路図、第３図はこの発明の第２実施
例を示す回路図、第４図はこの発明の第３実施例を示す
回路図、第５図はこの発明の第４実施例を示す回路図、
第６図はこの発明の第５実施例を示す回路図、第７図は
この発明の第６実施例を示す回路図、第８図はこの発明
に係る増幅回路の後段に接続する増幅回路の一例を示す
回路図、第９図は従来の増幅回路を示す回路図、第１０
図および第１１図はそれぞれ他の従来例を示す路図であ
る。 １：第１の電流源回路、 ２：第２の電流源回路、 ３：入力端子、 ４：帰還入力端子、 ５：第２の基準電位の入力端子、 ６：カレントミラー回路（制御手段）、 ７：出力手段、 ８ａ、８ｂ：出力端子、 ９：フィードバック回路。
路図、第２図は同上実施例に適用する第２の基準電位発
生回路の例を示す回路図、第３図はこの発明の第２実施
例を示す回路図、第４図はこの発明の第３実施例を示す
回路図、第５図はこの発明の第４実施例を示す回路図、
第６図はこの発明の第５実施例を示す回路図、第７図は
この発明の第６実施例を示す回路図、第８図はこの発明
に係る増幅回路の後段に接続する増幅回路の一例を示す
回路図、第９図は従来の増幅回路を示す回路図、第１０
図および第１１図はそれぞれ他の従来例を示す路図であ
る。 １：第１の電流源回路、 ２：第２の電流源回路、 ３：入力端子、 ４：帰還入力端子、 ５：第２の基準電位の入力端子、 ６：カレントミラー回路（制御手段）、 ７：出力手段、 ８ａ、８ｂ：出力端子、 ９：フィードバック回路。
Claims (4)
- 【請求項１】入力信号の電位と第１の基準電位との差電
圧により第１の電流が制御される第１の電流源回路と、 帰還入力端子が備えられ帰還入力の電位と第２の基準電
位との差電圧により第２の電流が制御される第２の電流
源回路と、 前記第１の電流および第２の電流の差電流に応じた信号
で駆動され、該差電流に応じた出力電圧を出力する出力
手段と、 前記出力電圧に応じた帰還電圧を前記帰還入力端子に帰
還し、前記第２の電流を出力電圧に応じて可変するフィ
ードバック回路と、 前記第１の電流が第２の電流と等しくなるように制御す
る制御手段とを有することを特徴とする増幅回路。 - 【請求項２】前記第１の電流源回路の出力点と第２の電
流源回路の出力点がオペアンプの両入力端子にそれぞれ
接続され、該オペアンプから出力電圧が出力されて、当
該オペアンプにより第１の電流が第２の電流と等しくな
るように制御する制御手段、および出力手段を構成した
ことを特徴とする特許請求の範囲第１項記載の増幅回
路。 - 【請求項３】入力信号の電位と第１の基準電位との差電
圧により電流が制御される第１の差動回路と、 帰還入力端子が備えられ帰還入力の電位と第２の基準電
位との差電圧により電流が制御される第２の差動回路
と、 前記第１の差動回路の一方の電流および前記第２の差動
回路の一方の電流の和である第１の和電流と、前記第１
の差動回路の他方の電流および前記第２の差動回路の他
方の電流の和である第２の和電流との差電流に応じた信
号で駆動され、該差電流に応じた出力電圧を出力する出
力手段と、 前記出力電圧に応じた帰還電圧を前記帰還入力端子に帰
還し、前記第１および第２の和電流を出力電圧に応じて
可変するフィードバック回路と、 前記第１の和電流が第２の和電流と等しくなるように制
御する制御手段とを有することを特徴とする増幅回路。 - 【請求項４】前記第１の和電流の出力点と第２の和電流
の出力点がオペアンプの両入力端子にそれぞれ接続さ
れ、該オペアンプから出力電圧が出力されて、当該オペ
アンプにより第１の和電流が第２の和電流と等しくなる
ように制御する制御手段、および出力手段を構成したこ
とを特徴とする特許請求の範囲第３項記載の増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21711985A JPH0612856B2 (ja) | 1985-09-30 | 1985-09-30 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21711985A JPH0612856B2 (ja) | 1985-09-30 | 1985-09-30 | 増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6276907A JPS6276907A (ja) | 1987-04-09 |
| JPH0612856B2 true JPH0612856B2 (ja) | 1994-02-16 |
Family
ID=16699150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21711985A Expired - Fee Related JPH0612856B2 (ja) | 1985-09-30 | 1985-09-30 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612856B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0738539B2 (ja) * | 1987-04-30 | 1995-04-26 | ミツミ電機株式会社 | 音声信号増幅回路 |
| JP3437237B2 (ja) * | 1994-01-21 | 2003-08-18 | 松下電器産業株式会社 | 増幅装置 |
| JP4573602B2 (ja) * | 2004-08-26 | 2010-11-04 | 三洋電機株式会社 | 増幅装置 |
| JPWO2006062172A1 (ja) * | 2004-12-08 | 2008-06-12 | ローム株式会社 | 半導体集積回路、および半導体装置、および光ディスク記録装置 |
| JP2013066055A (ja) * | 2011-09-16 | 2013-04-11 | Azbil Corp | 受信回路 |
| GB2516878B (en) | 2013-08-02 | 2016-12-07 | Cirrus Logic Int Semiconductor Ltd | Read-out for MEMS capacitive transducers |
-
1985
- 1985-09-30 JP JP21711985A patent/JPH0612856B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6276907A (ja) | 1987-04-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |