JP2000215154A - Ｄｍａコントロ―ラ - Google Patents

Abstract

(57)【要約】 【課題】DMA 転送時におけるチャネル遷移待ちによるペ
ナルティの削減を、チャネル毎にバッファを設けること
なしに実現するDMA コントローラを提供する。 【解決手段】DMA 転送要求生成部２は、DMA 転送要求信
号３０によってチャネル毎にDMA 転送要求を行い、DMA
転送要求制御部３がDMA バッファ５をデータ退避用に利
用してDMA 転送を行なうチャネルの決定を行なう。DMA
バッファ５があるチャネルで利用されていても、それよ
り優先度の高いチャネルからの要求があり、かつDMA バ
ッファ５にデータ格納可能な容量がある場合には、優先
度の高いチャネルに遷移して、DMA バッファ５の残量を
利用してDMA 転送を行なう。チャネル遷移待ちにより必
要な処理時間が満たせないことを防ぎ、転送効率を向上
させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デバイス(メモ
リ、I/O)の間のDMA （ダイレクト・メモリ・アクセス）
転送制御を行なうDMA コントローラに関するものであ
る。DMA 転送データを一時的に退避させるDMA バッファ
をチャネル毎に複数備えることなく、DMA バッファを利
用しているチャネルから、異なるチャネルへの遷移を行
なうことによって、チャネル遷移待ちによるペナルティ
を軽減し、転送効率を高めることを図ったDMA コントロ
ーラである。

【０００２】

【従来の技術】従来の技術を図８に示す情報システムを
用いて説明する。

【０００３】このシステムは、DMA コントローラ１００
１、CPU １００２、バスコントローラ１００３、メモリ
１００４、I/Oデバイス１００５、システムバス１００
６で構成される。

【０００４】DMA コントローラ１００１は、CPU１００
２からの要求、具体的にはCPU １００２からバスコント
ローラ１００３の制御を介してDMA コントローラ１００
１の制御レジスタ１０１０にセットされたチャネル、ソ
ースアドレス、デスティネーションアドレス、転送バイ
トサイズの情報に基づいて、バスコントローラ１００３
に対してDMA 転送要求を行なう。

【０００５】DMA コントローラ１００１は、バスコント
ローラ１００３に対してDMA 転送要求信号１０２０をア
サートして転送要求を行ない、ソースへのアクセスでは
DMA転送要求信号１０２０をアサートするサイクルでソ
ースアクセス要求信号１０２１をアサートし、デスティ
ネーションへのアクセスではソースアクセス要求信号を
ネゲートする。その他、要求時にはアドレス１０２２、
転送データサイズ１０２３を出力する。

【０００６】DMA 転送動作のデータの流れとしてはソー
スへのアクセス時には、例えばメモリ１００４からシス
テムバス１００６を経由してDMA コントローラ１００１
のDMA バッファ１０１１に退避され、デスティネーショ
ンへのアクセス時にはDMA バッファ１０１１からシステ
ムバス１００６を経由して、例えばI/Oデバイス１００
５に書き込まれる。これらの転送制御についてはDMA コ
ントローラ１００１の要求に基づいてバスコントローラ
１００３が行なう。

【０００７】DMA コントローラ１００１で、DMA のチャ
ネルをそれまでDMA バッファ１０１１を利用してDMA 転
送していたチャネルから、他のチャネルに遷移する場合
には、異なるチャネルのデータを転送してしまうことを
避けるため、DMA バッファ１０１１にデータがなくなっ
てから行なわれる。

【０００８】

【発明が解決しようとする課題】しかしながら、上記従
来技術においては以下に述べるような問題がある。メモ
リ１００４が例えばSDRAM など複数ワードのデータを連
続して読み出し、もしくは書き込みできるバースト転送
機能を持ったメモリであるとすると、メモリ１００４に
対するアクセスはバースト転送可能なメモリアドレスの
境界まで一度に行なってしまうのが効率的である。この
境界が例えば１６バイト毎に存在する場合に、図９に示
すようにソースアドレス(0x0002)とデスティネーション
アドレス(0x0000)で１６バイト境界でのアラインが異な
る場合に、転送すべきデータが１６バイト境界をまたが
る長い転送を考えると、１回目の転送はソースからのア
ドレス１０２２が0x0002、転送データサイズ１０２３が
0x8(８バイト)の転送となる。１回目のデータをDMA バ
ッファ１０１１に退避した段階では、デスティネーショ
ンのイニシャルアドレス0x0000から次の１６バイト境界
0x0004まで転送すべき16バイトのデータはDMA バッファ
１０１１にはないので、２回目もソースからのアドレス
１０２２が0x0004、転送データサイズ１０２３が0x10(
１６バイト) の転送となる。３回目にはDMA バッファ１
０１１にデスティネーションへ転送するのに充分なデー
タがたまったことから、デスティネーションへのアドレ
ス１０２２が0x0000、転送データサイズ１０２３が0x10
の転送となる。以下４回目はソースからのアドレス１０
２２が0x0008、転送データサイズ１０２３が0x10の転
送、５回目はデスティネーションへのアドレス１０２２
が0x0004、転送データサイズ１０２３が0x10の転送、最
後の６回目は転送すべき残りデータは８バイトになるの
で、デスティネーションへのアドレス１０２２が0x000
8、転送データサイズ１０２３が0x08の転送になる。１
０２４はDMA 転送許可信号、１０２５はリードデータア
クノリッジ、１０２６はライトデータアクノリッジであ
る。

【０００９】図９を例に説明したようにソースアドレス
とデスティネーションアドレスで１６バイト境界でのア
ラインが異なる転送では、デスティネーションに転送す
るのに充分なデータを格納すると、このデータは１６バ
イトを上回った状態になっているため、デスティネーシ
ョンへの転送後にも、完全に一連の転送が完了するまで
は、DMA バッファ１０１１にデータが存在し続けること
になる(例えば３回目の転送後には８バイトのデータが
残る)。

【００１０】そのため、あるチャネルでソースとデステ
ィネーションでアラインのずれたアドレス間でのDMA 転
送を、大量のデータについて行っていたり、極端にアク
セス速度の遅いデバイスに対して行なっていたりする
と、他のチャネルはDMA バッファが空になって利用可能
になるまでの待ち時間によって、要求される処理時間内
での転送を完了できなくなるという問題がある。

【００１１】本発明は、上記の問題点に鑑み、あるチャ
ネルで利用しているDMA バッファについても、格納可能
な容量が残されている場合には、緊急度の高い他のチャ
ネルを優先してDMA バッファを割り当て、その際には、
DMA バッファの残量に応じたDMA 転送制御を行なうこと
で、各チャネル毎にDMA バッファを備えることによる回
路規模の増加を避けつつ、チャネル遷移待ち時間のペナ
ルティを軽減し、転送効率を向上させることができるDM
A コントローラを提供することを目的とする。

【００１２】

【課題を解決するための手段】請求項１記載のDMA コン
トローラは、デバイス間でDMA 転送されるデータを、複
数バイトのデータサイズのDMA バッファに一時的に退避
させることによってDMA 転送を行なうDMA コントローラ
であって、DMA バッファと、複数のチャネルからのDMA
転送要求信号に基づいて、DMA バッファを利用するチャ
ネルを複数のチャネルから決定するDMA 転送要求制御部
と、DMA バッファへのデータアクセス制御を行なうDMA
バッファ制御部とを備え、DMA バッファを利用している
チャネルより、優先度の高いチャネルからの転送要求が
あった場合には、DMA 転送要求制御部が、DMA バッファ
にデータ格納可能な容量があれば、優先度の高いチャネ
ルに対しDMA バッファを利用してDMA 転送することを許
可することを特徴とするものである。

【００１３】請求項１記載のDMA コントローラによれ
ば、DMA 転送要求制御部が、DMA バッファを利用するチ
ャネルの決定を行ない、あるチャネルがDMA バッファを
利用している場合にも、より優先度の高いチャネルの転
送要求があった場合には、DMAバッファにデータ格納可
能な容量があれば、優先度の高いチャネルに遷移して、
その転送制御を優先的に行なう。

【００１４】このように、あるチャネルが利用している
DMA バッファの残量を、より優先度の高いチャネルのDM
A 転送用に用いることによって、チャネル毎にバッファ
を設けることなくしかも回路規模の増加をさけるととも
に、従来のようにあるチャネルが極端に長い時間DMA バ
ッファを利用し続けることによって、別のチャネルがチ
ャネルの遷移待ち時間のペナルティで要求される処理時
間をみたせなくなることを防ぎ、転送効率を向上させる
効果がある。

【００１５】請求項２記載のDMA コントローラは、請求
項１において、優先度の高いチャネルの要求する転送デ
ータサイズが、DMA バッファにデータ格納可能な容量を
上回る場合に、優先度の高いチャネルの要求に対応した
要求を、DMA バッファにデータ格納可能な転送データサ
イズのDMA 転送制御を複数回に分けてDMA 転送要求制御
部に対し行なうDMA 転送要求生成部を有するものであ
る。

【００１６】請求項２記載のDMA コントローラによれ
ば、請求項１と同様な効果のほか、DMA 転送要求を行な
うDMA 転送要求生成部が、DMA バッファにデータ格納可
能な容量を、もともと要求すべき転送データサイズが上
回った場合は、DMA バッファに格納可能な転送データサ
イズに分けて、複数回DMA 転送要求を行なう。

【００１７】このように、チャネルが利用してるDMA バ
ッファの残量があるチャネル行なおうとする転送データ
サイズより少ない場合に、DMA バッファの残量でDMA 転
送可能な複数回の転送に分割して行なうことで、DMA バ
ッファの残量が少ないために、DMA 転送が行なえず、チ
ャネルの遷移待ち時間のペナルティが発生することを防
ぐ効果がある。

【００１８】

【発明の実施の形態】本発明の一実施の形態について図
１から図７を用いて説明する。

【００１９】図２は本発明の一実施の形態によるDMA コ
ントローラを用いた情報システムの構成例であり、図８
のDMA コントローラ１００１がDMA コントローラ１にな
る他は図８に示した従来のシステムと同等のものであ
る。

【００２０】図１は本発明のDMA コントローラ１の構成
を示したものである。DMA コントローラ１はDMA 転送要
求生成部２とDMA 転送要求制御部３、DMA バッファ制御
部４、DMA バッファ５、制御レジスタ６および、DMA デ
ータバス１０、制御データバス１１から構成される。

【００２１】また、DMA コントローラ１は制御のために
DMA バッファライトポインタ１５、DMA バッファリード
ポインタ１６、DMA バッファフルフラグ１７、DMA バッ
ファフラグ１８、DMA バッファロックフラグ１９を有し
ている。

【００２２】DMA 転送要求生成部２の主な制御内容は、
CPU １００２からセットされた制御レジスタ６の情報に
対応するDMA 転送要求を生成することである。

【００２３】DMA 転送要求制御部３の主な制御内容は、
DMA 転送要求生成部２からの要求のチャネル間での調停
を行ないバスコントローラ１００３に対してDMA 転送要
求を行なうことである。

【００２４】DMA バッファ制御部４の主な制御内容は、
バスコントローラ１００３からのアクノリッジ信号のタ
イミングに基づいて、DMA バッファ５へのデータの読み
書きの制御を行なうことである。

【００２５】DMA バッファ５はソースデバイスから読み
出したDMA 転送データをデスティネーションに転送する
までの間、格納するバッファである。

【００２６】制御レジスタ６はDMA コントローラ１の制
御のための設定値を格納するレジスタであり、DMA コン
トローラ１の起動はCPU１００２によってこの制御レジ
スタ６がセットされることで行なわれる。

【００２７】DMA バッファライトポインタ１５は、DMA
バッファ５の次にデータを書き込むべき番地を指すポイ
ンタである。

【００２８】DMA バッファリードポインタ１６は、DMA
バッファ５の次にデータを読み出すべき番地を指すポイ
ンタである。DMA バッファライトポインタ１５とDMA バ
ッファリードポインタ１６はDMA バッファ制御部４によ
ってインクリメントされ、そのポインタは上限値を超え
てインクリメントする場合は、０に戻って続きをインク
リメントすることになる。

【００２９】DMA バッファフルフラグ１７は、DMA バッ
ファ５にデータを書き込む容量のないことを示すフラグ
であり、DMA バッファ制御部４によってセット／クリア
される。

【００３０】DMA バッファフラグ１８は、DMA バッファ
５を使用しているチャネルを示すフラグであり、DMA 転
送要求生成部２によってセット／クリアされる。

【００３１】DMA バッファロックフラグ１９は、DMA バ
ッファ５をロックして排他的に使用しているチャネルを
示すフラグであり、DMA 転送要求制御部３によってセッ
トされ、DMA 転送要求生成部２によってクリアされる。

【００３２】図３にDMA 転送要求生成部２の各チャネル
毎の制御フローチャートを示す。

【００３３】ステップ１０１ではDMA チャネルを起動す
るかを判断する。制御レジスタ６は各チャネル毎に独立
して、ソースアドレス、デスティネーションアドレス、
転送データサイズおよびDMA 転送要求フラグのフィール
ドを有しており、DMA 転送要求生成部２は制御レジスタ
６が新たにセットされ、DMA 転送要求フラグのフィール
ドのセットされたチャネルを起動する。DMA 転送要求フ
ラグのフィールドのセットされていないチャネルではス
テップ１０１で待機し、セットされたチャネルではステ
ップ１０２に遷移する。

【００３４】ステップ１０２ではDMA 転送でソースから
の転送要求を行なうか、デスティネーションへの転送要
求を行なうかを判断する。DMA 転送要求生成部２は、既
に転送されたデータのサイズをカウントするソースデー
タカウンタ２０、デスティネーションデータカウンタ２
１を有し、それぞれはDMA チャネルが起動された直後に
は０の値を示している。ステップ１０２では、ソースデ
ータカウンタ２０とデスティネーションデータカウンタ
２１の値の差が、DMA 転送するデバイスへ１度に転送で
きるデータサイズもしくはDMA バッファ５の残量のいず
れか値の小さい方を上回る場合、もしくはソースデータ
カウンタ２０が全てのデータを転送済みであることを示
す場合に、デスティネーションに転送するのに充分なデ
ータがDMA バッファ５に格納されていると判断し、デス
ティネーションへの転送要求を、そうでない場合にはソ
ースからの転送要求を行なう。DMA バッファ５の残量は
(DMAバッファリードポインタ１６の値) ＞(DMAバッファ
ライトポインタ１５の値)の場合は、(DMAバッファリー
ドポインタ１６の値) - (DMAバッファライトポインタ１
５の値)であり、(DMAバッファリードポインタ１６の値)
＜(DMAバッファライトポインタ１５の値) の場合は、
(DMAバッファ５の総容量) + (DMAバッファリードポイン
タ１６の値) - (DMAバッファライトポインタ１５の値)
で与えられる。

【００３５】ステップ１０３ではDMA 転送要求制御部３
へのDMA 転送要求を行なう。DMA 転送要求制御部３への
DMA 転送要求はDMA 転送要求信号３０をアサートして行
ない、ソースへのアクセス要求ではソースアクセス要求
信号３１をアサートし、デスティネーションへのアクセ
ス要求ではソースアクセス要求信号３１をネゲートす
る。転送データサイズは、DMA 転送するデバイスへ１度
に転送できるデータサイズ、未転送のデータサイズの２
者、もしくはDMA バッファフラグ１８が他のいずれかの
チャネルでセットされている場合はDMA バッファ５の残
量も含めた３者のうち最も値の小さいものを転送データ
サイズ信号３３として出力する。アドレスはステップ１
０２で判断されたソース／デスティネーションへのアク
セスのいずれかの結果に基づいて、ソースの場合は、制
御レジスタ６のソースアドレスのフィールドの値(イニ
シャルアドレス)にソースデータカウンタ２０の値を加
えたものを、デスティネーションの場合は、制御レジス
タ６のデスティネーションアドレスのフィールドの値
(イニシャルアドレス)にデスティネーションデータカウ
ンタ２１の値を加えたものをアドレス３２として出力す
る。

【００３６】ステップ１０４では、DMA 転送要求がDMA
転送要求制御部３に許可されたかを判断する。DMA 転送
要求制御部３からのDMA 転送許可信号３５が要求を行な
っているチャネルに対してアサートされた場合、DMA 転
送の許可がチャネルに与えられたと判断し、DMA バッフ
ァフラグ１８の該当するチャネルのフィールドをセット
して、DMA 転送要求生成部２はステップ１０５へ遷移
し、ネゲートされている場合は、ステップ１０２へ遷移
する。

【００３７】ステップ１０５では、DMA チャネル起動か
らの一連のDMA 転送が終了したかを判断する。デスティ
ネーションデータカウンタ２１の値が、制御レジスタ６
の転送データサイズの値に達している場合は、一連のDM
A 転送が終了したと判断し、DMA バッファフラグ１８と
DMA バッファロックフラグ１９の該当するチャネルのフ
ィールドをクリアしてステップ１０７へ遷移し、そうで
ない場合にはステップ１０６へ遷移する。

【００３８】ステップ１０６では、ソースへのアクセス
要求を行なっていた場合にはソースデータカウンタ２０
を、デスティネーションの場合にはデスティネーション
データカウンタ２１の値を、転送データサイズ信号３３
として出力していた値だけインクリメントする。

【００３９】ステップ１０７では、制御レジスタ６のDM
A 転送要求フラグのフィールドをクリアする。

【００４０】図４にはDMA 転送要求制御部３の制御のフ
ローチャートを示す。

【００４１】ステップ２０１では、DMA 転送要求生成部
２からのDMA 転送要求の有無を調べる。DMA 転送要求信
号３０がいずれかのチャネルについてアサートされてい
る場合は、ステップ２０２へ遷移する。

【００４２】ステップ２０２では、DMA バッファ５がDM
A 転送要求を行なってきたチャネルによってロックされ
ているかを判断する。DMA 転送要求生成部２はDMA バッ
ファがあるチャネルによって専有されていることを示す
ロックフラグ１９の示すチャネル以外からのDMA 転送要
求を受け付けない。DMA バッファロックフラグ１９のセ
ットされていて、かつDMA バッファ５をロックしている
チャネルからの要求がない場合はステップ２０２で待機
し、そうでない場合はステップ２０３に遷移する。

【００４３】ステップ２０３では、DMA 転送要求を行な
ってきたチャネルのうち、優先順位に基づいてどのチャ
ネルにアクセス権を与えるかを決定するアービトレーシ
ョンを行なう。DMA バッファロックフラグ１９の示すチ
ャネルからの要求は必ずアービトレーションに勝つ。

【００４４】ステップ２０４では、アービトレーション
に勝ってアクセス権の与えられるチャネル以外のチャネ
ルが、DMA バッファ５を利用しているかを判断する。DM
A 転送要求生成部２はDMA バッファフラグ１８がセット
されていれば、これが示すチャネルがDMA バッファ５を
利用していると判断する。アービトレーションに勝って
アクセス権の与えられるチャネル以外のチャネルが、DM
A バッファ５を利用している場合にはステップ２０５
に、そうでない場合にはステップ２０６に遷移する。

【００４５】ステップ２０５では、DMA バッファ５にデ
ータ格納可能な容量があるかを判断する。DMA 転送要求
生成部２はDMA バッファフルフラグ１７がセットされて
いれば、DMA バッファに書き込む容量がないと判断しス
テップ２０２に、 セットされていない場合には、ステ
ップ２０６に遷移する。

【００４６】ステップ２０６では、実際にバスアクセス
の制御を行なっているバスコントローラ１００３に対す
るアクセス要求を行なう。DMA 転送要求生成部２はDMA
転送要求信号１０２０をアサートして要求をおこない、
DMA バッファロックフラグ１９の示すDMA バッファ５を
ロックしているチャネル、もしくはステップ２０３のア
ービトレーションで決定したチャネルのソースアクセス
要求信号３１、アドレス３２、転送データサイズ信号３
３を、それぞれソースアクセス要求信号１０２１、アド
レス１０２２、転送データサイズ信号１０２３として出
力する。

【００４７】ステップ２０７では、バスコントローラ１
００３がDMA 転送要求に対する許可をDMA 転送許可信号
１０２４をアサートしてきた場合、DMA 転送要求生成部
２に対してDMA 転送が受理されたことをDMA 転送許可信
号３５をアサートして通知する。ここで、DMA バッファ
フラグ１８のいずれかのチャネルでセットされている場
合は、DMA バッファロックフラグ１９のDMA 転送許可す
るチャネルのフィールドをセットする。

【００４８】図５には、DMA バッファ制御部４の制御の
フローチャートを示す。

【００４９】ステップ３０１では、バスコントローラ１
００３からのリードデータアクノリッジ信号１０２５が
アサートされた場合、DMA バッファへのデータ書き込み
制御のため、ステップ３０２に遷移し、アサートされて
いない場合には、ステップ３０４に遷移する。

【００５０】ステップ３０２では、DMA バッファライト
ポインタ１５の指すDMA バッファ５の領域にDMA データ
バス１０のデータを、リードデータアクノリッジ信号１
０２５に基づくタイミングで書き込む。

【００５１】ステップ３０３では、書き込んだデータサ
イズの分、DMA バッファライトポインタ１５をインクリ
メントする。この際、DMA バッファライトポインタ１５
が上限値に達した場合には、ラップアラウンドして０に
戻り、そこから再びインクリメントする。インクリメン
トしてDMA バッファリードポインタ１６の１つ手前の値
になった場合にはDMA バッファフルフラグ１７をセット
する。

【００５２】ステップ３０４では、バスコントローラ１
００３からのライトデータアクノリッジ信号１０２６が
アサートされた場合、DMA バッファからののデータ読み
だし制御のため、ステップ３０５に遷移し、アサートさ
れていない場合には、ステップ３０１に遷移する。

【００５３】ステップ３０５では、DMA バッファリード
ポインタ１６の指すDMA バッファ５の領域のデータを、
ライトデータアクノリッジ信号１０２６に基づくタイミ
ングで読み出す。

【００５４】ステップ３０６では、読み出したデータサ
イズの分、DMA バッファリードポインタ１６をインクリ
メントする。この際、DMA バッファフルフラグ１７をク
リアする。DMA バッファリードポインタ１６が上限値に
達した場合には、ラップアラウンドして０に戻り、そこ
から再びインクリメントする。

【００５５】図６にはDMA バッファ５の構造について示
したものである。DMA バッファ５のサイズとしては、転
送効率の向上という点から、バス上のデバイスに一度に
転送可能なデータサイズの２倍であることが望ましく、
本発明の目的から、FIFOのようなものではなく、データ
がバッファの複数の番地から読み出せる必要がある。図
６の例ではDMA バッファ５はライトデータセレクタ５
１、リードデータセレクタ５２、データバッファ５３で
構成され、ライトデータセレクタ５１はDMA バッファラ
イトポインタ１５の、リードデータセレクタ５２はDMA
バッファリードポインタ１６の指す番地をセレクトす
る。

【００５６】以上のように構成されたDMA コントローラ
１の動作について図７のタイミングチャートを用いて説
明する。

【００５７】図７はチャネル１でソースアドレス0x000
2、デスティネーションアドレス0x0010、転送データサ
イズ24バイトのDMA 転送、チャネル２でソースアドレス
0x1000、デスティネーションアドレス0x1010、転送デー
タサイズ16バイトのDMA 転送を行なう場合の例である。
この例ではチャネル２の優先順位がチャネル１より高
く、DMA バッファ５の容量が32バイト、１回のアクセス
で転送可能なデータサイズは4バイト×4の16バイトとす
る。

【００５８】まずチャネル１のDMA が先に起動され、DM
A 転送要求生成部２はチャネル１のDMA 転送要求信号３
０、ソースアクセス信号３１をアサートし、アドレスに
0x0002、転送データサイズ信号に0x08を出力する。この
要求はDMA 転送要求制御部３によってサンプリングタイ
ミングS1で許可され、4バイト×2回のソースからのDMA
転送が行なわれる。

【００５９】さらに残りのデータをソースから転送する
ため、DMA 転送要求生成部２はチャネル１のDMA 転送要
求信号３０、ソースアクセス要求信号３１をアサート
し、アドレスに0x0004、転送データサイズ信号に0x10を
出力する。この要求はサンプリングタイミングS2で許可
され、4バイト×4回のソースからのDMA 転送が行なわれ
る。

【００６０】次にチャネル２のDMA が起動され、DMA 転
送要求生成部２はチャネル１のデスティネーションへの
転送要求と、チャネル２のソースからの転送要求を行な
う。ここでチャネル２は16バイトの転送をしたいところ
であるが、DMA バッファ５の残量が8 バイトなので8 バ
イトの転送要求を行なう。具体的には、チャネル１のDM
A 転送要求信号３０、ソースアクセス信号３１をネゲー
トし、アドレスに0x0010、転送データサイズ信号に0x10
を出力し、チャネル２ではDMA 転送要求信号３０、ソー
スアクセス信号３１をアサートし、アドレスに0x1000、
転送データサイズ信号に0x08を出力する。サンプリング
タイミングS3でDMA 転送要求制御部３は、優先度の高い
チャネル２の転送を許可し、以後サンプリングタイミン
グS6でチャネル２のデスティネーションへのアクセスを
許可するまで、チャネル２の転送を行なう。

【００６１】チャネル２の転送完了によってサンプリン
グタイミングS7以降、DMA バッファ５に格納されていた
チャネル１のデータのデスティネーションへの転送が行
なわれ、サンプリングタイミングS8で許可した転送で、
チャネル１についても一連の転送が完了する。

【００６２】

【発明の効果】請求項１記載のDMA コントローラによれ
ば、あるチャネルが利用しているDMAバッファの残量
を、より優先度の高いチャネルのDMA 転送用に用いるこ
とによって、チャネル毎にバッファを設けることなくし
かも回路規模の増加をさけるとともに、従来のようにあ
るチャネルが極端に長い時間DMA バッファを利用し続け
ることによって、別のチャネルがチャネルの遷移待ち時
間のペナルティで要求される処理時間をみたせなくなる
ことを防ぎ、転送効率を向上させる効果がある。

【００６３】請求項２記載のDMA コントローラによれ
ば、請求項１と同様な効果のほか、チャネルが利用して
るDMA バッファの残量があるチャネル行なおうとする転
送データサイズより少ない場合に、DMA バッファの残量
でDMA 転送可能な複数回の転送に分割して行なうこと
で、DMA バッファの残量が少ないために、DMA 転送が行
なえず、チャネルの遷移待ち時間のペナルティが発生す
ることを防ぐ効果がある。

【図面の簡単な説明】

【図１】本発明のDMA コントローラ１の構成図である。

【図２】本発明のDMA コントローラ１を用いた情報シス
テムの構成図である。

【図３】DMA 転送要求生成部２の制御フローチャートで
ある。

【図４】DMA 転送要求制御部３の制御フローチャートで
ある。

【図５】DMA バッファ制御部４の制御フローチャートで
ある。

【図６】DMA バッファ５の構成図である。

【図７】DMA コントローラ１のDMA 転送動作を示すタイ
ミングチャートである。

【図８】従来のDMA コントローラ情報システムの構成図
である。

【図９】DMA バッファを利用し続けるDMA 転送の例を示
したアドレス図である。

【符号の説明】

１ DMA コントローラ ２ DMA 転送要求生成部 ３ DMA 転送要求制御部 ４ DMA バッファ制御部 ５ DMA バッファ ６ 制御レジスタ １０ DMA データバス １１ 制御バス １５ DMA バッファライトポインタ １６ DMA バッファリードポインタ １７ DMA バッファフルフラグ １８ DMA バッファフラグ ３０ DMA 転送要求信号 ３１ ソースアクセス要求信号 ３２ アドレス ３３ 転送データサイズ信号 ３５ DMA 転送許可信号 １０２０ DMA 転送要求信号 １０２１ ソースアクセス要求信号 １０２２ アドレス １０２３ 転送データサイズ信号 １０２４ DMA 転送許可信号 １０２５ リードデータアクノリッジ １０２６ ライトデータアクノリッジ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 デバイス間でDMA 転送されるデータを、
   複数バイトのデータサイズのDMA バッファに一時的に退
   避させることによってDMA 転送を行なうDMAコントロー
   ラであって、前記DMA バッファと、複数のチャネルから
   のDMA 転送要求信号に基づいて、前記DMA バッファを利
   用するチャネルを前記複数のチャネルから決定するDMA
   転送要求制御部と、前記DMA バッファへのデータアクセ
   ス制御を行なうDMA バッファ制御部とを備え、前記DMA
   バッファを利用している前記チャネルより、優先度の高
   いチャネルからの転送要求があった場合には、前記DMA
   転送要求制御部が、前記DMA バッファにデータ格納可能
   な容量があれば、前記優先度の高いチャネルに対し前記
   DMA バッファを利用してDMA 転送することを許可するこ
   とを特徴とするDMA コントローラ。
2. 【請求項２】 優先度の高いチャネルの要求する転送デ
   ータサイズが、DMAバッファにデータ格納可能な容量を
   上回る場合に、前記優先度の高いチャネルの要求に対応
   した要求を、前記DMA バッファにデータ格納可能な転送
   データサイズのDMA 転送制御を複数回に分けて前記DMA
   転送要求制御部に対し行なうDMA 転送要求生成部を有す
   る請求項１記載のDMA コントローラ。