JPH04306748A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH04306748A JPH04306748A JP3071364A JP7136491A JPH04306748A JP H04306748 A JPH04306748 A JP H04306748A JP 3071364 A JP3071364 A JP 3071364A JP 7136491 A JP7136491 A JP 7136491A JP H04306748 A JPH04306748 A JP H04306748A
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- buffer circuit
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- circuit
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0804—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with main memory updating
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置に関し、特
に主記憶部に対するデータ及びアドレスを一時記憶する
ライトバッファ回路を備えた情報処理装置に関する。
に主記憶部に対するデータ及びアドレスを一時記憶する
ライトバッファ回路を備えた情報処理装置に関する。
【０００２】
【従来の技術】計算機システム等の情報処理装置におい
て、主記憶アクセスを高速化するための手段としてキャ
ッシュメモリが用いられている。これは、プログラムや
データアクセスの空間的，時間的局所性を利用し、一度
主記憶部にアクセスした値を、より高速にアクセスでき
るキャッシュメモリに保存しておき、二度目以降のアク
セスは主記憶部ではなくキャッシュメモリに対して行う
ものである。
て、主記憶アクセスを高速化するための手段としてキャ
ッシュメモリが用いられている。これは、プログラムや
データアクセスの空間的，時間的局所性を利用し、一度
主記憶部にアクセスした値を、より高速にアクセスでき
るキャッシュメモリに保存しておき、二度目以降のアク
セスは主記憶部ではなくキャッシュメモリに対して行う
ものである。
【０００３】一般的に用いられるキャッシュメモリの制
御方式の一つにライトスルー方式がある。このライトス
ルー方式を採用した情報処理装置では、キャッシュメモ
リに書込みを行う時は、必ず主記憶部にもライトアクセ
スを行う。これは主記憶部とキャッシュメモリとのデー
タの一貫性を保つのに都合のよい方式であるが、主記憶
部への書込みはキャッシュメモリと比べ、数倍の時間が
かかり、またプログラム中のストア命令の比率が増大す
ると周辺Ｉ／Ｏ機器等とのバスの競合が発生し性能が大
きく低下する。
御方式の一つにライトスルー方式がある。このライトス
ルー方式を採用した情報処理装置では、キャッシュメモ
リに書込みを行う時は、必ず主記憶部にもライトアクセ
スを行う。これは主記憶部とキャッシュメモリとのデー
タの一貫性を保つのに都合のよい方式であるが、主記憶
部への書込みはキャッシュメモリと比べ、数倍の時間が
かかり、またプログラム中のストア命令の比率が増大す
ると周辺Ｉ／Ｏ機器等とのバスの競合が発生し性能が大
きく低下する。
【０００４】この性能低下を補うために、ＣＰＵと主記
憶部との間にライトバッファ回路が設けられることがあ
る。このような情報処理装置の一例を図４に示す。また
、この情報処理装置のライトバッファ回路の具体例を図
５に示す。
憶部との間にライトバッファ回路が設けられることがあ
る。このような情報処理装置の一例を図４に示す。また
、この情報処理装置のライトバッファ回路の具体例を図
５に示す。
【０００５】この情報処理装置においては、ＣＰＵ１が
主記憶部５に書込みを行う必要があるとき、実際には主
記憶部５はアクセスせず、アドレスとデータとをライト
バッファ回路４ｘ中のＦＩＦＯ型のアドレスバッファ回
路４１及びデータバッファ回路４３ｘに書込む。ＣＰＵ
１はライトアクセスを終了し、次の命令を実行してしま
う。主記憶部５への書込みはライトバッファ回路４ｘが
行う。ライトバッファ回路４ｘへの書込みはキャッシュ
メモリ３への書込みと同時に行われるため、一般にＣＰ
Ｕ１は動作を中断する事なく実行を続けることができる
。
主記憶部５に書込みを行う必要があるとき、実際には主
記憶部５はアクセスせず、アドレスとデータとをライト
バッファ回路４ｘ中のＦＩＦＯ型のアドレスバッファ回
路４１及びデータバッファ回路４３ｘに書込む。ＣＰＵ
１はライトアクセスを終了し、次の命令を実行してしま
う。主記憶部５への書込みはライトバッファ回路４ｘが
行う。ライトバッファ回路４ｘへの書込みはキャッシュ
メモリ３への書込みと同時に行われるため、一般にＣＰ
Ｕ１は動作を中断する事なく実行を続けることができる
。
【０００６】しかしここで、データが更新される場合、
一時的にライトバッファ回路４ｘと主記憶部５との値が
異なり、一致性が保たれないことがあるため、この値を
再アクセスする時は特別の配慮を払う必要がある。
一時的にライトバッファ回路４ｘと主記憶部５との値が
異なり、一致性が保たれないことがあるため、この値を
再アクセスする時は特別の配慮を払う必要がある。
【０００７】例えば、ＣＰＵ１が、ライトバッファ回路
４ｘに書込みを行い、ライトバッファ回路４ｘが主記憶
部５にそのデータを書込もうとしたが、バスが使用中で
書込みができない状態であるとする。この時、プログラ
ムは既に先に進んでいて先ほど書込んだ値をまた使用し
ようとしてＣＰＵ１が主記憶部５をアクセスすると、ま
だ更新されていないデータを読出してしまう。これを防
ぐために、従来のライトバッファ回路４ｘは、アドレス
バッファ回路４１の各出力に比較器ＣＰ１〜ＣＰｎを接
続した比較回路４２を設け、アドレスの一致するものが
あればＯＲ回路４４から一致信号ＥＱを外部に出力する
。この一致信号ＥＱを用いて主記憶部５へのリードアク
セスを一時中断し、ライトバッファ回路４ｘの内容をす
べて主記憶部５に書戻したあとでリードアクセスを再開
するようにしていた。
４ｘに書込みを行い、ライトバッファ回路４ｘが主記憶
部５にそのデータを書込もうとしたが、バスが使用中で
書込みができない状態であるとする。この時、プログラ
ムは既に先に進んでいて先ほど書込んだ値をまた使用し
ようとしてＣＰＵ１が主記憶部５をアクセスすると、ま
だ更新されていないデータを読出してしまう。これを防
ぐために、従来のライトバッファ回路４ｘは、アドレス
バッファ回路４１の各出力に比較器ＣＰ１〜ＣＰｎを接
続した比較回路４２を設け、アドレスの一致するものが
あればＯＲ回路４４から一致信号ＥＱを外部に出力する
。この一致信号ＥＱを用いて主記憶部５へのリードアク
セスを一時中断し、ライトバッファ回路４ｘの内容をす
べて主記憶部５に書戻したあとでリードアクセスを再開
するようにしていた。
【０００８】またこの場合、目的のデータのみを先に主
記憶部５に書戻してしまうと、主記憶部５に書込む順序
がライトバッファ回路４ｘに書込んだ順序と同じでなく
なるため、周辺Ｉ／Ｏ機器の動作が保証されない事もあ
るので、容易に行うことは出来ない。
記憶部５に書戻してしまうと、主記憶部５に書込む順序
がライトバッファ回路４ｘに書込んだ順序と同じでなく
なるため、周辺Ｉ／Ｏ機器の動作が保証されない事もあ
るので、容易に行うことは出来ない。
【０００９】
【発明が解決しようとする課題】上述した従来の情報処
理装置は、データが更新される場合、一時的にライトバ
ッファ回路４ｘと主記憶部５との値が一致しないことを
避けるために、アドレスバッファ回路４１のアドレスに
リードアクセスするアドレスと一致するものがあると一
致信号ＥＱを出力して主記憶部５へのリードアクセスを
一時中断し、ライトバッファ回路４ｘの内容を主記憶部
５へ書戻したあとでリードアクセスを再開する構成とな
っているので、アクセスタイムが長くなるという問題点
があった。
理装置は、データが更新される場合、一時的にライトバ
ッファ回路４ｘと主記憶部５との値が一致しないことを
避けるために、アドレスバッファ回路４１のアドレスに
リードアクセスするアドレスと一致するものがあると一
致信号ＥＱを出力して主記憶部５へのリードアクセスを
一時中断し、ライトバッファ回路４ｘの内容を主記憶部
５へ書戻したあとでリードアクセスを再開する構成とな
っているので、アクセスタイムが長くなるという問題点
があった。
【００１０】
【課題を解決するための手段】本発明の情報処理装置は
、プログラムに従って各部の制御及びデータの処理を行
うＣＰＵと、前記プログラム及びデータを記憶すると共
に指定されたアドレスへのプログラム及びデータの書込
み，記憶、指定されたアドレスからのプログラム及びデ
ータの読出しを行う主記憶部と、ライトアクセス時入力
されたアドレスを記憶する複数段のアドレスバッファを
備えたＦＩＦＯ型のアドレスバッファ回路、入力された
アドレスと前記各アドレスバッファに記憶されているア
ドレスとをそれぞれ対応して比較しこれらが一致したと
き能動レベルの一致信号を出力する複数の比較器を備え
た比較回路、前記各アドレスバッファとそれぞれ対応す
る複数のデータバッファを備え前記ライトアクセス時入
力されたデータを記憶しリードアクセス時能動レベルの
前記一致信号と対応するデータバッファのデータを読出
すＦＩＦＯ型のデータバッファ回路、及び前記各比較器
からの一致信号の論理和をとり出力するＯＲ回路を含む
ライトバッファ回路と、前記主記憶部及びライトバッフ
ァへのアドレスを伝達するアドレスバスと、前記ＣＰＵ
、ライトバッファ回路、及び主記憶部間のデータを伝達
するデータバスと、前記リードアクセス時、前記ＯＲ回
路からの一致信号が能動レベルのとき所定の期間前記Ｃ
ＰＵ及びライトバッファ回路間のアドレスバスと前記ラ
イトバッファ回路及び主記憶部間のアドレスバッファと
を切離す第１のトライステートバッファ回路と、前記リ
ードアクセス時、前記ＯＲ回路からの一致信号が能動レ
ベルのとき所定の期間前記ＣＰＵ及びライトバッファ回
路間のデータバスと前記ライトバッファ回路及び主記憶
部間のデータバスとを切離す第２のトライステートバッ
ファ回路とを有している。
、プログラムに従って各部の制御及びデータの処理を行
うＣＰＵと、前記プログラム及びデータを記憶すると共
に指定されたアドレスへのプログラム及びデータの書込
み，記憶、指定されたアドレスからのプログラム及びデ
ータの読出しを行う主記憶部と、ライトアクセス時入力
されたアドレスを記憶する複数段のアドレスバッファを
備えたＦＩＦＯ型のアドレスバッファ回路、入力された
アドレスと前記各アドレスバッファに記憶されているア
ドレスとをそれぞれ対応して比較しこれらが一致したと
き能動レベルの一致信号を出力する複数の比較器を備え
た比較回路、前記各アドレスバッファとそれぞれ対応す
る複数のデータバッファを備え前記ライトアクセス時入
力されたデータを記憶しリードアクセス時能動レベルの
前記一致信号と対応するデータバッファのデータを読出
すＦＩＦＯ型のデータバッファ回路、及び前記各比較器
からの一致信号の論理和をとり出力するＯＲ回路を含む
ライトバッファ回路と、前記主記憶部及びライトバッフ
ァへのアドレスを伝達するアドレスバスと、前記ＣＰＵ
、ライトバッファ回路、及び主記憶部間のデータを伝達
するデータバスと、前記リードアクセス時、前記ＯＲ回
路からの一致信号が能動レベルのとき所定の期間前記Ｃ
ＰＵ及びライトバッファ回路間のアドレスバスと前記ラ
イトバッファ回路及び主記憶部間のアドレスバッファと
を切離す第１のトライステートバッファ回路と、前記リ
ードアクセス時、前記ＯＲ回路からの一致信号が能動レ
ベルのとき所定の期間前記ＣＰＵ及びライトバッファ回
路間のデータバスと前記ライトバッファ回路及び主記憶
部間のデータバスとを切離す第２のトライステートバッ
ファ回路とを有している。
【００１１】また、ライトバッファ回路に、能動レベル
の一致信号と対応するアドレスの内容を記憶する出力段
ポインタを設け、この出力段ポインタの内容によりデー
タバッファ回路のデータを読出して構成される。
の一致信号と対応するアドレスの内容を記憶する出力段
ポインタを設け、この出力段ポインタの内容によりデー
タバッファ回路のデータを読出して構成される。
【００１２】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１３】図１は本発明の第１の実施例を示すブロッ
ク図である。
ク図である。
【００１４】この実施例は、プログラムに従って各部の
制御及びデータの処理を行うＣＰＵ１と、プログラム及
びデータを記憶すると共に指定されたアドレスへのプロ
グラム及びデータの書込み，記憶，指定されたアドレス
からのプログラム及びデータの読出しを行う主記憶部５
と、ＣＰＵ１が主記憶部５に一度アクセスしたときその
命令及びデータを記憶しておく命令キャッシュメモリ２
及びデータキャッシュメモリ３と、図２に示すようにラ
イトアクセス時入力されたアドレスＡＤＩを記憶する複
数段のアドレスバッファＡＢ１〜ＡＢｎを備えたＦＩＦ
Ｏ型のアドレスバッファ回路４１、入力されたアドレス
ＡＤＩと各アドレスバッファＡＢ１〜ＡＢｎに記憶され
ているアドレスとをそれぞれ対応して比較しこれらが一
致したとき能動レベルの一致信号ＥＱ１〜ＥＱｎを出力
する複数の比較器ＣＰ１〜ＣＰｎを備えた比較回路４２
、各アドレスバッファＡＢ１〜ＡＢｎとそれぞれ対応す
る複数のデータバッファＤＢ１〜ＤＢｎを備えライトア
クセス時入力されたデータを記憶しリードアクセス時能
動レベルの一致信号（ＥＱ１〜ＥＱｎの１つ）と対応す
るデータバッファのデータを読出すＦＩＦＯ型のデータ
バッファ回路４３、及び各比較器ＣＰ１〜ＣＰｎからの
一致信号ＥＱ１〜ＥＱｎの論理和をとり一致信号ＥＱを
出力するＯＲ回路４４を含むライトバッファ回路４と、
主記憶部５，ライトバッファ回路４，命令キャッシュメ
モリ２，及びデータキャッシュメモリ３へのアドレスを
伝達するアドレスバス６ａ，６ｂと、ＣＰＵ１，命令キ
ャッシュメモリ２，データキャッシュメモリ３，ライト
バッファ回路４，及び主記憶部５間のデータを伝達する
データバス７ａ，７ｂと、リードアクセス時、ＯＲ回路
４４からの一致信号ＥＱが能動レベルのとき所定の期間
ＣＰＵ１，命令キャッシュメモリ２，データキャッシュ
メモリ３，及びライトバッファ回路４間のアドレスバス
６ａとライトバッファ回路４及び主記憶部５間のアドレ
スバス６ｂとを切離す第１のトライステートバッファ回
路の単方向トライステートバッファ８と、リードアクセ
ス時、ＯＲ回路４４からの一致信号ＥＱが能動レベルの
とき所定の期間ＣＰＵ１，命令キャッシュメモリ２，デ
ータキャッシュメモリ３，及びライトバッファ回路４間
のデータバス７ａとライトバッファ回路４及び主記憶部
５間のデータバス７ｂとを切離す第２のトライステート
バッファ回路の双方向トライステートバッファ９とを有
する構成となっている。
制御及びデータの処理を行うＣＰＵ１と、プログラム及
びデータを記憶すると共に指定されたアドレスへのプロ
グラム及びデータの書込み，記憶，指定されたアドレス
からのプログラム及びデータの読出しを行う主記憶部５
と、ＣＰＵ１が主記憶部５に一度アクセスしたときその
命令及びデータを記憶しておく命令キャッシュメモリ２
及びデータキャッシュメモリ３と、図２に示すようにラ
イトアクセス時入力されたアドレスＡＤＩを記憶する複
数段のアドレスバッファＡＢ１〜ＡＢｎを備えたＦＩＦ
Ｏ型のアドレスバッファ回路４１、入力されたアドレス
ＡＤＩと各アドレスバッファＡＢ１〜ＡＢｎに記憶され
ているアドレスとをそれぞれ対応して比較しこれらが一
致したとき能動レベルの一致信号ＥＱ１〜ＥＱｎを出力
する複数の比較器ＣＰ１〜ＣＰｎを備えた比較回路４２
、各アドレスバッファＡＢ１〜ＡＢｎとそれぞれ対応す
る複数のデータバッファＤＢ１〜ＤＢｎを備えライトア
クセス時入力されたデータを記憶しリードアクセス時能
動レベルの一致信号（ＥＱ１〜ＥＱｎの１つ）と対応す
るデータバッファのデータを読出すＦＩＦＯ型のデータ
バッファ回路４３、及び各比較器ＣＰ１〜ＣＰｎからの
一致信号ＥＱ１〜ＥＱｎの論理和をとり一致信号ＥＱを
出力するＯＲ回路４４を含むライトバッファ回路４と、
主記憶部５，ライトバッファ回路４，命令キャッシュメ
モリ２，及びデータキャッシュメモリ３へのアドレスを
伝達するアドレスバス６ａ，６ｂと、ＣＰＵ１，命令キ
ャッシュメモリ２，データキャッシュメモリ３，ライト
バッファ回路４，及び主記憶部５間のデータを伝達する
データバス７ａ，７ｂと、リードアクセス時、ＯＲ回路
４４からの一致信号ＥＱが能動レベルのとき所定の期間
ＣＰＵ１，命令キャッシュメモリ２，データキャッシュ
メモリ３，及びライトバッファ回路４間のアドレスバス
６ａとライトバッファ回路４及び主記憶部５間のアドレ
スバス６ｂとを切離す第１のトライステートバッファ回
路の単方向トライステートバッファ８と、リードアクセ
ス時、ＯＲ回路４４からの一致信号ＥＱが能動レベルの
とき所定の期間ＣＰＵ１，命令キャッシュメモリ２，デ
ータキャッシュメモリ３，及びライトバッファ回路４間
のデータバス７ａとライトバッファ回路４及び主記憶部
５間のデータバス７ｂとを切離す第２のトライステート
バッファ回路の双方向トライステートバッファ９とを有
する構成となっている。
【００１５】次にこの実施例の動作について説明する。
【００１６】ＣＰＵ１が主記憶部５にライトアクセスを
行うときは実際には主記憶部５には書込まず、ライトバ
ッファ回路４中のアドレスバッファ回路４１及びデータ
バッファ回路４３にそれぞれアドレスＡＤＩとデータＤ
Ｔを書込み、書込みが終了するとライトバッファ回路４
は書込み終了信号をＣＰＵ１に伝え、ＣＰＵ１は動作を
続行する。
行うときは実際には主記憶部５には書込まず、ライトバ
ッファ回路４中のアドレスバッファ回路４１及びデータ
バッファ回路４３にそれぞれアドレスＡＤＩとデータＤ
Ｔを書込み、書込みが終了するとライトバッファ回路４
は書込み終了信号をＣＰＵ１に伝え、ＣＰＵ１は動作を
続行する。
【００１７】ライトバッファ回路４が空で無いときはラ
イトバッファ回路４は主記憶部５に書込みを行う。この
主記憶部５へのデータの書込みはライトバッファ回路４
に入力された順序で行う。
イトバッファ回路４は主記憶部５に書込みを行う。この
主記憶部５へのデータの書込みはライトバッファ回路４
に入力された順序で行う。
【００１８】ＣＰＵ１が主記憶部５にリードアクセスを
行った時、アドレスＡＤＩはライトバッファ回路４と主
記憶部５の両方に転送される。リードアクセス時にはラ
イトバッファ回路４には書込みは行わない。ライトバッ
ファ回路４に転送されたアドレスバス６ａ上のアドレス
ＡＤＩは比較回路４２でアドレスバッファ回路４１の内
容と比較され、一致信号ＥＱ１〜ＥＱｎとして出力され
る。これら一致信号ＥＱ１〜ＥＱｎのうち、どれか一つ
でも能動レベルのものがあれば外部に一致信号ＥＱが出
力する。また、能動レベルの一致信号（ＥＱ１〜ＥＱｎ
）によって対応するデータバッファＤＢ１〜ＤＢｎの内
容を読出す。この際、アドレスバス６ａとアドレスバス
６ｂ、データバス７ａとデータバス７ｂとをそれぞれ切
離し別のバスとして使用する。このため、ライトバッフ
ァ回路４から主記憶部５への書戻し動作と同時にライト
バッファ回路４からＣＰＵ１へデータを転送することが
できる。
行った時、アドレスＡＤＩはライトバッファ回路４と主
記憶部５の両方に転送される。リードアクセス時にはラ
イトバッファ回路４には書込みは行わない。ライトバッ
ファ回路４に転送されたアドレスバス６ａ上のアドレス
ＡＤＩは比較回路４２でアドレスバッファ回路４１の内
容と比較され、一致信号ＥＱ１〜ＥＱｎとして出力され
る。これら一致信号ＥＱ１〜ＥＱｎのうち、どれか一つ
でも能動レベルのものがあれば外部に一致信号ＥＱが出
力する。また、能動レベルの一致信号（ＥＱ１〜ＥＱｎ
）によって対応するデータバッファＤＢ１〜ＤＢｎの内
容を読出す。この際、アドレスバス６ａとアドレスバス
６ｂ、データバス７ａとデータバス７ｂとをそれぞれ切
離し別のバスとして使用する。このため、ライトバッフ
ァ回路４から主記憶部５への書戻し動作と同時にライト
バッファ回路４からＣＰＵ１へデータを転送することが
できる。
【００１９】この実施例では、ライトバッファ回路４の
主記憶部５への書込み動作は、ＣＰＵ１へのデータの転
送とは独立して行えるため、ライトバッファ回路４から
ＣＰＵ１へデータの転送が起きたときでも、主記憶部へ
の書込み動作は継続して行える。従ってアクセスタイム
を短くすることができる。
主記憶部５への書込み動作は、ＣＰＵ１へのデータの転
送とは独立して行えるため、ライトバッファ回路４から
ＣＰＵ１へデータの転送が起きたときでも、主記憶部へ
の書込み動作は継続して行える。従ってアクセスタイム
を短くすることができる。
【００２０】なおデータバッファ回路４３は入力から出
力まで必ずｎ段のデータバッファＤＢ１〜ＤＢｎを通ら
なければならないのではなく、実際には入力段ポインタ
，出力段ポインタを持ち、これらが指すデータバッファ
に入力，出力する。これらの入力段ポインタ，出力段ポ
インタをインクリメント，デクリメントすることによっ
て、ＦＩＦＯ機能を実現するので、空のデータバッファ
に入ったデータは直ちに主記憶部５に書戻される。
力まで必ずｎ段のデータバッファＤＢ１〜ＤＢｎを通ら
なければならないのではなく、実際には入力段ポインタ
，出力段ポインタを持ち、これらが指すデータバッファ
に入力，出力する。これらの入力段ポインタ，出力段ポ
インタをインクリメント，デクリメントすることによっ
て、ＦＩＦＯ機能を実現するので、空のデータバッファ
に入ったデータは直ちに主記憶部５に書戻される。
【００２１】図３は本発明の第２の実施例を示す回路図
であり、データバッファ回路４３のパラレル出力を持た
ずに（図２の例では持っている）、シリアル出力からデ
ータを読出すところに特徴がある。
であり、データバッファ回路４３のパラレル出力を持た
ずに（図２の例では持っている）、シリアル出力からデ
ータを読出すところに特徴がある。
【００２２】データバッファ回路４３には、入力段ポイ
ンタ４５，出力段ポインタ４６以外にテンポラリレジス
タ４７を持つ。テンポラリレジスタ４７には通常、出力
段ポインタ４６のコピーが入る。
ンタ４５，出力段ポインタ４６以外にテンポラリレジス
タ４７を持つ。テンポラリレジスタ４７には通常、出力
段ポインタ４６のコピーが入る。
【００２３】比較回路４２からの一致信号ＥＱ１〜ＥＱ
ｎのどれかが能動レベルになった時、ライトバッファ回
路４から主記憶部５への書込みを中断する。つぎに、能
動レベルの一致信号（ＥＱ１〜ＥＱｎ）に対応するデー
タのデータバッファの位置を出力段ポインタ４６に代入
することによって、対応するデータをデータバッファ回
路４３ａのシリアル出力から読出し、ＣＰＵ１に転送す
る。ただしこの値は主記憶部５には書込まない。ＣＰＵ
１へのデータの転送が終了したらテンポラリレジスタ４
７の内容を出力段レジスタ４６に書込み、主記憶部５へ
の書込みを再開する。
ｎのどれかが能動レベルになった時、ライトバッファ回
路４から主記憶部５への書込みを中断する。つぎに、能
動レベルの一致信号（ＥＱ１〜ＥＱｎ）に対応するデー
タのデータバッファの位置を出力段ポインタ４６に代入
することによって、対応するデータをデータバッファ回
路４３ａのシリアル出力から読出し、ＣＰＵ１に転送す
る。ただしこの値は主記憶部５には書込まない。ＣＰＵ
１へのデータの転送が終了したらテンポラリレジスタ４
７の内容を出力段レジスタ４６に書込み、主記憶部５へ
の書込みを再開する。
【００２４】この実施例では、主記憶部５への書込みと
ＣＰＵ１へのデータの転送とを同じバスで行うため、Ｃ
ＰＵ１へのデータ転送時には、主記憶部５への書き込み
動作は一時中断しなければならないが、データバッファ
の入力ポートを双方向にする必要がなく、出力からのみ
データを出力するため、構造を簡単にすることができる
利点がある。
ＣＰＵ１へのデータの転送とを同じバスで行うため、Ｃ
ＰＵ１へのデータ転送時には、主記憶部５への書き込み
動作は一時中断しなければならないが、データバッファ
の入力ポートを双方向にする必要がなく、出力からのみ
データを出力するため、構造を簡単にすることができる
利点がある。
【００２５】
【発明の効果】以上説明したように本発明は、リードア
クセス時，ライトバッファ回路内に目的のデータがあれ
ば、直ちにこのライトバッファ回路のデータバッファか
ら目的のデータを読出す構成としたので、従来のように
ライトバッファ回路から主記憶部へデータを書戻してか
ら主記憶部へアクセスするという２段階のアクセスをし
なくて済むため、データ更新時のデータの不一致がなく
なり、かつアクセスタイムを短かくすることができる効
果がある。
クセス時，ライトバッファ回路内に目的のデータがあれ
ば、直ちにこのライトバッファ回路のデータバッファか
ら目的のデータを読出す構成としたので、従来のように
ライトバッファ回路から主記憶部へデータを書戻してか
ら主記憶部へアクセスするという２段階のアクセスをし
なくて済むため、データ更新時のデータの不一致がなく
なり、かつアクセスタイムを短かくすることができる効
果がある。
【図１】本発明の第１の実施例を示すブロック図である
。
。
【図２】図１に示された実施例のデータバッファ回路の
具体例を示す回路図である。
具体例を示す回路図である。
【図３】本発明の第２の実施例のデータバッファ回路の
具体例を示す回路図である。
具体例を示す回路図である。
【図４】従来の情報処理装置の一例を示すブロック図で
ある。
ある。
【図５】図４に示された情報処理装置のデータバッファ
回路の具体例を示す回路図である。
回路の具体例を示す回路図である。
１ ＣＰＵ
２ 命令キャッシュメモリ
３ データキャッシュメモリ
４，４ａ，４ｘ ライトバッファ回路５
主記憶部 ６，６ａ，６ｂ アドレスバス ７，７ａ，７ｂ データバス ８ 単方向トライステートバス ９ 双方向トライステートバス ４１ アドレスバッファ回路 ４２ 比較回路 ４３，４３ａ，４３ｘ データバッファ回路４４
ＯＲ回路 ４５ 入力段ポインタ ４６ 出力段ポインタ ４７ テンポラリポインタ ＡＢ１〜ＡＢｎ アドレスバッファＣＰ１〜ＣＰ
ｎ 比較器
主記憶部 ６，６ａ，６ｂ アドレスバス ７，７ａ，７ｂ データバス ８ 単方向トライステートバス ９ 双方向トライステートバス ４１ アドレスバッファ回路 ４２ 比較回路 ４３，４３ａ，４３ｘ データバッファ回路４４
ＯＲ回路 ４５ 入力段ポインタ ４６ 出力段ポインタ ４７ テンポラリポインタ ＡＢ１〜ＡＢｎ アドレスバッファＣＰ１〜ＣＰ
ｎ 比較器
Claims (2)
- 【請求項１】 プログラムに従って各部の制御及びデ
ータの処理を行うＣＰＵと、前記プログラム及びデータ
を記憶すると共に指定されたアドレスへのプログラム及
びデータの書込み，記憶、指定されたアドレスからのプ
ログラム及びデータの読出しを行う主記憶部と、ライト
アクセス時入力されたアドレスを記憶する複数段のアド
レスバッファを備えたＦＩＦＯ型のアドレスバッファ回
路、入力されたアドレスと前記各アドレスバッファに記
憶されているアドレスとをそれぞれ対応して比較しこれ
らが一致したとき能動レベルの一致信号を出力する複数
の比較器を備えた比較回路、前記各アドレスバッファと
それぞれ対応する複数のデータバッファを備え前記ライ
トアクセス時入力されたデータを記憶しリードアクセス
時能動レベルの前記一致信号と対応するデータバッファ
のデータを読出すＦＩＦＯ型のデータバッファ回路、及
び前記各比較器からの一致信号の論理和をとり出力する
ＯＲ回路を含むライトバッファ回路と、前記主記憶部及
びライトバッファへのアドレスを伝達するアドレスバス
と、前記ＣＰＵ、ライトバッファ回路、及び主記憶部間
のデータを伝達するデータバスと、前記リードアクセス
時、前記ＯＲ回路からの一致信号が能動レベルのとき所
定の期間前記ＣＰＵ及びライトバッファ回路間のアドレ
スバスと前記ライトバッファ回路及び主記憶部間のアド
レスバッファとを切離す第１のトライステートバッファ
回路と、前記リードアクセス時、前記ＯＲ回路からの一
致信号が能動レベルのとき所定の期間前記ＣＰＵ及びラ
イトバッファ回路間のデータバスと前記ライトバッファ
回路及び主記憶部間のデータバスとを切離す第２のトラ
イステートバッファ回路とを有することを特徴とする情
報処理装置。 - 【請求項２】 ライトバッファ回路に、能動レベルの
一致信号と対応するアドレスの内容を記憶する出力段ポ
インタを設け、この出力段ポインタの内容によりデータ
バッファ回路のデータを読出すようにした請求項１記載
の情報処理装置。
Priority Applications (2)
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|---|---|---|---|
| JP07136491A JP3180362B2 (ja) | 1991-04-04 | 1991-04-04 | 情報処理装置 |
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|---|---|---|---|
| JP07136491A JP3180362B2 (ja) | 1991-04-04 | 1991-04-04 | 情報処理装置 |
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1992
- 1992-03-19 US US07/853,940 patent/US5404480A/en not_active Expired - Fee Related
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